JPH09330968A - Insulation film reliability evaluation method - Google Patents
Insulation film reliability evaluation methodInfo
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- JPH09330968A JPH09330968A JP8150611A JP15061196A JPH09330968A JP H09330968 A JPH09330968 A JP H09330968A JP 8150611 A JP8150611 A JP 8150611A JP 15061196 A JP15061196 A JP 15061196A JP H09330968 A JPH09330968 A JP H09330968A
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Abstract
(57)【要約】
【課題】 半導体装置の製造プロセスにおける絶縁膜ダ
メージ量を定量化する方法を提供する。
【解決手段】 半導体基板100上に少なくともMIS
型トランジスタのゲート絶縁膜101、およびゲート電
極102が形成された半導体装置において、ゲート絶縁
膜100に一定電流密度で電流注入を行うことにより、
絶縁膜100の絶縁破壊注入総電荷量Qbd1を測定す
る。ある製造プロセス処理を半導体装置に対して行った
ものについても、同様の測定を行うことにより絶縁破壊
注入総電荷量Qbd2を測定し、u=1−Qbd2/Q
bd1によって与えられるu値によって、製造プロセス
処理による絶縁膜に対するダメージ量を定量化すること
を特徴とする絶縁膜信頼性の評価方法。
(57) Abstract: A method for quantifying an insulating film damage amount in a semiconductor device manufacturing process is provided. At least a MIS on a semiconductor substrate 100.
In the semiconductor device in which the gate insulating film 101 of the type transistor and the gate electrode 102 are formed, by injecting current into the gate insulating film 100 at a constant current density,
The total amount Qbd1 of dielectric breakdown injection charges of the insulating film 100 is measured. For a semiconductor device that has been subjected to a certain manufacturing process, the total amount Qbd2 of dielectric breakdown injection is measured by performing the same measurement, and u = 1−Qbd2 / Q
An insulating film reliability evaluation method, characterized in that the amount of damage to an insulating film due to a manufacturing process is quantified by the u value given by bd1.
Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置における
絶縁膜の信頼性評価方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for evaluating reliability of an insulating film in a semiconductor device.
【0002】[0002]
【従来の技術】近年、半導体集積回路の高集積化が大き
く進展してきており、MIS型半導体装置においても、
トランジスタ素子の微細化に伴って、ゲート絶縁膜の薄
膜化が図られてきている。その結果、0.25μmルー
ルでは6〜8nmの薄いゲート絶縁膜が使用されること
になる。このような薄いゲート絶縁膜を有する半導体装
置を製造する際には、製造工程中に発生するゲート絶縁
膜へのダメージが問題となることが予想される。2. Description of the Related Art In recent years, highly integrated semiconductor integrated circuits have made great progress, and even in MIS type semiconductor devices,
With the miniaturization of transistor elements, the thickness of a gate insulating film has been reduced. As a result, a thin gate insulating film of 6 to 8 nm is used in the 0.25 μm rule. When manufacturing a semiconductor device having such a thin gate insulating film, damage to the gate insulating film generated during the manufacturing process is expected to become a problem.
【0003】特に、ドライエッチング工程において、配
線パターンに注入された電荷が、ゲート絶縁膜中を流れ
ることによって生じる、ゲート絶縁膜の破壊、劣化、お
よびトランジスタ特性の劣化(しきい値電圧変動、飽和
電流値減少)は、微細化にともなって大きな問題となっ
てくる。In particular, in the dry etching process, the charges injected into the wiring pattern flow through the gate insulating film, resulting in destruction and deterioration of the gate insulating film and deterioration of transistor characteristics (threshold voltage fluctuation, saturation). (Reduction of current value) becomes a big problem with miniaturization.
【0004】従って、半導体装置の製造プロセス開発に
おいては、このような製造工程中に発生するゲート絶縁
膜へのダメージを最小化するようにプロセス条件を最適
化する必要性があり、そのためにも絶縁膜ダメージ量を
数値化することが要求される。Therefore, in the development of a semiconductor device manufacturing process, it is necessary to optimize the process conditions so as to minimize the damage to the gate insulating film that occurs during the manufacturing process. It is required to quantify the film damage amount.
【0005】従来の絶縁膜ダメージを数値化する方法と
しては、第1の方法として絶縁膜歩留り評価による数値
化や、第2の方法として定電流TDDB(Time D
ependent Dielectric Break
down)評価による数値化が行われてきた。As a conventional method of quantifying the insulation film damage, the first method is quantification by evaluation of the insulation film yield, and the second method is the constant current TDDB (Time D).
independent Dielectric Break
Quantification by down evaluation has been performed.
【0006】上記の第1の方法の絶縁膜歩留り評価にお
いては、図4に示すようにMOSキャパシタの絶縁膜
に、ある電圧V0を印加したときに流れる電流値I0を測
定し、これを規定値I1と比較する。同一プロセスによ
り作成された複数のMOSキャパシタを用いて同様の測
定を行い、前記ゲート電流値が前記規定値I1以下とな
る割合を測定し、これを歩留りYとする。この歩留りY
の値により、プロセスの優劣の比較を行う。すなわち、
Yの値が大きいほど、絶縁膜へのダメージが少ないプロ
セスとなる。ここで、得られた絶縁膜の歩留りYの値
は、半導体集積回路全体の歩留りとの相関が得やすいた
め、直感性に優れたパラメータである。In the evaluation of the insulating film yield of the first method, the current value I 0 flowing when a certain voltage V 0 is applied to the insulating film of the MOS capacitor is measured as shown in FIG. Compare with the specified value I 1 . The same measurement is performed using a plurality of MOS capacitors manufactured by the same process, and the ratio at which the gate current value is equal to or less than the specified value I 1 is measured, which is taken as the yield Y. This yield Y
The value of makes a comparison of process merits and demerits. That is,
The larger the value of Y, the smaller the damage to the insulating film. Here, the value of the yield Y of the obtained insulating film is a parameter which is excellent in intuition because the correlation with the yield of the entire semiconductor integrated circuit is easily obtained.
【0007】また上記の第2の方法の定電流TDDB評
価においては、図5に示すようにMOSキャパシタに定
電流J0を印加し、ゲート絶縁膜が破壊に到るまでに、
ゲート絶縁膜中に注入される総電荷量Qbdを測定す
る。Qbd値の値により、プロセスの優劣の比較を行
う。すなわち、Qbd値が大きいほど、絶縁膜へのダメ
ージが少ないプロセスとなる。例えば、配線のドライエ
ッチングプロセスにおいては、図6に示すようにプラズ
マダメージ量を表すパラメータの一つであるアンテナ比
の増加に伴い、Qbd値は単調に減少しており、Qbd
値はプロセスダメージ数値化方法として優れた特性をも
つことが分かる。In the constant current TDDB evaluation of the second method described above, a constant current J 0 is applied to the MOS capacitor as shown in FIG. 5 until the gate insulating film is destroyed.
The total charge amount Qbd injected into the gate insulating film is measured. A comparison of process merits and demerits is made according to the value of the Qbd value. That is, the larger the Qbd value, the smaller the damage to the insulating film. For example, in the wiring dry etching process, as shown in FIG. 6, the Qbd value monotonically decreases as the antenna ratio, which is one of the parameters expressing the plasma damage amount, increases.
It can be seen that the value has excellent characteristics as a process damage quantification method.
【0008】[0008]
【発明が解決しようとする課題】しかしながら、上記し
た従来のようなプロセスダメージの数値化方法において
は、以下のような点で課題が存在する。However, the above-described conventional method for quantifying process damage has the following problems.
【0009】まず上記の第1の従来の方法においては、
Yによって数値化されたプロセスダメージ量の精度の点
で問題がある。すなわち、プロセスダメージの値が小さ
い場合、絶縁膜特性は劣化しているにも関わらず、Y値
には変化が見られないことがある。例えば、配線のドラ
イエッチングプロセスにおけるプラズマダメージ量を表
すアンテナ比と、ゲート絶縁膜歩留りYの関係を図7に
示す。アンテナ比が1000以下の領域では、アンテナ
比の増大に伴いプラズマダメージが増加しているのにも
関わらず、歩留りYはほぼ一定の値を示すため、低ダメ
ージ側ではYによるダメージ量の数値化は不可能とな
る。First, in the above first conventional method,
There is a problem in the accuracy of the process damage amount quantified by Y. That is, when the value of the process damage is small, the Y value may not change even though the insulating film characteristics are deteriorated. For example, FIG. 7 shows a relationship between an antenna ratio representing a plasma damage amount in a dry etching process of wiring and a gate insulating film yield Y. In the region where the antenna ratio is 1000 or less, the yield Y shows an almost constant value, though the plasma damage increases with the increase of the antenna ratio, so the damage amount by Y is quantified on the low damage side. Becomes impossible.
【0010】また、上記の第2の従来の方法において
は、ダメージ量を表すQbd値は、定電流TDDB試験
を行う際のストレス条件(電流密度、基板温度)に大き
く依存する。その一例として、下記の表のような各測定
条件で、同一プロセスで作成された絶縁膜を評価した結
果を図8に示す。Further, in the above second conventional method, the Qbd value representing the amount of damage largely depends on the stress condition (current density, substrate temperature) when conducting the constant current TDDB test. As an example, FIG. 8 shows the result of evaluating an insulating film formed by the same process under each measurement condition as shown in the table below.
【0011】[0011]
【表1】 [Table 1]
【0012】同一の特性をもつ絶縁膜を評価しているの
にも関わらず、得られたQbdは非常に大きくばらつく
ことが分かる。従って、従来の第2の方法によるプロセ
スダメージの数値化方法は、定量性の点で問題があり、
例えば、全く異なる製造装置間でのプロセスダメージ量
の比較を行う際に問題が生じることがあった。また、絶
縁膜の信頼性を考慮したプロセス開発を行うに際して
は、Qbd値を用いることは、絶縁膜寿命に対するイメ
ージをつかむのが困難であるという問題もあった。It can be seen that the obtained Qbd varies greatly, even though the insulating films having the same characteristics are evaluated. Therefore, the conventional method for quantifying process damage by the second method has a problem in terms of quantitativeness,
For example, a problem may occur when comparing process damage amounts between completely different manufacturing apparatuses. Further, when performing the process development considering the reliability of the insulating film, using the Qbd value has a problem that it is difficult to grasp the image of the life of the insulating film.
【0013】従って、本発明は上記問題点に鑑み、定量
性に優れ、ダメージ量を直感的に理解することのでき
る、プロセスダメージによる絶縁膜劣化量の数値化手法
を提供することを目的とするものである。Therefore, in view of the above problems, it is an object of the present invention to provide a method of quantifying the amount of deterioration of an insulating film due to process damage, which is excellent in quantitativeness and allows the damage amount to be intuitively understood. It is a thing.
【0014】[0014]
【課題を解決するための手段】上記目的を達成するため
に、評価条件に依存しない数値パラメータを導入し、ゲ
ート絶縁膜ダメージ量を定量化する方法を提供するもの
である。In order to achieve the above object, a method for quantifying the amount of damage to a gate insulating film is provided by introducing a numerical parameter that does not depend on the evaluation conditions.
【0015】[0015]
【発明の実施の形態】以下、実施の形態により本発明を
詳細に説明する。図1は本発明実施の形態における絶縁
膜信頼性評価装置の構成を示したものである。BEST MODE FOR CARRYING OUT THE INVENTION The present invention will be described in detail below with reference to embodiments. FIG. 1 shows the configuration of an insulating film reliability evaluation apparatus according to an embodiment of the present invention.
【0016】図1において、各符号は以下の部材を示
す。100は半導体基板、101は半導体基板100上
に形成されたゲート酸化膜、102はゲート酸化膜10
1の上に形成されたゲート電極を示し、半導体基板10
0−ゲート酸化膜101−ゲート電極102によりMO
Sキャパシタが形成されている。ここでは、ゲート酸化
膜101の膜厚は例えば10nmとした。また、103
はウエハステージ、104はウエハステージ103の温
度を調節する温度調整機構、105は電流源、106は
電圧モニター、107はゲート電極102に電流を供給
するためのプローブ、108は半導体基板100を接地
させるためのプローブ、109はゲート酸化膜101が
破壊したときを判定して電流注入を停止する制御系を示
す。なお、半導体基板100を接地させるには、ウエハ
ステージ103の側から行なってもよい。In FIG. 1, each reference numeral indicates the following member. 100 is a semiconductor substrate, 101 is a gate oxide film formed on the semiconductor substrate 100, and 102 is a gate oxide film 10.
1 shows a gate electrode formed on the semiconductor substrate 10
0-gate oxide film 101-MO by the gate electrode 102
An S capacitor is formed. Here, the film thickness of the gate oxide film 101 is, eg, 10 nm. Also, 103
Is a wafer stage, 104 is a temperature adjusting mechanism for adjusting the temperature of the wafer stage 103, 105 is a current source, 106 is a voltage monitor, 107 is a probe for supplying a current to the gate electrode 102, and 108 is the semiconductor substrate 100 grounded. A reference numeral 109 denotes a control system for determining when the gate oxide film 101 is broken and stopping current injection. The semiconductor substrate 100 may be grounded from the wafer stage 103 side.
【0017】次に以下では上記のように構成された絶縁
膜信頼性評価装置を用いた絶縁膜信頼性評価方法につい
て説明する。Next, an insulating film reliability evaluation method using the insulating film reliability evaluation apparatus configured as described above will be described.
【0018】まず、MOSキャパシタが形成された半導
体基板100上のゲート電極102に電流源105より
定電流印加を行なう。印加する電流密度Jは、例えば、
100mA/cm2である。この時、上記のMOSキャ
パシタのゲート酸化膜に印加されるゲート電圧を電圧計
106を用いてモニターし、上記のゲート酸化膜が破壊
し、ゲート電圧が急激に低下する時間Tbdを測定し、
Qbd=J×TbdからQbd値を得る。First, a constant current is applied from the current source 105 to the gate electrode 102 on the semiconductor substrate 100 on which the MOS capacitor is formed. The applied current density J is, for example,
It is 100 mA / cm 2 . At this time, the gate voltage applied to the gate oxide film of the MOS capacitor is monitored by using a voltmeter 106, and the time Tbd at which the gate oxide film is destroyed and the gate voltage sharply drops is measured.
The Qbd value is obtained from Qbd = J × Tbd.
【0019】ある製造プロセスについて、そのダメージ
量の評価を行う際には、製造プロセス処理を行う前の第
1の絶縁膜と、所定の製造プロセス処理を行った後の第
2の絶縁膜とについて、それぞれ複数のMOSキャパシ
タを用いて、同様の測定を行うことにより、図2に示す
ような累積故障確率分布特性を得る。この結果より例え
ば累積故障確率が50%となるような注入総電荷量Qb
d1、Qbd2を得る。これらを用いて、プロセスによ
るゲート絶縁膜ダメージ量を表すパラメータとなるu値
を、u=1−Qbd2/Qbd1の計算から導出する。When a damage amount of a certain manufacturing process is evaluated, the first insulating film before the manufacturing process treatment and the second insulating film after the predetermined manufacturing process treatment are performed. By performing the same measurement using a plurality of MOS capacitors, respectively, the cumulative failure probability distribution characteristic as shown in FIG. 2 is obtained. From this result, for example, the total injected charge amount Qb such that the cumulative failure probability becomes 50%
d1 and Qbd2 are obtained. Using these, the u value which is a parameter representing the amount of gate insulating film damage due to the process is derived from the calculation of u = 1−Qbd2 / Qbd1.
【0020】本実施の形態において用いた値uは定電流
TDDB試験を行う際の測定条件であるストレス電流密
度J、および基板温度Tに依存しない。例として、上記
の(表1)に示すような各測定条件において、上記のJ
やTに依存する値であるQbd2(J、T)値と、u=
1−Qbd2(J、T)/Qbd1(J、T)によって
与えられるu値を導出した結果を図3に示す。The value u used in the present embodiment does not depend on the stress current density J and the substrate temperature T, which are measurement conditions when performing the constant current TDDB test. As an example, under each measurement condition as shown in (Table 1) above, the above J
Qbd2 (J, T) value, which is a value that depends on
The result of deriving the u value given by 1-Qbd2 (J, T) / Qbd1 (J, T) is shown in FIG.
【0021】従来ダメージの数値化に用いられてきたQ
bd2値が評価条件に大きく依存しているのに対して、
u値はいずれの測定条件下においても一定値となること
が分かる。すなわち、u値はプロセスによって生じたゲ
ート絶縁膜ダメージ量を一意に表すパラメータであるこ
とが分かる。従って、このu値を用いることにより、異
なる製造プロセス間でのダメージ量の比較が容易になる
といえる。Q, which has been used to quantify damage conventionally
While the bd2 value greatly depends on the evaluation condition,
It can be seen that the u value is a constant value under any measurement condition. That is, it can be seen that the u value is a parameter that uniquely represents the amount of gate insulating film damage caused by the process. Therefore, it can be said that the use of this u value facilitates comparison of damage amounts between different manufacturing processes.
【0022】[0022]
【発明の効果】以上のように本発明は、評価条件に依存
しない絶縁膜ダメージ量と一対一に対応する数値パラメ
ータuを導入することにより、製造プロセスにおける絶
縁膜ダメージ量を定量化方法を実現できる。As described above, the present invention realizes a method for quantifying the amount of insulating film damage in the manufacturing process by introducing a numerical parameter u that corresponds one-to-one with the amount of insulating film damage that does not depend on the evaluation conditions. it can.
【図1】本発明の実施の形態における絶縁膜信頼性評価
装置の構成を示す概略図FIG. 1 is a schematic diagram showing the configuration of an insulating film reliability evaluation apparatus according to an embodiment of the present invention.
【図2】累積故障確率分布特性を示す図FIG. 2 is a diagram showing cumulative failure probability distribution characteristics.
【図3】u値の測定条件依存性を示す図FIG. 3 is a diagram showing the dependence of u values on measurement conditions.
【図4】絶縁膜歩留り評価装置の構成を示す概略図FIG. 4 is a schematic diagram showing a configuration of an insulating film yield evaluation device.
【図5】絶縁膜定電流TDDB評価装置の構成を示す概
略図FIG. 5 is a schematic diagram showing the configuration of an insulating film constant current TDDB evaluation device.
【図6】アンテナ比とQbd値との関係を示す図FIG. 6 is a diagram showing a relationship between an antenna ratio and a Qbd value.
【図7】アンテナ比と歩留りYとの関係を示す図FIG. 7 is a diagram showing a relationship between an antenna ratio and a yield Y.
【図8】Qbd値の測定条件依存性を示す図FIG. 8 is a diagram showing the dependence of Qbd values on measurement conditions.
100 半導体基板 101 ゲート酸化膜 102 ゲート電極 103 ウエハステージ 104 温度調整機構 105 電流源 106 電圧モニター 107 ゲート電極に電流を供給するためのプローブ 108 半導体基板を接地させるためのプローブ 109 酸化膜破壊を判定し、電流注入を停止する制御
系。100 semiconductor substrate 101 gate oxide film 102 gate electrode 103 wafer stage 104 temperature adjusting mechanism 105 current source 106 voltage monitor 107 probe for supplying current to gate electrode 108 probe for grounding semiconductor substrate 109 oxide film destruction determination , Control system to stop current injection.
Claims (2)
al Insulator Semiconducto
r)型トランジスタのゲート絶縁膜となる絶縁膜および
ゲート電極となる膜が形成された半導体装置の前記絶縁
膜の信頼性評価方法であって、前記絶縁膜の絶縁破壊注
入総電荷量Q及び前記半導体装置に所定の工程を行った
後の前記絶縁膜の絶縁破壊注入総電荷量Q2を求め、前
記所定の工程において前記絶縁膜に与えられたダメージ
量を1−Q2/Q1によって定量化することを特徴とす
る絶縁膜の信頼性評価方法。1. At least a MIS (Met) on a semiconductor substrate.
al Insulator Semiconductor
A method for evaluating reliability of the insulating film of a semiconductor device, wherein an insulating film to be a gate insulating film of an r) type transistor and a film to be a gate electrode are formed, the method comprising: Obtaining the total amount Q2 of dielectric breakdown injection charges of the insulating film after performing a predetermined process on the semiconductor device, and quantifying the amount of damage given to the insulating film in the predetermined process by 1-Q2 / Q1. A method for evaluating the reliability of an insulating film.
絶縁膜の50%の絶縁膜が破壊に到るまでにゲート電極
に注入された総電荷量を前記絶縁膜の絶縁破壊注入総電
荷量とすることを特徴とする請求項1記載の絶縁膜の信
頼性評価方法。2. A constant current is applied to a plurality of insulating films, and the total amount of charges injected into a gate electrode until 50% of the plurality of insulating films is destroyed is injected into the insulating film by a dielectric breakdown. The reliability evaluation method for an insulating film according to claim 1, wherein the total charge amount is used.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150611A JPH09330968A (en) | 1996-06-12 | 1996-06-12 | Insulation film reliability evaluation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8150611A JPH09330968A (en) | 1996-06-12 | 1996-06-12 | Insulation film reliability evaluation method |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09330968A true JPH09330968A (en) | 1997-12-22 |
Family
ID=15500673
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8150611A Pending JPH09330968A (en) | 1996-06-12 | 1996-06-12 | Insulation film reliability evaluation method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09330968A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220944A (en) * | 2006-02-17 | 2007-08-30 | Shin Etsu Handotai Co Ltd | Semiconductor wafer evaluation method |
| JPWO2016147529A1 (en) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | Manufacturing method of semiconductor device |
-
1996
- 1996-06-12 JP JP8150611A patent/JPH09330968A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220944A (en) * | 2006-02-17 | 2007-08-30 | Shin Etsu Handotai Co Ltd | Semiconductor wafer evaluation method |
| JPWO2016147529A1 (en) * | 2015-03-16 | 2017-06-22 | 富士電機株式会社 | Manufacturing method of semiconductor device |
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