JPH09330989A - フラッシュｅｅｐｒｏｍセル及びその製造方法 - Google Patents

フラッシュｅｅｐｒｏｍセル及びその製造方法

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JPH09330989A
JPH09330989A JP9054336A JP5433697A JPH09330989A JP H09330989 A JPH09330989 A JP H09330989A JP 9054336 A JP9054336 A JP 9054336A JP 5433697 A JP5433697 A JP 5433697A JP H09330989 A JPH09330989 A JP H09330989A
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JP
Japan
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floating gate
gate
flash eeprom
manufacturing
silicon substrate
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JP9054336A
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Sung Bin Park
成 彬 朴
Shin Kuk Lee
信 國 李
Suk Tae Hyun
錫 泰 玄
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SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H10D30/684—Floating-gate IGFETs having only two programming levels programmed by hot carrier injection
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H10D30/6892—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode having at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate

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  • Semiconductor Memories (AREA)

Abstract

(57)【要約】 【課題】 本発明は、素子の段差を最小化すると共に、
しきい値電圧動作を効率的に実施することができるフラ
ッシュＥＥＰＲＯＭセル及びその製造方法に関するもの
である。 【解決手段】 本発明によるフラッシュＥＥＰＲＯＭセ
ルにおいてはフローティングゲートの両側を第１コント
ロールゲート及び第２コントロールゲートが夫々覆うよ
うに形成すると同時に互いに離隔された第１コントロー
ルゲートと第２コントロールゲートをフローティングゲ
ートを中心として対称となる構造に形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュＥＥＰＲ
ＯＭセル及びその製造方法に関し、特に２個のコントロ
ールゲートをフローティングゲートを中心として互いに
対称的に構成するフラッシュＥＥＰＲＯＭセル及びその
製造方法に関するものである。
【０００２】電源が供給されなくても素子内に貯蔵され
た情報がそのまま保持される非揮発性メモリ素子は、特
に、ＥＰＲＯＭの長所とＥＥＰＲＯＭの長所を共に備え
たフラッシュＥＥＰＲＯＭセルは電気的にメモリの内容
を消去或いはプログラムすることができる機能を有する
素子であり、その構造及び動作原理を図１を通じて説明
すると次の通りである。
【０００３】
【従来の技術】図１に図示されたように、一般的なフラ
ッシュＥＥＰＲＯＭセルはシリコン基板１の所定の位置
にパターニングされたトンネル酸化膜２、フローティン
グゲート３、誘電体膜４及びコントロールゲート７が順
次に積層された状態であり、両側のシリコン基板１内に
不純物イオンが注入されて形成されたソース領域５及び
ドレーン領域６が形成されている。
【０００４】このような構造を有するフラッシュＥＥＰ
ＲＯＭセルのプログラム、消去及び読出し動作の原理を
説明すると次の通りである。
【０００５】〔Ａ．プログラム動作〕フローティングゲ
ート３に電荷（charge）を貯蔵するためにはコントロー
ルゲート７に１２Ｖ乃至１３Ｖの高電圧を印加し、ドレ
ーン領域６に５Ｖ乃至７Ｖ、ソース領域５に接地電圧を
各々印加する。
【０００６】コントロールゲート７に印加された高電圧
によりフローティングゲート３下部のシリコン基板１に
はチャンネル（channel ）が形成され、ドレーン領域６
に印加された電圧により、ドレーン領域６側部のシリコ
ン基板１には高電界領域が形成される。
【０００７】この時、電流が高電界領域を通過すると、
ホットエレクトロン（hot electron）が発生し、このホ
ットエレクトロンの一部がコントロールゲート７に印加
された高電圧により形成される垂直方向の電界によりフ
ローティングゲート３に注入（injection ）される。し
たがって、このようなホットエレクトロンの注入によ
り、前記メモリセルのしきい値電圧（Threshold Voltag
e ）ＶＴが上昇する。
【０００８】〔Ｂ．消去動作〕フローティングゲート３
に貯蔵された電荷を放電（discharge ）させるために
は、コントロールゲート７に−１０Ｖ乃至−１１Ｖ、ソ
ース領域５に５Ｖの電圧を各々印加し、ドレーン領域６
をフローティング（floating）状態になるようにする。
そうすると、フローティングゲート３に注入された電子
は、トンネリング（tunneling ）現象によりソース領域
５に移動し、このため、メモリセルのしきい値電圧ＶＴ
が降下する。
【０００９】〔Ｃ．読出し動作〕コントロールゲート７
にワードライン（Word Line ）選択バイアス電圧、ドレ
ーン領域６に１Ｖ乃至２Ｖ、更にソース領域５に接地電
圧を各々印加すると、メモリセルに保持されているしき
い値電圧によりメモリセルがターンオン（Turn-on ）ま
たはターンオフ（Turn-off）されるためフローティング
ゲート３に貯蔵された情報が読み出される。
【００１０】
【発明が解決しようとする課題】本発明は、離隔された
状態の２個のコントロールゲートをフローティングゲー
トを中心として互いに対称である構造で形成されること
により素子の動作効率を向上させることができるフラッ
シュＥＥＰＲＯＭセル及びその製造方法を提供すること
にその目的がある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明によるフラッシュＥＥＰＲＯＭセルは、トンネ
ル酸化膜によりシリコン基板と電気的に絶縁されるフロ
ーティングゲートと、フローティングゲートを含む全体
構造上部に形成された誘電体膜とフローティングゲート
の両側部の一部を各々含み、互いに離隔された状態の誘
電体膜上部に形成された第１及び第２コントロールゲー
トと、フローティングゲート両側下部のシリコン基板に
各々形成されたソース及びドレーン領域とによりなる。
【００１２】本発明の最も大きな特徴は、第１コントロ
ールゲートと、第２コントロールゲートがフローティン
グゲートを中心として互いに対称である構造を有するこ
とである。
【００１３】このような構造のフラッシュＥＥＰＲＯＭ
セルの製造方法は、シリコン基板の選択された部分上に
トンネル酸化膜とフローティングゲートを順次に形成す
る段階と、前記フローティングゲート両側下部のシリコ
ン基板内にソース及びドレーン領域を形成する段階と、
前記ソース及びドレーン領域形成後、全体構造上部に誘
電体膜を形成する段階と、互いに離隔され、前記フィロ
ーティングゲートの一部を各々含む第１及び第２コント
ロールゲートを形成する段階とによりなる。
【００１４】
【発明の実施の形態】以下、本発明を添付した図面を参
照して詳細に説明すると次の通りである。図２（ａ）乃
至図２（ｅ）は本発明によるフラッシュＥＥＰＲＯＭセ
ルの製造方法を説明するための断面図であり、図２
（ａ）においてはシリコン基板11上にトンネル酸化膜12
及び第１ポリシリコン層13を形成した後、第１ポリシコ
ン層13上部に第１感光膜パターン17A が形成された状態
を図示している。
【００１５】図２（ｂ）においてはフローティングゲー
トとソース、ドレーン領域が形成された状態を図示して
いる。上述したように第１感光膜パターン17A をマスク
として利用した触刻工程により第１ポリシリコン層13を
パターニングしてフローティングゲート13A を形成した
後、第１感光膜パターン17A を除去する。
【００１６】第１感光膜パターン17A を除去した後、フ
ローティングゲート13A を含む全体構造上部に感光膜を
形成し、感光膜をフォトリソグラフィ工程によりパター
ニングする。第２感光膜パターン17B をマスクとして利
用した不純物イオン注入工程によりフローティングゲー
ト13A 両側の基板11内にソース及びドレーン領域15，16
を形成する。
【００１７】感光膜をパターニングする工程において、
図２（ｂ）に図示されたように、フローティングゲート
13A の両側部に第２感光膜パターン17B が存在できるよ
うにパターニングする理由は、第２感光膜パターン17B
をマスクとして利用した不純物イオン注入工程を通じて
形成されるソース及びドレーン領域15，16間の間隔を最
大化してチャンネルの長さを長くするためである。
【００１８】図２（ｃ）においては第２感光膜パターン
17B を除去した後、全体構造上部に誘電体膜14及びポリ
シリコン層18を形成した状態を図示した。
【００１９】図２（ｄ）は第２ポリシリコン層18が形成
された全体構造上部に感光膜を塗布した後、フォトリソ
グラフィ工程により第３感光膜パターン17C を形成した
状態を図示した。
【００２０】図２（ｅ）においては第３感光膜パターン
17C をマスクとして利用した触刻工程により第２ポリシ
リコン層18をパターニングすることにより互いに隔離さ
れた第１コントロールゲート18A と第２コントロールゲ
ート18B はフローティングゲート13A を中心として対称
となった状態であることがわかる。
【００２１】図２（ａ）〜（ｅ）において図示された本
発明によるフラッシュＥＥＰＲＯＭセルの動作原理を説
明すると次の通りである。
【００２２】〔Ａ：プログラム動作〕ソース領域15と重
なった第１コントロールゲート18A に高電圧が印加さ
れ、同時に第２コントロールゲート18B に低電圧と高電
圧の間の中間電圧が印加されると、しきい値電圧ＶＴ3
によりドレーン領域16とフローティングゲート13A 間に
第３チャンネルが形成されるため、電荷は第３チャンネ
ルを通じてフローティングゲート13A に注入される。
【００２３】〔Ｂ：消去動作〕ソース領域15と重なった
第１コントロールゲート18A に高電圧と低電圧の間の中
間電圧が印加され、同時にソース領域15に同電圧が印加
されると、しきい値電圧ＶＴ1 によりソース領域15とフ
ローティングゲート13A 間に第１チャンネルが形成され
るため、電荷は第１チャンネルを通じてソース領域15に
出ていく。
【００２４】〔Ｃ：読出し動作〕ソース領域15と重なっ
た第１コントロールゲート18A とドレーン領域16と重な
った第２コントロールゲート18B に高電圧と低電圧の間
の中間電圧が印加され、更にドレーン領域16に中間電圧
が印加されると、しきい値電圧ＶＴ2 による第２チャン
ネルと、しきい値電圧ＶＴ1 とＶＴ3 とにより第１及び
第３チャンネルが形成される。
【００２５】従って、フローティングゲート13A に注入
された電荷の状態によってソース領域15とドレーン領域
16に電流が流れることができる。即ち、ソース領域15と
ドレーン領域16間に電流が流れると論理「１」、流れな
いと論理「０」と認識することが出来る。
【００２６】
【発明の効果】上述したように、本発明によればフロー
ティングゲートの両側を第１コントロールゲート及び第
２コントロールゲートが夫々覆うように形成されること
により素子の段差を最小化することができ、更に、互い
に離隔された第１コントロールゲートと第２コントロー
ルゲートをフローティングゲートを中心として対称とな
るように形成することにより、しきい値電圧動作を容易
にすることができる卓越した効果がある。
【図面の簡単な説明】
【図１】従来のフラッシュＥＥＰＲＯＭセルを説明する
ための素子の断面図である。
【図２】本発明によるフラッシュＥＥＰＲＯＭセルの製
造過程を説明するための素子の断面図である。
【符号の説明】
１，11…シリコン基板 ２，12…トンネル酸化膜 ３，13A …フローティングゲート ４，14…誘電体膜 ５，15…ソース領域 ６，16…ドレーン領域 ７…コントロールゲート 13…第１ポリシリコン 17A …第１感光膜パターン 17B …第２感光膜パターン 17C …第３感光膜パターン 18…第２ポリシリコン層 18A …第１コントロールゲート 18B …第２コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (72)発明者 玄 錫 泰 大韓民国 京畿道 城南市 中院区 銀杏 １洞 現代アパートメント 102 棟 207 号

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュＥＥＰＲＯＭセルにおいて、 トンネル酸化膜によりシリコン基板と電気的に絶縁され
    るフローティングゲートと、 前記フローティングゲートを含む全体構造上部に形成さ
    れた誘電体膜と、 前記フローティングゲートの両側の一部を各々含み、互
    いに離隔された状態で前記誘電体膜上部に形成された第
    １及び第２コントロールゲートと、 前記フローティングゲート両側下部の前記シリコン基板
    に各々形成されたソース及びドレーン領域とによりなる
    ことを特徴とするフラッシュＥＥＰＲＯＭセル。
  2. 【請求項２】 請求項１において、 前記第１コントロールゲートと第２コントロールゲート
    は、前記フローティングゲートを中心として互いに対称
    である構造を有することを特徴とするフラッシュＥＥＰ
    ＲＯＭセル。
  3. 【請求項３】 フラッシュＥＥＰＲＯＭセルの製造方法
    において、 シリコン基板の選択された部分上にトンネル酸化膜とフ
    ローティングゲートを順次に形成する段階と、 前記フィローティングゲート両側下部のシリコン基板内
    にソース及びドレーン領域を形成する段階と、 前記ソース及びドレーン領域形成後、全体構造上部に誘
    電体膜を形成する段階と、 互いに離隔され、前記フィローティングゲートの一部を
    各々含む第１及び第２コントロールゲートを形成する段
    階とによりなることを特徴とするフラッシュＥＥＰＲＯ
    Ｍセルの製造方法。
  4. 【請求項４】 請求項３において、 前記第１コントロールゲートと第２コントロールゲート
    は、前記フローティングゲートを中心として対称構造に
    形成されることを特徴とするフラッシュＥＥＰＲＯＭセ
    ルの製造方法。
  5. 【請求項５】 フラッシュＥＥＰＲＯＭセルの製造方法
    において、 シリコン基板の選択された部分上にトンネル酸化膜とフ
    ローティングゲートを順次に形成する段階と、 前記シリコン基板の一部を露出させるため、前記トンネ
    ル酸化膜と前記フィローティングゲートを含む感光膜パ
    ターンを形成する段階と、 前記感光膜パターンをマスクとして利用する時、フロー
    ティングゲート両側下部のシリコン基板内にソース及び
    ドレーン領域を形成する段階と、 前記感光膜パターンを除去する段階と、 前記感光膜パターンを除去した後、全体構造上部に誘電
    体膜を形成する段階と、互いに離隔され、前記フローテ
    ィングゲートの一部を各々含む第１及び第２コントロー
    ルゲートを形成する段階とによりなることを特徴とする
    フラッシュＥＥＰＲＯＭセルの製造方法。
  6. 【請求項６】 請求項５において、 前記第１及び第２コントロールゲートは、前記フローテ
    ィングゲートを中心として対称構造に形成されることを
    特徴とするフラッシュＥＥＰＲＯＭセルの製造方法。
JP9054336A 1996-03-11 1997-03-10 フラッシュｅｅｐｒｏｍセル及びその製造方法 Pending JPH09330989A (ja)

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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504280A (ja) * 2002-10-28 2006-02-02 サンディスク　コーポレイション メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
JP2007027776A (ja) * 2003-02-26 2007-02-01 Toshiba Corp 不揮発性半導体記憶装置
KR100702765B1 (ko) * 2005-10-25 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴, 그 형성 방법 및 테스트 방법

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW382801B (en) * 1998-02-25 2000-02-21 Mosel Vitelic Inc Method of forming two transistors having different threshold voltage in integrated circuit
FR2776830B1 (fr) 1998-03-26 2001-11-23 Sgs Thomson Microelectronics Cellule memoire electriquement programmable
KR100387267B1 (ko) * 1999-12-22 2003-06-11 주식회사 하이닉스반도체 멀티 레벨 플래쉬 이이피롬 셀 및 그 제조 방법
US6849499B2 (en) * 2000-06-28 2005-02-01 Taiwan Semiconductor Manufacturing Company Process for flash memory cell
KR100628419B1 (ko) * 2003-02-26 2006-09-28 가부시끼가이샤 도시바 개선된 게이트 전극을 포함하는 불휘발성 반도체 기억 장치
JP3927156B2 (ja) * 2003-02-26 2007-06-06 株式会社東芝 不揮発性半導体記憶装置
US7951669B2 (en) 2006-04-13 2011-05-31 Sandisk Corporation Methods of making flash memory cell arrays having dual control gates per memory cell charge storage element
KR100806785B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 3차원 플래시 메모리 셀 형성 방법
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
KR100895854B1 (ko) * 2007-10-25 2009-05-06 한양대학교 산학협력단 2개의 제어 게이트들을 가지는 플래시 메모리의 제조 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5440043A (en) * 1977-09-05 1979-03-28 Toshiba Corp Semiconductor memory
JPS5933881A (ja) * 1982-08-19 1984-02-23 Toshiba Corp 不揮発性半導体メモリ装置
JPS60175437A (ja) * 1984-02-21 1985-09-09 Toshiba Corp 半導体集積回路
JPH07312394A (ja) * 1994-05-17 1995-11-28 Sony Corp 不揮発性メモリ及びその製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6046554B2 (ja) * 1978-12-14 1985-10-16 株式会社東芝 半導体記憶素子及び記憶回路
US4380863A (en) * 1979-12-10 1983-04-26 Texas Instruments Incorporated Method of making double level polysilicon series transistor devices
JPS5743470A (en) * 1980-08-29 1982-03-11 Fujitsu Ltd Semiconductor device
DE3483765D1 (de) * 1983-09-28 1991-01-31 Toshiba Kawasaki Kk Elektrisch loeschbare und programmierbare nichtfluechtige halbleiterspeicheranordnung mit zwei gate-elektroden.
JPH0630398B2 (ja) * 1984-09-27 1994-04-20 インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション 不揮発性ダイナミツク・メモリ・セル
JPS6365674A (ja) * 1986-09-05 1988-03-24 Agency Of Ind Science & Technol 半導体不揮発性ｒａｍ
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
US5284784A (en) * 1991-10-02 1994-02-08 National Semiconductor Corporation Buried bit-line source-side injection flash memory cell
US5412238A (en) * 1992-09-08 1995-05-02 National Semiconductor Corporation Source-coupling, split-gate, virtual ground flash EEPROM array
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
US5479368A (en) * 1993-09-30 1995-12-26 Cirrus Logic, Inc. Spacer flash cell device with vertically oriented floating gate
US5460988A (en) * 1994-04-25 1995-10-24 United Microelectronics Corporation Process for high density flash EPROM cell
US5422504A (en) * 1994-05-02 1995-06-06 Motorola Inc. EEPROM memory device having a sidewall spacer floating gate electrode and process
KR0151623B1 (ko) * 1994-12-07 1998-10-01 문정환 이이피롬 셀 및 그 제조방법
US5556799A (en) * 1995-11-13 1996-09-17 United Microelectronics Corporation Process for fabricating a flash EEPROM
US5597751A (en) * 1995-12-20 1997-01-28 Winbond Electronics Corp. Single-side oxide sealed salicide process for EPROMs

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5440043A (en) * 1977-09-05 1979-03-28 Toshiba Corp Semiconductor memory
JPS5933881A (ja) * 1982-08-19 1984-02-23 Toshiba Corp 不揮発性半導体メモリ装置
JPS60175437A (ja) * 1984-02-21 1985-09-09 Toshiba Corp 半導体集積回路
JPH07312394A (ja) * 1994-05-17 1995-11-28 Sony Corp 不揮発性メモリ及びその製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006504280A (ja) * 2002-10-28 2006-02-02 サンディスク　コーポレイション メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
US7994004B2 (en) 2002-10-28 2011-08-09 Sandisk Technologies Inc. Flash memory cell arrays having dual control gates per memory cell charge storage element
JP4933048B2 (ja) * 2002-10-28 2012-05-16 サンディスク コーポレイション メモリセル電荷記憶素子あたりに二重のコントロールゲートを有するフラッシュメモリセルアレイ
US8334180B2 (en) 2002-10-28 2012-12-18 Sandisk Technologies Inc Flash memory cell arrays having dual control gates per memory cell charge storage element
JP2007027776A (ja) * 2003-02-26 2007-02-01 Toshiba Corp 不揮発性半導体記憶装置
KR100702765B1 (ko) * 2005-10-25 2007-04-03 주식회사 하이닉스반도체 반도체 소자의 테스트 패턴, 그 형성 방법 및 테스트 방법

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