JPS5933881A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPS5933881A JPS5933881A JP57143706A JP14370682A JPS5933881A JP S5933881 A JPS5933881 A JP S5933881A JP 57143706 A JP57143706 A JP 57143706A JP 14370682 A JP14370682 A JP 14370682A JP S5933881 A JPS5933881 A JP S5933881A
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- JP
- Japan
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- floating
- gate
- drain
- source
- control
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
Landscapes
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、浮遊ダートと制御ダートを有するメモリセル
を半導体基板上にマトリクス状に集積形成してなる不揮
発性半導体メモリ装置に係シ、特に電気的にかつ選択的
に書き替え可能とした不揮発性半導体メモリ装置に関す
る。
を半導体基板上にマトリクス状に集積形成してなる不揮
発性半導体メモリ装置に係シ、特に電気的にかつ選択的
に書き替え可能とした不揮発性半導体メモリ装置に関す
る。
従来、浮遊ダートを有する不揮発性半導体メモリ素子は
、電気的に他と絶縁された浮遊ダートとその上部に制御
ダートを有するＭＯ８ｍ電界効果トランジスタによシ構
成されている。複数の記憶容量を有するメモリ装置はこ
のメモリ素子をマトリクス状に配置し、制御ケ゛−トを
各行について共通接続してワード線とし、ドレインを各
列について共通接続してビット線とすることで構成され
る。
、電気的に他と絶縁された浮遊ダートとその上部に制御
ダートを有するＭＯ８ｍ電界効果トランジスタによシ構
成されている。複数の記憶容量を有するメモリ装置はこ
のメモリ素子をマトリクス状に配置し、制御ケ゛−トを
各行について共通接続してワード線とし、ドレインを各
列について共通接続してビット線とすることで構成され
る。
第１図は従来用いられている浮遊り−トを有２−
する不揮発性半導体メモリ素子の要部構造を示している
。＠１図（ａ）は平面図１（ｂ）はそのＡ −Ａ’断面
、（Ｃ）は同じ＜ Ｂ −Ｂ’断面を示している。基本
的には、絶縁された浮遊ダート１６および制御ダート１
７をもつＭＯ３型電界効果トランジスタである。ノ１は
ｐｍｓ１基板、１２および１３はそれぞれｎ型のソース
およびドレイン、１４および１５はダート絶縁膜である
。ソース１２と隣接してこれと連接するｎ＋領域１８を
書替え領域として設け、この上にトンネル電流が流れる
極薄のダート絶縁膜１９を介して浮遊ダート１６を延在
させている。
。＠１図（ａ）は平面図１（ｂ）はそのＡ −Ａ’断面
、（Ｃ）は同じ＜ Ｂ −Ｂ’断面を示している。基本
的には、絶縁された浮遊ダート１６および制御ダート１
７をもつＭＯ３型電界効果トランジスタである。ノ１は
ｐｍｓ１基板、１２および１３はそれぞれｎ型のソース
およびドレイン、１４および１５はダート絶縁膜である
。ソース１２と隣接してこれと連接するｎ＋領域１８を
書替え領域として設け、この上にトンネル電流が流れる
極薄のダート絶縁膜１９を介して浮遊ダート１６を延在
させている。
このメモリでの書込みは、ドレイン１３およびソース１
２を低電位、制御ゲート１７を高電位として、？領域１
８からトンネル電流によシ浮遊ゲート１６に電子全注入
することによシ行われる。消去は電位関係を逆にするこ
とで行わ扛る。また読出しは、制御ケゞ−ト１７とドレ
イン１３に適当な電位を与え、浮遊ゲート１６への電荷
注入の有無によってドレイン１３とソース１２間に電流
が流れるが否が全検知することにより行われる。
２を低電位、制御ゲート１７を高電位として、？領域１
８からトンネル電流によシ浮遊ゲート１６に電子全注入
することによシ行われる。消去は電位関係を逆にするこ
とで行わ扛る。また読出しは、制御ケゞ−ト１７とドレ
イン１３に適当な電位を与え、浮遊ゲート１６への電荷
注入の有無によってドレイン１３とソース１２間に電流
が流れるが否が全検知することにより行われる。
ところで第１図の構造では、この素子をマトリクス配列
し、例えばソース１２および制を印り−１・１７をＸ方
向に共通接続し、ドレイン１３をＹ方向に共通接続した
場合、この素子のみでは畳込みと消去についてビット選
択性を持ｌこせることができない。書込みおよび消去に
ビット選択性を持たせるためには、メモリ素子の他に選
択トランノスタを別途設けるが、′！ｌ：罠は浮遊ダー
トに容量結合するもう一本の制御ダートを設けることが
必要となる。前者の選択トシンノスタを付加することは
＾果棟化にとって大きな陣害となることから、従来は俵
者の制御ゲートを付加する方式が実用性が筒いものとし
て提案でれている。この場合、浮遊ケ゛−トと２つの制
蛸Ｉゲートを３層ポリシリコン構造で実現することが考
えられている。
し、例えばソース１２および制を印り−１・１７をＸ方
向に共通接続し、ドレイン１３をＹ方向に共通接続した
場合、この素子のみでは畳込みと消去についてビット選
択性を持ｌこせることができない。書込みおよび消去に
ビット選択性を持たせるためには、メモリ素子の他に選
択トランノスタを別途設けるが、′！ｌ：罠は浮遊ダー
トに容量結合するもう一本の制御ダートを設けることが
必要となる。前者の選択トシンノスタを付加することは
＾果棟化にとって大きな陣害となることから、従来は俵
者の制御ゲートを付加する方式が実用性が筒いものとし
て提案でれている。この場合、浮遊ケ゛−トと２つの制
蛸Ｉゲートを３層ポリシリコン構造で実現することが考
えられている。
しかしながら、３層ポリシリコンを用いることは、セル
構造を複雑にし、−また段差が太きくなるためにレジス
ト工程やポリシリコン加工工程において高精度の加工を
困難にするという難点を生じる。
構造を複雑にし、−また段差が太きくなるためにレジス
ト工程やポリシリコン加工工程において高精度の加工を
困難にするという難点を生じる。
本発明は、浮遊ダートと制御ダートを有する不揮発性半
導体メモリ素子をマトリクス状に配置して、電気的な書
替えにビット選択性を持たぜると共に、簡単ｆＬ構造と
して加工性の向上を図った不揮発性半導体メモリ装置を
提供することを目的とする。
導体メモリ素子をマトリクス状に配置して、電気的な書
替えにビット選択性を持たぜると共に、簡単ｆＬ構造と
して加工性の向上を図った不揮発性半導体メモリ装置を
提供することを目的とする。
本発明に係る不揮発性半導体メモリ素子は、チャネル領
域とは別に選択的な豊込みおよび消去を行う領域を設け
た構造を用いる。即ち、基板内にメモリ素子のソースま
たはドレインと連続的に形成された不純物領域を設け、
この不純物憤域上に絶縁膜を介してチャネル領域上から
連続する浮遊ダート′ｆ：設け、史にこの浮遊ケ°−ト
に対して容量結合するように第１および第２の制御ダー
トを設ける。このような構造として、５− 上記第１．第２の制御ダートおよび不純物領域の電位関
係を選択することによって、不純物領域とその上の浮遊
ダートとの間で電荷の授受を行うことによシ、１累子／
セルのメモリセルアレイの選択的な書き替えを可能とし
たことを基本とする。
域とは別に選択的な豊込みおよび消去を行う領域を設け
た構造を用いる。即ち、基板内にメモリ素子のソースま
たはドレインと連続的に形成された不純物領域を設け、
この不純物憤域上に絶縁膜を介してチャネル領域上から
連続する浮遊ダート′ｆ：設け、史にこの浮遊ケ°−ト
に対して容量結合するように第１および第２の制御ダー
トを設ける。このような構造として、５− 上記第１．第２の制御ダートおよび不純物領域の電位関
係を選択することによって、不純物領域とその上の浮遊
ダートとの間で電荷の授受を行うことによシ、１累子／
セルのメモリセルアレイの選択的な書き替えを可能とし
たことを基本とする。
そして本発明は、上記の如き基本構造において、第１お
よび第２の制御ダートを、一つの工程で形成された電極
膜を浮遊ダートに重なるようにノリーニングして形成す
ること、および浮遊ダートがチャネル領域を部分的にお
おうように、いわゆるオフセットダート構造とし、残り
の部分を第１．第２の制御ダートの少くとも一部が読出
し電極としておおうようにしたことを特徴とする。
よび第２の制御ダートを、一つの工程で形成された電極
膜を浮遊ダートに重なるようにノリーニングして形成す
ること、および浮遊ダートがチャネル領域を部分的にお
おうように、いわゆるオフセットダート構造とし、残り
の部分を第１．第２の制御ダートの少くとも一部が読出
し電極としておおうようにしたことを特徴とする。
本発明によれは、１索子／セル構成として電気的かつ選
択的に情＠書き替えを可能とした不揮発性半導体メモリ
装置が得られる。また本発明によれば、第１および第２
の制御ダートは同−電極膜を・ぐターニングして形成す
るため、これを積層する場合のように段差が大きくなら
ず、従って高い加工精度で信頼性の高いメモリを得るこ
とができる。更に本発明では、初期状態。
択的に情＠書き替えを可能とした不揮発性半導体メモリ
装置が得られる。また本発明によれば、第１および第２
の制御ダートは同−電極膜を・ぐターニングして形成す
るため、これを積層する場合のように段差が大きくなら
ず、従って高い加工精度で信頼性の高いメモリを得るこ
とができる。更に本発明では、初期状態。
１、込み状態ともＥタイプとし、消去状態で浮遊グー１
− ＦがＤタイプとなったとじ一〇も、浮遊り９−トを
オフセットゲ−ト構造として第１または第２の制御ダー
トを読出し電極として用いるため、非選択の続出し電極
を零電位として不都合なく選択続出し動作全行うことが
できる。
− ＦがＤタイプとなったとじ一〇も、浮遊り９−トを
オフセットゲ−ト構造として第１または第２の制御ダー
トを読出し電極として用いるため、非選択の続出し電極
を零電位として不都合なく選択続出し動作全行うことが
できる。
第２図は本発明の一実施例のメモリ素子の要部構造を示
すもので、（ａ）が平面図、（ｂ）および（Ｃ）はそれ
ぞれ（−）のＡ −Ａ’およびＢ −Ｂ’断面である。
すもので、（ａ）が平面図、（ｂ）および（Ｃ）はそれ
ぞれ（−）のＡ −Ａ’およびＢ −Ｂ’断面である。
Ｐ壓Ｓ１基板２１にｎ型のソース２２．ドレイン２３を
設け、これら内領域間のチャネル領域上にゲート絶縁膜
２４を介して第１層ポリシリコン膜からなる浮遊ダート
２５を設け、更にその上にダート絶縁膜２６を介して第
２層ポリシリコン膜をパターニングした第１および第２
の制御ｒ−ト２７および２８を、設けている。情報の誓
込みおよび消去を行う領域として、ソース２２と連続的
に形成されたｎ＋型層２９をチャネル領域に隣接して設
け、このｎ＋壓層２９上にトンネル電流が流れる程度の
薄いダート絶縁膜３０を介して前記浮遊ダート２５ケ延
在させている。（ａ）および（ｂ）から明らかなように
、浮遊ダート２５はソース２２．ドレイン２３に対して
オフセソ）ｒ−）構造、即ちチャネル領域全域をおおわ
ないようになっておシ、残シの部分を第１および第２の
制御ゲート２７および２８がおおっている。
設け、これら内領域間のチャネル領域上にゲート絶縁膜
２４を介して第１層ポリシリコン膜からなる浮遊ダート
２５を設け、更にその上にダート絶縁膜２６を介して第
２層ポリシリコン膜をパターニングした第１および第２
の制御ｒ−ト２７および２８を、設けている。情報の誓
込みおよび消去を行う領域として、ソース２２と連続的
に形成されたｎ＋型層２９をチャネル領域に隣接して設
け、このｎ＋壓層２９上にトンネル電流が流れる程度の
薄いダート絶縁膜３０を介して前記浮遊ダート２５ケ延
在させている。（ａ）および（ｂ）から明らかなように
、浮遊ダート２５はソース２２．ドレイン２３に対して
オフセソ）ｒ−）構造、即ちチャネル領域全域をおおわ
ないようになっておシ、残シの部分を第１および第２の
制御ゲート２７および２８がおおっている。
なお、このメモリ素子は基板上にマトリクス配列される
が、その場合、ソース２２および第１の制御ケ”−ト２
７はＸ方向に連続的に配設され、ドレイン２３および第
２の制御ケ゛−ト２８は例えば最上層のＡｔ配線によっ
てＹ方向に共通接続される。
が、その場合、ソース２２および第１の制御ケ”−ト２
７はＸ方向に連続的に配設され、ドレイン２３および第
２の制御ケ゛−ト２８は例えば最上層のＡｔ配線によっ
てＹ方向に共通接続される。
コノメモリ系子の査込みは、ソース２２およびドレイン
２３を接地し、第１および第２の制御ダート２７および
２８に正の尚電位（例えば２０Ｖ）ｉ印加して’＊＊２
９から浮遊グー１２５に電子全トンネル注入することに
より行う。
２３を接地し、第１および第２の制御ダート２７および
２８に正の尚電位（例えば２０Ｖ）ｉ印加して’＊＊２
９から浮遊グー１２５に電子全トンネル注入することに
より行う。
また消去は、ソース２２を高電位（例えば２０Ｖ）とし
、第１および第２の制御ダート２７および２８を接地し
て、浮遊ダート２５からトンネル電流によシｎ＋領域２
９に電子を放出することによシ行う。また耽出しは、第
１および第２の制御ｆ −） ２７および２８に正の読
出し電圧（例えば５Ｖ）を印加して、チャイル電流が流
れるか否かを検出することによシ行う。
、第１および第２の制御ダート２７および２８を接地し
て、浮遊ダート２５からトンネル電流によシｎ＋領域２
９に電子を放出することによシ行う。また耽出しは、第
１および第２の制御ｆ −） ２７および２８に正の読
出し電圧（例えば５Ｖ）を印加して、チャイル電流が流
れるか否かを検出することによシ行う。
このメモリ素子をマトリクス配列したときの書込みおよ
び消去のビット選択性は、第１および第２の制御ダート
２７および２８が同時に為電位または同時に接地電位に
なった場合にのみそれぞれ書込み、消去が行われるよう
に、各部の結合谷蓋を設定しておくことで実現できる。
び消去のビット選択性は、第１および第２の制御ダート
２７および２８が同時に為電位または同時に接地電位に
なった場合にのみそれぞれ書込み、消去が行われるよう
に、各部の結合谷蓋を設定しておくことで実現できる。
またこのメモリ素子は浮遊ゲート２５をオフセットゲー
ト構造としておいて、これによシ選択読出しを可能とし
ている。即ち、消去動作に９− よシ浮遊グー）Ｆのしきい値が初期状態よシも負方向に
移動してＤタイプになると、通常のグ゛−ト構造ではグ
０−トに印加される電圧がＯｖの非選択状態の素子にも
ナヤ不ル電α１ｒ、が流れてしまう。本実施例のメモリ
素子ではオフセットゲート部のしきい値を例えば１ｖに
設定しておくことによシ、上記の如き無用なチャイル電
流が流れるのを防止して、選択続出しを可能としている
。
ト構造としておいて、これによシ選択読出しを可能とし
ている。即ち、消去動作に９− よシ浮遊グー）Ｆのしきい値が初期状態よシも負方向に
移動してＤタイプになると、通常のグ゛−ト構造ではグ
０−トに印加される電圧がＯｖの非選択状態の素子にも
ナヤ不ル電α１ｒ、が流れてしまう。本実施例のメモリ
素子ではオフセットゲート部のしきい値を例えば１ｖに
設定しておくことによシ、上記の如き無用なチャイル電
流が流れるのを防止して、選択続出しを可能としている
。
こうして、この実施例によれば、ｌ素子／セル構成で電
気的かつ選択的な書替えを可能とした不揮発性メモリが
得られる。また、第１．第２の制御ｒ−）は同一ポリシ
リコン膜で形成するから、３層ポリシリコン構造に比べ
て表面の凹凸が不妊＜、従ってレノスト工程やポリシリ
コン膜加工工程で＾い精度が得られ、メモリ装置の信頼
性向上が図られる。更に、浮遊ダートをオフセット構造
とすることによシ、選択続出し動作を確実に行うことが
できる。
気的かつ選択的な書替えを可能とした不揮発性メモリが
得られる。また、第１．第２の制御ｒ−）は同一ポリシ
リコン膜で形成するから、３層ポリシリコン構造に比べ
て表面の凹凸が不妊＜、従ってレノスト工程やポリシリ
コン膜加工工程で＾い精度が得られ、メモリ装置の信頼
性向上が図られる。更に、浮遊ダートをオフセット構造
とすることによシ、選択続出し動作を確実に行うことが
できる。
なお、上記実施例では、浮遊ダートのソース。
−１〇−
ドレイン両側共にオソセソ） ４１１造としたが、第３
図に示すように一方のみオフセント構造としても同様の
動作が可能である。址た上記実施例ではｎチャネルＶ場
合を説明したが、本発明はｐチャネルにも適用できるこ
とは勿論である。
図に示すように一方のみオフセント構造としても同様の
動作が可能である。址た上記実施例ではｎチャネルＶ場
合を説明したが、本発明はｐチャネルにも適用できるこ
とは勿論である。
第１図（ａ）〜（Ｃ）は従来の不揮発性メモリの一例の
構造を示す図、第２図（ａ＞〜（Ｃ）は本発明の一実施
例の不揮発性メモリの構造を示す図、第３図図は他の実
施例の不揮発性メモリの構造を示す図でおる。 ２１・・・２ｍシリコン基板、２２・・・ソース、２３
・・・ドレイン、２４．２６・・Ｘダート絶縁膜、２５
・・・浮遊ダート（第１層ポリシリコン膜）、２７・・
・第１の１０１」１ｉ１１４１）／Ａ−ト（第２層ポリ
シリコン膜）、２８・・・第２の制御ダート（第２層ポ
リシリコン膜）、２９・・・ｎ＋領領域３０・・・ダー
ト絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦−〇＝ 第１図 国 − （Ｎ（’Ｊ の 田 第３図 −３９７−
構造を示す図、第２図（ａ＞〜（Ｃ）は本発明の一実施
例の不揮発性メモリの構造を示す図、第３図図は他の実
施例の不揮発性メモリの構造を示す図でおる。 ２１・・・２ｍシリコン基板、２２・・・ソース、２３
・・・ドレイン、２４．２６・・Ｘダート絶縁膜、２５
・・・浮遊ダート（第１層ポリシリコン膜）、２７・・
・第１の１０１」１ｉ１１４１）／Ａ−ト（第２層ポリ
シリコン膜）、２８・・・第２の制御ダート（第２層ポ
リシリコン膜）、２９・・・ｎ＋領領域３０・・・ダー
ト絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦−〇＝ 第１図 国 − （Ｎ（’Ｊ の 田 第３図 −３９７−
Claims (1)
- 浮遊ダートと制御ダートを有するメモリ素子を半導体基
板上にマトリクス状に集積形成してなる不揮発性半導体
メモリ装置において、各メモリ素子は、半導体基板に互
いに離隔して形成されたソースおよびドレインと、これ
らソースまたはドレインと連続的に形成された同じ導電
型の不純物領域と、この不純物領域上および前記ソース
、ドレイン間のチャネル領域上に絶縁膜を介して連続的
に形成された浮遊ダートと、この浮遊ダートに容量結合
するように設けられた第１および第２の制御ケ゛−トと
を備え、前記第１および第２の制御ダートは一つの工程
で形成された電極膜を前記浮遊ｒ−）上に重なるように
・やターニングして形成されたものであり、かつ前記浮
遊ケ９−トはチャネル領域を部分的におおい、残シの部
分を前記第１．第２の制御ダートの少なくとも一方がお
おうようにしたことを特徴とする不揮発性半導体メモリ
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143706A JPS5933881A (ja) | 1982-08-19 | 1982-08-19 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57143706A JPS5933881A (ja) | 1982-08-19 | 1982-08-19 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5933881A true JPS5933881A (ja) | 1984-02-23 |
Family
ID=15345074
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57143706A Pending JPS5933881A (ja) | 1982-08-19 | 1982-08-19 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5933881A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
| US5291047A (en) * | 1990-10-12 | 1994-03-01 | Nec Corporation | Floating gate type electrically programmable read only memory cell with variable threshold level in erased state |
| JPH09330989A (ja) * | 1996-03-11 | 1997-12-22 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
| KR100702765B1 (ko) | 2005-10-25 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴, 그 형성 방법 및 테스트 방법 |
-
1982
- 1982-08-19 JP JP57143706A patent/JPS5933881A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4754320A (en) * | 1985-02-25 | 1988-06-28 | Kabushiki Kaisha Toshiba | EEPROM with sidewall control gate |
| US5291047A (en) * | 1990-10-12 | 1994-03-01 | Nec Corporation | Floating gate type electrically programmable read only memory cell with variable threshold level in erased state |
| JPH09330989A (ja) * | 1996-03-11 | 1997-12-22 | Hyundai Electron Ind Co Ltd | フラッシュｅｅｐｒｏｍセル及びその製造方法 |
| KR100702765B1 (ko) | 2005-10-25 | 2007-04-03 | 주식회사 하이닉스반도체 | 반도체 소자의 테스트 패턴, 그 형성 방법 및 테스트 방법 |
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