JPH09331104A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
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- JPH09331104A JPH09331104A JP14705396A JP14705396A JPH09331104A JP H09331104 A JPH09331104 A JP H09331104A JP 14705396 A JP14705396 A JP 14705396A JP 14705396 A JP14705396 A JP 14705396A JP H09331104 A JPH09331104 A JP H09331104A
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- film
- ridge
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Abstract
(57)【要約】
【課題】 リッジ型構造を有する半導体素子の製造工程
において、リッジ部直上のみの絶縁膜を除去するとき
に、レジスト膜厚のウェハ面内分布のばらつきによっ
て、リッジ部直上以外の絶縁膜をエッチングしてしまう
問題があった。 【解決手段】 上記問題点を解決するため、本発明で
は、リッジ部直上のレジストをエッチングする際、未露
光状態で現像処理することによって、レジストを膜減り
させることで行った。この方法によって、レジスト膜厚
の面内分布に対するプロセスマージン及び工程の簡略化
が図れる。
において、リッジ部直上のみの絶縁膜を除去するとき
に、レジスト膜厚のウェハ面内分布のばらつきによっ
て、リッジ部直上以外の絶縁膜をエッチングしてしまう
問題があった。 【解決手段】 上記問題点を解決するため、本発明で
は、リッジ部直上のレジストをエッチングする際、未露
光状態で現像処理することによって、レジストを膜減り
させることで行った。この方法によって、レジスト膜厚
の面内分布に対するプロセスマージン及び工程の簡略化
が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子の製造
方法に関し、特に、光通信システムや光情報処理システ
ム等の光源として用いるリッジ構造を有する実屈折率導
波型半導体レーザー素子の製造方法に関する。
方法に関し、特に、光通信システムや光情報処理システ
ム等の光源として用いるリッジ構造を有する実屈折率導
波型半導体レーザー素子の製造方法に関する。
【０００２】
【従来の技術】従来のリッジ構造を有する実屈折率導波
型半導体レーザ素子の製造方法として、特開平１−１１
７３２７号公報に開示された方法を説明する。図４に、
同公報に開示された作製方法を示す。図４において、４
１はｎ−ＧａＡｓ基板、４２はｎ−ＧａＡｓバッファ層
（厚さ１μｍ）、４３はｎ−Ａｌ0.4Ｇａ0.6Ａｓクラッ
ド層（厚さ２μｍ）、４４はＧａＡｓ（１００Å）／Ａ
ｌ0.2Ｇａ0.8Ａｓ（３０Å）多重量子井戸活性層（４ウ
ェル）、４５はｐ−Ａｌ0.4Ｇａ0.6Ａｓクラッド層（厚
さ１．５μｍ）、４６はｐ−ＧａＡｓキャップ層（厚さ
１．５μｍ）である。
型半導体レーザ素子の製造方法として、特開平１−１１
７３２７号公報に開示された方法を説明する。図４に、
同公報に開示された作製方法を示す。図４において、４
１はｎ−ＧａＡｓ基板、４２はｎ−ＧａＡｓバッファ層
（厚さ１μｍ）、４３はｎ−Ａｌ0.4Ｇａ0.6Ａｓクラッ
ド層（厚さ２μｍ）、４４はＧａＡｓ（１００Å）／Ａ
ｌ0.2Ｇａ0.8Ａｓ（３０Å）多重量子井戸活性層（４ウ
ェル）、４５はｐ−Ａｌ0.4Ｇａ0.6Ａｓクラッド層（厚
さ１．５μｍ）、４６はｐ−ＧａＡｓキャップ層（厚さ
１．５μｍ）である。
【０００３】まず、上記の層を積層した後、ｐ−ＧａＡ
ｓキャップ層４５の上に２．５μｍ幅のフォトマスクを
形成し、ｐ−ＧａＡｓキャップ層４５及びｐ−Ａｌ0.4
Ｇａ0.6Ａｓクラッド層４６をＧａＡｓ／Ａｌ0.2Ｇａ
0.8Ａｓ多重量子井戸活性層４４の手前０．２μｍまで
ＲＩＥ（反応性イオンエッチング）法により、エッチン
グ除去してリッジ部を形成する。以上の工程までの半導
体レーザ素子の断面図を図４（ａ）に示す。
ｓキャップ層４５の上に２．５μｍ幅のフォトマスクを
形成し、ｐ−ＧａＡｓキャップ層４５及びｐ−Ａｌ0.4
Ｇａ0.6Ａｓクラッド層４６をＧａＡｓ／Ａｌ0.2Ｇａ
0.8Ａｓ多重量子井戸活性層４４の手前０．２μｍまで
ＲＩＥ（反応性イオンエッチング）法により、エッチン
グ除去してリッジ部を形成する。以上の工程までの半導
体レーザ素子の断面図を図４（ａ）に示す。
【０００４】次に、全面をプラズマＣＶＤ（化学気相成
長）法により、厚さ１２００Åの絶縁膜であるＳｉＮ膜
４７で被覆する。以上の工程までの半導体レーザ素子の
断面図を図４（ｂ）に示す。
長）法により、厚さ１２００Åの絶縁膜であるＳｉＮ膜
４７で被覆する。以上の工程までの半導体レーザ素子の
断面図を図４（ｂ）に示す。
【０００５】この上からレジスト膜４８（Ａｚ１３７
０；ヘキスト製）をリッジ部外の平坦部上で１μｍ厚と
なるようにスピンコートする。以上の工程までの半導体
レーザ素子の断面図を図４（ｃ）に示す。
０；ヘキスト製）をリッジ部外の平坦部上で１μｍ厚と
なるようにスピンコートする。以上の工程までの半導体
レーザ素子の断面図を図４（ｃ）に示す。
【０００６】この際、リッジ部直上のレジスト膜厚は、
リッジ部外の平坦部のレジスト膜厚に比べ薄くなること
を利用して、Ｏ2雰囲気でＲＩＥ法によりレジスト膜を
全面に対してエッチングし、リッジ部直上のＳｉＮ膜の
みを露出させる。以上の工程までの半導体レーザ素子の
断面図を図４（ｄ）に示す。
リッジ部外の平坦部のレジスト膜厚に比べ薄くなること
を利用して、Ｏ2雰囲気でＲＩＥ法によりレジスト膜を
全面に対してエッチングし、リッジ部直上のＳｉＮ膜の
みを露出させる。以上の工程までの半導体レーザ素子の
断面図を図４（ｄ）に示す。
【０００７】次に、ＣＦ4雰囲気で、ＲＩＥ法等でｐ−
ＧａＡｓキャップ層４６が露出するまで絶縁膜を除去す
る。以上の工程までの半導体レーザ素子の断面図を図４
（ｅ）に示す。
ＧａＡｓキャップ層４６が露出するまで絶縁膜を除去す
る。以上の工程までの半導体レーザ素子の断面図を図４
（ｅ）に示す。
【０００８】以上の工程により、ｐ−Ａｌ0.4ＧａO.6Ａ
ｓクラッド層４５とＳｉＮ膜４７の屈折率差による横方
向の光閉じ込めと、電流をリッジ部に有効に注入するた
めの窓構造が実現される。
ｓクラッド層４５とＳｉＮ膜４７の屈折率差による横方
向の光閉じ込めと、電流をリッジ部に有効に注入するた
めの窓構造が実現される。
【０００９】同公報によって示された製造方法を用いる
ことによって、マスク合わせを必要とする困難なフォト
リソグラフィー技術を伴わない、セルフアラインプロセ
スによるリッジ部直上の絶縁膜のみのエッチング除去が
可能となる。
ことによって、マスク合わせを必要とする困難なフォト
リソグラフィー技術を伴わない、セルフアラインプロセ
スによるリッジ部直上の絶縁膜のみのエッチング除去が
可能となる。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来技術では以下の問題点があった。
来技術では以下の問題点があった。
【００１１】レジスト塗布後に、レジストエッチングを
行い、リッジ部直上の絶縁膜のみを露出させる前述の工
程において、図４（ｄ）のようなレジスト形状を得るた
めには、リッジ部直上の絶縁膜を確実に露出させ、且
つ、エッチングを適当な時間で終了することでリッジ部
以外のレジスト膜は残す必要がある。従って、ウェハ面
内で該レジスト膜の厚さに分布がある場合には、半導体
素子製造における歩留まりの点で問題が生ずる。
行い、リッジ部直上の絶縁膜のみを露出させる前述の工
程において、図４（ｄ）のようなレジスト形状を得るた
めには、リッジ部直上の絶縁膜を確実に露出させ、且
つ、エッチングを適当な時間で終了することでリッジ部
以外のレジスト膜は残す必要がある。従って、ウェハ面
内で該レジスト膜の厚さに分布がある場合には、半導体
素子製造における歩留まりの点で問題が生ずる。
【００１２】以下、図５（ｃ）〜（ｅ）を参照して、こ
れについて詳しく説明する。
れについて詳しく説明する。
【００１３】通常の半導体レーザー素子製造において
は、リッジ部とリッジ部との間隔はレーザーチップの取
り扱いを容易にする等のため１００〜４００μｍ程度と
される。各層の屈折率に応じて光導波路としてのリッジ
部の形状は、活性層より生じる光がｐ−ＧａＡｓキャッ
プ層４５の吸収の影響を及ぼさないようにリッジ部の高
さを０．５〜２μｍ程度に、またレーザー光出力を上げ
ても高次モードが出現しないようにリッジ幅を１〜５μ
ｍ程度に設定する。
は、リッジ部とリッジ部との間隔はレーザーチップの取
り扱いを容易にする等のため１００〜４００μｍ程度と
される。各層の屈折率に応じて光導波路としてのリッジ
部の形状は、活性層より生じる光がｐ−ＧａＡｓキャッ
プ層４５の吸収の影響を及ぼさないようにリッジ部の高
さを０．５〜２μｍ程度に、またレーザー光出力を上げ
ても高次モードが出現しないようにリッジ幅を１〜５μ
ｍ程度に設定する。
【００１４】半導体レーザ素子の上面にＳｉＮ膜４７を
成膜し、さらにその上にレジスト膜をスピンコートする
際、リッジ部直上のレジスト膜厚と隣合うリッジ部とリ
ッジ部の間の平坦部（以下、リッジ部外の平坦部と記
す。）上とのレジスト膜厚とに十分な差を確保するため
には、比較的低粘度（５〜３０ｃｓｔ）のレジスト膜を
低回転（３０００〜５０００ｒｐｍ程度）でスピンコー
トする等、各条件を適宜選定することが必要である。し
かし、ウェハ全面において均一に所望のレジスト形状を
実現するのは容易ではなく、ウェハ周辺部においてはリ
ッジ部近傍の平坦部上の膜厚「Ｄ’」が、リッジ直上部
での厚さ「ｄ」及びリッジから十分離れた平坦部での厚
さ「Ｄ」に対してｄ＜Ｄ’＜Ｄとなる不良箇所５０が比
較的多く発生する。この状態での半導体レーザ素子の断
面図を図５（ｃ）に示す。
成膜し、さらにその上にレジスト膜をスピンコートする
際、リッジ部直上のレジスト膜厚と隣合うリッジ部とリ
ッジ部の間の平坦部（以下、リッジ部外の平坦部と記
す。）上とのレジスト膜厚とに十分な差を確保するため
には、比較的低粘度（５〜３０ｃｓｔ）のレジスト膜を
低回転（３０００〜５０００ｒｐｍ程度）でスピンコー
トする等、各条件を適宜選定することが必要である。し
かし、ウェハ全面において均一に所望のレジスト形状を
実現するのは容易ではなく、ウェハ周辺部においてはリ
ッジ部近傍の平坦部上の膜厚「Ｄ’」が、リッジ直上部
での厚さ「ｄ」及びリッジから十分離れた平坦部での厚
さ「Ｄ」に対してｄ＜Ｄ’＜Ｄとなる不良箇所５０が比
較的多く発生する。この状態での半導体レーザ素子の断
面図を図５（ｃ）に示す。
【００１５】この時、ドライエッチングでリッジ部直上
の絶縁膜を確実に露出させるようにエッチングを行うこ
とによって、リッジ部外の平坦部のＳｉＮ膜の一部４
７’も露出する。この状態での半導体レーザ素子の断面
図を図５（ｄ）に示す。
の絶縁膜を確実に露出させるようにエッチングを行うこ
とによって、リッジ部外の平坦部のＳｉＮ膜の一部４
７’も露出する。この状態での半導体レーザ素子の断面
図を図５（ｄ）に示す。
【００１６】次に、ＳｉＮ膜のエッチングを行う工程で
はリッジ部外の平坦部の半導体層の一部４５’が露出す
ることとなり、素子特性上好ましくない無効電流が発生
する。この状態での半導体レーザ素子の断面図を図５
（ｅ）に示す。従って、該レジストエッチング時間を厳
密に最適化することが必要になり、また、半導体レーザ
素子製造における歩留まりが向上しない等の問題があっ
た。
はリッジ部外の平坦部の半導体層の一部４５’が露出す
ることとなり、素子特性上好ましくない無効電流が発生
する。この状態での半導体レーザ素子の断面図を図５
（ｅ）に示す。従って、該レジストエッチング時間を厳
密に最適化することが必要になり、また、半導体レーザ
素子製造における歩留まりが向上しない等の問題があっ
た。
【００１７】以上の問題点を鑑みて、本発明に係る半導
体レーザ素子の製造方法は、リッジ部の直上のみのＳｉ
Ｎ膜を除去する工程において、レジスト膜厚等のウェハ
面内分布に対して許容範囲が広く、かつ、再現性にも優
れたレジスト膜厚を調整する方法を提供して、特性の揃
った良好な半導体レーザ素子を歩留り良く製造すること
を目的とする。
体レーザ素子の製造方法は、リッジ部の直上のみのＳｉ
Ｎ膜を除去する工程において、レジスト膜厚等のウェハ
面内分布に対して許容範囲が広く、かつ、再現性にも優
れたレジスト膜厚を調整する方法を提供して、特性の揃
った良好な半導体レーザ素子を歩留り良く製造すること
を目的とする。
【００１８】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、微小突起部を有する基板上に、第１の膜
を形成する工程と、第１の膜上にレジスト膜を形成する
工程と、前記レジスト膜を感光させず、基板を現像液に
浸液することによって、前レジスト膜を膜減りさせて、
前記微小突起部上のみ第１の膜を露出させる工程と、前
記露出させた部分の第１の膜を除去する工程を有するこ
とを特徴とする。
の製造方法は、微小突起部を有する基板上に、第１の膜
を形成する工程と、第１の膜上にレジスト膜を形成する
工程と、前記レジスト膜を感光させず、基板を現像液に
浸液することによって、前レジスト膜を膜減りさせて、
前記微小突起部上のみ第１の膜を露出させる工程と、前
記露出させた部分の第１の膜を除去する工程を有するこ
とを特徴とする。
【００１９】又、本発明に係る請求項１に記載の半導体
素子において、特に、前記微小突起部を有する基板が、
リッジ構造を有する半導体レーザ素子を有した基板であ
ることを特徴とする。
素子において、特に、前記微小突起部を有する基板が、
リッジ構造を有する半導体レーザ素子を有した基板であ
ることを特徴とする。
【００２０】また、本発明に係る請求項２に記載の半導
体素子において、前記リッジ構造を有する半導体レーザ
素子を有した基板において、リッジ部外の平坦部の寸法
に対するリッジ部の幅の比が０．３より小さいことを特
徴とする。
体素子において、前記リッジ構造を有する半導体レーザ
素子を有した基板において、リッジ部外の平坦部の寸法
に対するリッジ部の幅の比が０．３より小さいことを特
徴とする。
【００２１】
【発明の実施の形態】以下、本発明の詳細を説明する。
【００２２】図１に、リッジ構造を有する実屈折率導波
型半導体レーザー素子の製造工程における本発明の実施
の形態を示す。
型半導体レーザー素子の製造工程における本発明の実施
の形態を示す。
【００２３】まず、下記に示す半導体層を積層し、その
後、５μｍ幅のレジストマスクを用いてウェットエッチ
ングにより幅２．５μｍ, 高さ１．３μｍのリッジ部を
形成し、レジストマスクを除去した後、基板全面にプラ
ズマＣＶＤ法により絶縁膜であるＳｉＮ膜１９を厚さ３
０００Å形成した状態である。以上の工程までの半導体
レーザー素子の断面図を図１（ａ）に示す。ここで、１
１はｎ−ＧａＡｓ基板、１２はｎ−ＧａＡｓバッファ層
（厚さ１μｍ)、１３はｎ−Ａｌ0.6Ｇａ0.4Ａｓクラッ
ド層(１μｍ)、１４はＡｌ0.18Ｇａ0.82Ａｓ活性層
（０．０８μｍ）、１５はｐ−Ａｌ0.5Ｇａ0.5Ａｓキャ
リアバリア層（０．２μｍ)、１６はｐ−Ａｌ0.25Ｇａ
0.75Ａｓガイド層（０．１μｍ）、１７はｐ−Ａｌ0.75
Ｇａ0.25Ａｓクラッド層（０．８μｍ）、１８はｐ−Ｇ
ａＡｓコンタクト層（０．５μｍ）である。
後、５μｍ幅のレジストマスクを用いてウェットエッチ
ングにより幅２．５μｍ, 高さ１．３μｍのリッジ部を
形成し、レジストマスクを除去した後、基板全面にプラ
ズマＣＶＤ法により絶縁膜であるＳｉＮ膜１９を厚さ３
０００Å形成した状態である。以上の工程までの半導体
レーザー素子の断面図を図１（ａ）に示す。ここで、１
１はｎ−ＧａＡｓ基板、１２はｎ−ＧａＡｓバッファ層
（厚さ１μｍ)、１３はｎ−Ａｌ0.6Ｇａ0.4Ａｓクラッ
ド層(１μｍ)、１４はＡｌ0.18Ｇａ0.82Ａｓ活性層
（０．０８μｍ）、１５はｐ−Ａｌ0.5Ｇａ0.5Ａｓキャ
リアバリア層（０．２μｍ)、１６はｐ−Ａｌ0.25Ｇａ
0.75Ａｓガイド層（０．１μｍ）、１７はｐ−Ａｌ0.75
Ｇａ0.25Ａｓクラッド層（０．８μｍ）、１８はｐ−Ｇ
ａＡｓコンタクト層（０．５μｍ）である。
【００２４】この上からレジスト膜２０（溶解阻止型ノ
ボラック樹脂系ポジレジスト、粘度約５ｃｓｔ）を４０
００ｒｐｍでスピンコートし、ホットプレート上で９０
℃，１００秒のソフトベーキングを行なう。以上の工程
までの半導体レーザー素子の断面図を図１（ｂ）に示
す。ウェハ中心部のリッジ部から離れた平坦部上でのレ
ジスト膜厚「Ｄ」は約５０００Å、リッジ部直上でのレ
ジスト膜厚「ｄ」は約１０００Åであり、またウェハ周
辺部では、図５(ｃ)に示したようなレジスト膜の薄い不
良平坦部の厚みＤ’のウェハ面内での最小値「Ｄ’ｍｉ
ｎ」は約２０００Åであった。
ボラック樹脂系ポジレジスト、粘度約５ｃｓｔ）を４０
００ｒｐｍでスピンコートし、ホットプレート上で９０
℃，１００秒のソフトベーキングを行なう。以上の工程
までの半導体レーザー素子の断面図を図１（ｂ）に示
す。ウェハ中心部のリッジ部から離れた平坦部上でのレ
ジスト膜厚「Ｄ」は約５０００Å、リッジ部直上でのレ
ジスト膜厚「ｄ」は約１０００Åであり、またウェハ周
辺部では、図５(ｃ)に示したようなレジスト膜の薄い不
良平坦部の厚みＤ’のウェハ面内での最小値「Ｄ’ｍｉ
ｎ」は約２０００Åであった。
【００２５】このウェハのレジスト膜を感光させないま
ま、１０℃に保った現像液（有機アルカリタイプ；テト
ラアンモニウムハイドロオキサイド水溶液）中に６０秒
間静止保持し、膜減りさせる。（以下、現像液エッチン
グと記す。）この時、攪拌は行なわない。これによりＳ
ｉＮ膜１９'をリッジ部直上のみを露出させる。以上の
工程までのレーザー素子の断面図を図１（ｃ）に示す。
ま、１０℃に保った現像液（有機アルカリタイプ；テト
ラアンモニウムハイドロオキサイド水溶液）中に６０秒
間静止保持し、膜減りさせる。（以下、現像液エッチン
グと記す。）この時、攪拌は行なわない。これによりＳ
ｉＮ膜１９'をリッジ部直上のみを露出させる。以上の
工程までのレーザー素子の断面図を図１（ｃ）に示す。
【００２６】次に、レジスト膜の耐薬品性を高めるため
１１０℃，１００秒のハードベークを行なう。その後、
レジスト膜は侵さずＳｉＮ膜１９に選択的にアタックす
るエッチャントＢＨＦ（バッファードフッ酸）を用いて
ＧａＡｓコンタクト層１８が露出するまでエッチング
し、レジスト剥離、基板研磨、メタライゼーション等、
通常のレーザーダイオードの製造プロセスを適用して半
導体レーザ素子が完成する。以上の工程までの半導体レ
ーザー素子の断面図を図１（ｄ）に示す。
１１０℃，１００秒のハードベークを行なう。その後、
レジスト膜は侵さずＳｉＮ膜１９に選択的にアタックす
るエッチャントＢＨＦ（バッファードフッ酸）を用いて
ＧａＡｓコンタクト層１８が露出するまでエッチング
し、レジスト剥離、基板研磨、メタライゼーション等、
通常のレーザーダイオードの製造プロセスを適用して半
導体レーザ素子が完成する。以上の工程までの半導体レ
ーザー素子の断面図を図１（ｄ）に示す。
【００２７】現像液エッチング時間ｔに対するリッジ部
外の平坦部上でのレジストの膜減り量「ΔＤ」及びリッ
ジ部直上でのレジストの膜減り量「Δｄ」の変化を調べ
た結果を図２（ａ）に示す。上述した条件でレジスト膜
をスピンコートし、１０℃で現像液エッチングを行っ
た。常にΔｄ＞ΔＤであり、ΔＤはｔの増大につれて飽
和するが、Δｄにおいてはこの傾向は顕著には認められ
ないことがわかる。
外の平坦部上でのレジストの膜減り量「ΔＤ」及びリッ
ジ部直上でのレジストの膜減り量「Δｄ」の変化を調べ
た結果を図２（ａ）に示す。上述した条件でレジスト膜
をスピンコートし、１０℃で現像液エッチングを行っ
た。常にΔｄ＞ΔＤであり、ΔＤはｔの増大につれて飽
和するが、Δｄにおいてはこの傾向は顕著には認められ
ないことがわかる。
【００２８】従って、リッジ部直上のレジスト膜を優先
的に膜減りさせることができ、膜減り量の面内ばらつき
（±約２５０Å）を考慮すると、図中に示した５０＜ｔ
＜１００（秒）程度の範囲では、リッジ部直上の厚さ約
１０００Åのレジスト膜を除去すると同時に リッジ外平坦部での膜減り量ΔＤ＜リッジ部外の平坦部
で最も薄いレジスト膜厚Ｄ’ｍｉｎ も満たされ、確実にリッジ部外の平坦部での絶縁膜抜け
による不良発生を防止できる。
的に膜減りさせることができ、膜減り量の面内ばらつき
（±約２５０Å）を考慮すると、図中に示した５０＜ｔ
＜１００（秒）程度の範囲では、リッジ部直上の厚さ約
１０００Åのレジスト膜を除去すると同時に リッジ外平坦部での膜減り量ΔＤ＜リッジ部外の平坦部
で最も薄いレジスト膜厚Ｄ’ｍｉｎ も満たされ、確実にリッジ部外の平坦部での絶縁膜抜け
による不良発生を防止できる。
【００２９】一方、レジスト膜厚調整を、全面均一にド
ライエッチング等で行う場合には、レジスト膜厚の面内
分布を直接反映するため、エッチングの面内ばらつきを
考慮するとエッチング許容時間は非常に狭い範囲とな
り、リッジ部外の平坦部でのレジスト膜抜けを低減する
ことは困難である。
ライエッチング等で行う場合には、レジスト膜厚の面内
分布を直接反映するため、エッチングの面内ばらつきを
考慮するとエッチング許容時間は非常に狭い範囲とな
り、リッジ部外の平坦部でのレジスト膜抜けを低減する
ことは困難である。
【００３０】また、本発明のようにレジスト膜を未露光
のまま現像液エッチングする方法では、レジストの膜減
り量は各プロセス条件に依存する。以下では、溶解阻止
型ノボラック樹脂系ポジレジストの有機アルカリタイプ
現像液による現像液エッチングにおいて、望まれる各プ
ロセス条件について説明する。
のまま現像液エッチングする方法では、レジストの膜減
り量は各プロセス条件に依存する。以下では、溶解阻止
型ノボラック樹脂系ポジレジストの有機アルカリタイプ
現像液による現像液エッチングにおいて、望まれる各プ
ロセス条件について説明する。
【００３１】まず、２．５μｍ幅のリッジ部直上の厚さ
１０００Åのレジスト膜をほぼ消失させるエッチング時
間をΔｔ、リッジ外の平坦部上レジスト膜を同様に１０
００Å膜減りさせるのに要する時間をΔＴとして、十分
なプロセスマージンの取れるΔＴ／Δｔ≧１．５を基準
に評価した。図２（ａ）の場合、ΔＴ／Δｔ＝６０／３
０＝２である。ホットプレートによる１００秒間のソフ
トベークの温度を横軸に取った場合のΔＴ／Δｔを図２
（ｂ）に示す。レジストスピンコート及び現像液エッチ
ングの条件は、図２（ａ）の時と同条件とした。７０℃
ではベークが不十分で溶媒がレジスト膜中に残るため、
膜減り速度が大きくΔＴ／Δｔ＝１となる。温度を上げ
ればほぼΔＴ／Δｔ＝２となるが、１８０℃以上ではリ
ッジ上でレジストが丸く盛り上がる場合が見られ、評価
が困難であった。また、１５０℃以上のベーク温度で
は、全てのプロセスが終了した後のレジスト剥離が困難
になるので、８０〜１５０℃程度でのベークが望まし
い。１１０℃以上でベークする場合には、エッチング後
のハードベークは不要である。
１０００Åのレジスト膜をほぼ消失させるエッチング時
間をΔｔ、リッジ外の平坦部上レジスト膜を同様に１０
００Å膜減りさせるのに要する時間をΔＴとして、十分
なプロセスマージンの取れるΔＴ／Δｔ≧１．５を基準
に評価した。図２（ａ）の場合、ΔＴ／Δｔ＝６０／３
０＝２である。ホットプレートによる１００秒間のソフ
トベークの温度を横軸に取った場合のΔＴ／Δｔを図２
（ｂ）に示す。レジストスピンコート及び現像液エッチ
ングの条件は、図２（ａ）の時と同条件とした。７０℃
ではベークが不十分で溶媒がレジスト膜中に残るため、
膜減り速度が大きくΔＴ／Δｔ＝１となる。温度を上げ
ればほぼΔＴ／Δｔ＝２となるが、１８０℃以上ではリ
ッジ上でレジストが丸く盛り上がる場合が見られ、評価
が困難であった。また、１５０℃以上のベーク温度で
は、全てのプロセスが終了した後のレジスト剥離が困難
になるので、８０〜１５０℃程度でのベークが望まし
い。１１０℃以上でベークする場合には、エッチング後
のハードベークは不要である。
【００３２】現像液エッチング条件は変えず、ソフトベ
ーク温度を９０℃とし、その時間を変えて同様の実験を
行なったところ、６０秒以上でほぼΔＴ／Δｔ＝２が得
られた。ベーキングの効果はオーブンでも同様であり、
例えば、ホットプレートで９０℃，１００秒の場合と等
しい膜減り量を与えるのはオーブンで９０℃，２０分の
ベーキングというように実験的に対応付けられる。
ーク温度を９０℃とし、その時間を変えて同様の実験を
行なったところ、６０秒以上でほぼΔＴ／Δｔ＝２が得
られた。ベーキングの効果はオーブンでも同様であり、
例えば、ホットプレートで９０℃，１００秒の場合と等
しい膜減り量を与えるのはオーブンで９０℃，２０分の
ベーキングというように実験的に対応付けられる。
【００３３】ソフトベーク条件をホットプレートで９０
℃，１００秒に固定した場合、現像液温度が低い方が膜
減り量が大きく、また、１０℃程度においてΔＴ／Δｔ
が最も大きく取れた。現像液温度が５〜２５℃での現像
液エッチングが望ましい。
℃，１００秒に固定した場合、現像液温度が低い方が膜
減り量が大きく、また、１０℃程度においてΔＴ／Δｔ
が最も大きく取れた。現像液温度が５〜２５℃での現像
液エッチングが望ましい。
【００３４】また、ΔＴ／Δｔはリッジ幅にも依存す
る。図２（ｃ）に、各リッジ幅によって変化するリッジ
部直上のレジスト膜をエッチングする時間からΔＴ／Δ
ｔを評価した結果を示す。レジストスピンコート、ベー
キング及び現像液エッチングは同図２（ａ）と同条件と
した。同図よりリッジ幅４μｍ以下が望ましい。なお、
リッジ幅３μｍ, リッジ高さ１．３μｍの場合に、リッ
ジ部の両側にあるエッチングされた平坦部の長さ（リッ
ジ部外の平坦部の寸法と記す）が各々１０μｍ程度以上
あれば、ΔＴ／Δｔ≧１．５を満たすことも確認した。
すなわち、リッジ幅／リッジ部外平坦部の幅≦０．３を
満たせばリッジ部以外のクラッド層及びコンタクト層を
エッチング除去して全て平坦化する必要はない。また、
リッジ部の幅が４μｍ以下の場合に、特に、有効に本発
明を実施できる。
る。図２（ｃ）に、各リッジ幅によって変化するリッジ
部直上のレジスト膜をエッチングする時間からΔＴ／Δ
ｔを評価した結果を示す。レジストスピンコート、ベー
キング及び現像液エッチングは同図２（ａ）と同条件と
した。同図よりリッジ幅４μｍ以下が望ましい。なお、
リッジ幅３μｍ, リッジ高さ１．３μｍの場合に、リッ
ジ部の両側にあるエッチングされた平坦部の長さ（リッ
ジ部外の平坦部の寸法と記す）が各々１０μｍ程度以上
あれば、ΔＴ／Δｔ≧１．５を満たすことも確認した。
すなわち、リッジ幅／リッジ部外平坦部の幅≦０．３を
満たせばリッジ部以外のクラッド層及びコンタクト層を
エッチング除去して全て平坦化する必要はない。また、
リッジ部の幅が４μｍ以下の場合に、特に、有効に本発
明を実施できる。
【００３５】また、溶解阻止型ノボラック樹脂系ポジレ
ジストの有機アルカリタイプ現像液による未露光状態で
の膜減りエッチングに関するプロセス条件について詳述
したが、レジストおよび現像液の種類によらず、平坦部
基板上での膜減り量が現像エッチング時間とともに飽和
するようなレジストを用いた場合に、特に、本発明が有
効であることはいうまでもない。
ジストの有機アルカリタイプ現像液による未露光状態で
の膜減りエッチングに関するプロセス条件について詳述
したが、レジストおよび現像液の種類によらず、平坦部
基板上での膜減り量が現像エッチング時間とともに飽和
するようなレジストを用いた場合に、特に、本発明が有
効であることはいうまでもない。
【００３６】図３には、本発明の他の実施の形態を示
す。リッジ導波型半導体レーザーにおいては、絶縁膜以
外にも、活性層よりもエネルギーギャップが大きく屈折
率の小さい半導体層でリッジ外部を埋め込むことによっ
て光吸収のない実屈折率ガイド構造とし、かつ該埋込層
を基板と同じ伝導型の層あるいは高抵抗層を含む構成と
することで十分な電流狭窄構造を実現することができ
る。
す。リッジ導波型半導体レーザーにおいては、絶縁膜以
外にも、活性層よりもエネルギーギャップが大きく屈折
率の小さい半導体層でリッジ外部を埋め込むことによっ
て光吸収のない実屈折率ガイド構造とし、かつ該埋込層
を基板と同じ伝導型の層あるいは高抵抗層を含む構成と
することで十分な電流狭窄構造を実現することができ
る。
【００３７】図３において、1０１はｎ−ＧａＡｓ基
板、１０２はｎ−ＧａＡｓバッファ層（厚さ０．５μ
ｍ）、１０３はｎ−Ａｌ0.6Ｇａ0.4Ａｓ下部クラッド層
（1μｍ）、１０４はＡｌ0.15Ｇａ0.85Ａｓ活性層
（０．０５μｍ）、１０５はｐ−Ａｌ0.5Ｇａ0.5Ａｓ上
部第１クラッド層（０．２μｍ）、１０６はｐ−ＧａＡ
ｓエッチングストップ層（０．００３μｍ）、１０７は
ｐ−Ａｌ0.25Ｇａ0.75Ａｓ上部第２クラッド層（１．２
μｍ）、１０８はｐ−ＧａＡｓキャップ層（０．８μ
ｍ）であり、ｎ−ＧａＡｓ基板１０１上にＭＯＣＶＤ法
による結晶成長で順次形成される。フォトリソグラフィ
ー技術により５μｍ幅のストライプ状のレジストマスク
１１４を形成し、ｐ−ＧａＡｓキャップ層１０８の上幅
３μｍ、ｐ−Ａｌ0.25Ｇａ0.75Ａｓ上部第２クラッド層
１０７の下幅２μｍとなるようウェットエッチングを行
った。以上の工程までの半導体レーザ素子の断面図は図
３（ａ）に示す。この２層よりなるリッジ部１１３の高
さは、２μｍである。
板、１０２はｎ−ＧａＡｓバッファ層（厚さ０．５μ
ｍ）、１０３はｎ−Ａｌ0.6Ｇａ0.4Ａｓ下部クラッド層
（1μｍ）、１０４はＡｌ0.15Ｇａ0.85Ａｓ活性層
（０．０５μｍ）、１０５はｐ−Ａｌ0.5Ｇａ0.5Ａｓ上
部第１クラッド層（０．２μｍ）、１０６はｐ−ＧａＡ
ｓエッチングストップ層（０．００３μｍ）、１０７は
ｐ−Ａｌ0.25Ｇａ0.75Ａｓ上部第２クラッド層（１．２
μｍ）、１０８はｐ−ＧａＡｓキャップ層（０．８μ
ｍ）であり、ｎ−ＧａＡｓ基板１０１上にＭＯＣＶＤ法
による結晶成長で順次形成される。フォトリソグラフィ
ー技術により５μｍ幅のストライプ状のレジストマスク
１１４を形成し、ｐ−ＧａＡｓキャップ層１０８の上幅
３μｍ、ｐ−Ａｌ0.25Ｇａ0.75Ａｓ上部第２クラッド層
１０７の下幅２μｍとなるようウェットエッチングを行
った。以上の工程までの半導体レーザ素子の断面図は図
３（ａ）に示す。この２層よりなるリッジ部１１３の高
さは、２μｍである。
【００３８】リッジ形成に用いたレジストマスクを除去
し、２回目のＭＯＣＶＤ法による結晶成長で、全面にｎ
−Ａｌ0.7Ｇａ0.3Ａｓ電流ブロック層１０９、ｎ−Ｇａ
Ａｓ第１保護層１１０、ｐ−ＧａＡｓ第２保護層１１１
を順次形成する。以上の工程までの半導体レーザー素子
の断面図を図３（ｂ）に示す。この際、ｐ−ＧａＡｓキ
ャップ層１０８直上では成長が進むにつれ平坦部が狭く
なる。従って、２回目の結晶成長で最終的に形成される
突起部の形状は、最上層の平坦部の幅は１μｍ程度と狭
くなっている。このウェハ上にレジスト膜１１５を３０
００ｒｐｍでスピンコートし、９０℃, １００秒のベー
キングを行った。さらに、レジスト膜を感光させないま
ま２０℃に保った現像液中で、６０秒間静止保持しレジ
ストを膜減りさせ、その後、１１０℃, １００秒のハー
ドベークを行った。以上の工程までの半導体レーザー素
子の断面図を図３（ｃ）に示す。
し、２回目のＭＯＣＶＤ法による結晶成長で、全面にｎ
−Ａｌ0.7Ｇａ0.3Ａｓ電流ブロック層１０９、ｎ−Ｇａ
Ａｓ第１保護層１１０、ｐ−ＧａＡｓ第２保護層１１１
を順次形成する。以上の工程までの半導体レーザー素子
の断面図を図３（ｂ）に示す。この際、ｐ−ＧａＡｓキ
ャップ層１０８直上では成長が進むにつれ平坦部が狭く
なる。従って、２回目の結晶成長で最終的に形成される
突起部の形状は、最上層の平坦部の幅は１μｍ程度と狭
くなっている。このウェハ上にレジスト膜１１５を３０
００ｒｐｍでスピンコートし、９０℃, １００秒のベー
キングを行った。さらに、レジスト膜を感光させないま
ま２０℃に保った現像液中で、６０秒間静止保持しレジ
ストを膜減りさせ、その後、１１０℃, １００秒のハー
ドベークを行った。以上の工程までの半導体レーザー素
子の断面図を図３（ｃ）に示す。
【００３９】突起部上面が全面平坦な場合に比べ、本実
施の形態に示す構造の半導体レーザ素子の作製では、レ
ジストの膜厚分布の形状依存性によるリッジ部直上とリ
ッジ外平坦部上のレジスト膜厚差が大きくなるととも
に、現像液によるレジスト膜減り量のリッジ部直上とリ
ッジ外平坦部上との差も大きくなるため、本発明による
現像液を用いた不要層除去のためのレジスト膜厚調整方
法がますます好適に使用できた。
施の形態に示す構造の半導体レーザ素子の作製では、レ
ジストの膜厚分布の形状依存性によるリッジ部直上とリ
ッジ外平坦部上のレジスト膜厚差が大きくなるととも
に、現像液によるレジスト膜減り量のリッジ部直上とリ
ッジ外平坦部上との差も大きくなるため、本発明による
現像液を用いた不要層除去のためのレジスト膜厚調整方
法がますます好適に使用できた。
【００４０】次に、リッジ部直上の不要な層を除去す
る。レジスト膜やＡｌＧａＡｓに対しては作用せず、Ｇ
ａＡｓのみに選択的にアタックするエッチャント、例え
ばアンモニア系エッチャント（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ＝１：３０：５０）を用いて、ＧａＡｓ保護層１１０
及び１１１を選択的にエッチング除去する。以上の工程
までのレーザー素子の断面図を図３（ｄ）に示す。さら
に、残るｎ−Ａｌ0.7Ｇａ0.3Ａｓ電流ブロック層１０９
を、例えば硫酸系エッチャント（Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ
2Ｏ＝１：８：５０）により、ｐ−ＧａＡｓキャップ層
１０８が露出するまでエッチング除去する。以上の工程
までの半導体レーザー素子の断面図を図３（ｅ）に示
す。
る。レジスト膜やＡｌＧａＡｓに対しては作用せず、Ｇ
ａＡｓのみに選択的にアタックするエッチャント、例え
ばアンモニア系エッチャント（ＮＨ4ＯＨ：Ｈ2Ｏ2：Ｈ2
Ｏ＝１：３０：５０）を用いて、ＧａＡｓ保護層１１０
及び１１１を選択的にエッチング除去する。以上の工程
までのレーザー素子の断面図を図３（ｄ）に示す。さら
に、残るｎ−Ａｌ0.7Ｇａ0.3Ａｓ電流ブロック層１０９
を、例えば硫酸系エッチャント（Ｈ2ＳＯ4：Ｈ2Ｏ2：Ｈ
2Ｏ＝１：８：５０）により、ｐ−ＧａＡｓキャップ層
１０８が露出するまでエッチング除去する。以上の工程
までの半導体レーザー素子の断面図を図３（ｅ）に示
す。
【００４１】その後、レジスト膜１１５を剥離し、表面
がほぼ平坦になったウェハ全面にｐ−ＧａＡｓコンタク
ト層を結晶成長し、基板研磨、メタライゼーション等、
通常のレーザーダイオードの製造プロセスを適用して素
子が完成する。
がほぼ平坦になったウェハ全面にｐ−ＧａＡｓコンタク
ト層を結晶成長し、基板研磨、メタライゼーション等、
通常のレーザーダイオードの製造プロセスを適用して素
子が完成する。
【００４２】
【発明の効果】本発明によれば、突起部をもつ半導体素
子において、突起部直上では不要かつ突起部以外の平坦
部上では必要な層として、例えば絶縁膜を一旦全面に形
成し、さらに突起部直上の不要層のみをエッチング除去
する一連の工程において、突起部直上の不要層のみを露
出させるためのレジスト膜厚調整を、本発明に係る方法
で既存の設備である現像液、現像プロセスを用いて行な
うことにより、ドライエッチング素子等を用いた場合に
比べて、非常に低コストでセルフアラインに行なうこと
ができる。
子において、突起部直上では不要かつ突起部以外の平坦
部上では必要な層として、例えば絶縁膜を一旦全面に形
成し、さらに突起部直上の不要層のみをエッチング除去
する一連の工程において、突起部直上の不要層のみを露
出させるためのレジスト膜厚調整を、本発明に係る方法
で既存の設備である現像液、現像プロセスを用いて行な
うことにより、ドライエッチング素子等を用いた場合に
比べて、非常に低コストでセルフアラインに行なうこと
ができる。
【００４３】さらに、上記レジスト膜厚等のウェハ面内
分布に対して許容範囲が広く、かつ再現性に優れ、所望
の構造の半導体素子を容易に歩留まりよく製造すること
ができる。
分布に対して許容範囲が広く、かつ再現性に優れ、所望
の構造の半導体素子を容易に歩留まりよく製造すること
ができる。
【００４４】この他、本発明は、半導体レーザー素子と
して、少なくとも、周囲に対して実効的な屈折率を高
め、かつ電流注入領域を限定する突起部を有する構造を
持つ場合、それらの製造に容易に適用でき、無効電流の
ない良好な半導体レーザ素子を歩留まりよく得られる。
すなわち、活性層が突起部内部に存在する場合や内部に
回折格子が形成された分布帰還型レーザー素子等の電流
狭窄構造作製プロセスにも適用できる。
して、少なくとも、周囲に対して実効的な屈折率を高
め、かつ電流注入領域を限定する突起部を有する構造を
持つ場合、それらの製造に容易に適用でき、無効電流の
ない良好な半導体レーザ素子を歩留まりよく得られる。
すなわち、活性層が突起部内部に存在する場合や内部に
回折格子が形成された分布帰還型レーザー素子等の電流
狭窄構造作製プロセスにも適用できる。
【００４５】また、電流注入窓の必要な光導波路、光ス
イッチ、光変調器等の光デバイスの製造工程にも適用で
き、さらに単に電流注入領域を限定する微小な突起部を
有する電子デバイスの製造、及びこれらと前記光デバイ
スをモノリシックに集積化する場合の製造工程にも好適
に用いることができる。
イッチ、光変調器等の光デバイスの製造工程にも適用で
き、さらに単に電流注入領域を限定する微小な突起部を
有する電子デバイスの製造、及びこれらと前記光デバイ
スをモノリシックに集積化する場合の製造工程にも好適
に用いることができる。
【図１】本発明に係る半導体素子の製造工程断面図であ
る。
る。
【図２】本発明に係る現像液エッチングにおけるパラメ
ータ相関図である。
ータ相関図である。
【図３】本発明に係るリッジ型半導体レーザ素子製造工
程断面図である。
程断面図である。
【図４】従来の半導体素子の製造工程断面図である。
【図５】従来の半導体素子の製造工程における問題点を
示す図である。
示す図である。
１１ ｎ−ＧａＡｓ基板 １２ ｎ−ＧａＡｓバッファ層 １３ ｎ−Ａｌ0.6Ｇａ0.4Ａｓクラッド層 １４ Ａｌ0.18Ｇａ0.82Ａｓ活性層 １５ ｐ−Ａｌ0.5Ｇａ0.5Ａｓキャリアバリア層 １６ ｐ−Ａｌ0.25Ｇａ0.75Ａｓガイド層 １７ ｐ−Ａｌ0.75Ｇａ0.25Ａｓクラッド層 １８ ｐ−ＧａＡｓコンタクト層 １９ ＳｉＮ膜 １９’ リッジ部直上のＳｉＮ膜 ２０ レジスト膜 １０１ ｎ−ＧａＡｓ基板 １０２ ｎ−ＧａＡｓバッファ層 １０３ ｎ−Ａｌ0.6Ｇａ0.4Ａｓ下部クラッド層 １０４ Ａｌ0.15Ｇａ0.85Ａｓ活性層 １０５ ｐ−Ａｌ0.5Ｇａ0.5Ａｓ上部第１クラッド層 １０６ ｐ−ＧａＡｓエッチングストップ層 １０７ ｐ−Ａｌ0.25Ｇａ0.75Ａｓ上部第２クラッド層 １０８ ｐ−ＧａＡｓキャップ層 １０９ ｎ−Ａｌ0.7Ｇａ0.3Ａｓ電流ブロック層 １１０ ｐ−ＧａＡｓ第１保護層層 １１１ ｐ−ＧａＡｓ第２保護層層 １１５ レジスト膜
Claims (3)
- 【請求項１】 微小突起部を有する基板上に第１の膜を
形成する工程と、 第１の膜上にレジスト膜を形成する工程と、 前記レジスト膜を現像液に浸液することによって、前記
レジスト膜を膜減りさせて、前記微小突起部上の第１の
膜を露出させる工程と、 前記露出させた微小突起部上の第１の膜を除去する工程
を有することを特徴とする半導体素子の製造方法。 - 【請求項２】 前記微小突起部を有する基板が、リッジ
構造を有する半導体レーザ素子を有した基板であること
を特徴とする請求項１に記載の半導体素子の製造方法。 - 【請求項３】 前記リッジ構造を有する半導体レーザ素
子を有した基板において、リッジ部外の平坦部の寸法に
対するリッジ部の幅の比が０．３より小さいことを特徴
とする請求項２に記載の半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705396A JP4093606B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14705396A JP4093606B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331104A true JPH09331104A (ja) | 1997-12-22 |
| JP4093606B2 JP4093606B2 (ja) | 2008-06-04 |
Family
ID=15421443
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14705396A Expired - Fee Related JP4093606B2 (ja) | 1996-06-10 | 1996-06-10 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4093606B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
| JP2002198614A (ja) * | 2000-12-25 | 2002-07-12 | Mitsubishi Electric Corp | 半導体レーザ装置及びその製造方法 |
| JP2006086494A (ja) * | 2004-08-20 | 2006-03-30 | Victor Co Of Japan Ltd | リッジ導波路型半導体レーザ素子の製造方法 |
| US7123639B2 (en) | 2003-07-04 | 2006-10-17 | Sumitomo Electric Industries, Ltd. | Semiconductor optical device and method of making the same |
| JP2006313895A (ja) * | 2005-05-07 | 2006-11-16 | Samsung Electronics Co Ltd | 半導体レーザダイオード、その製造方法、及び半導体レーザダイオード組立体 |
| JP7435917B1 (ja) * | 2023-02-14 | 2024-02-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-06-10 JP JP14705396A patent/JP4093606B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001156398A (ja) * | 1999-05-19 | 2001-06-08 | Canon Inc | 半導体素子の製造方法、半導体素子、及びジャイロ |
| JP2002198614A (ja) * | 2000-12-25 | 2002-07-12 | Mitsubishi Electric Corp | 半導体レーザ装置及びその製造方法 |
| US7123639B2 (en) | 2003-07-04 | 2006-10-17 | Sumitomo Electric Industries, Ltd. | Semiconductor optical device and method of making the same |
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| JP2006313895A (ja) * | 2005-05-07 | 2006-11-16 | Samsung Electronics Co Ltd | 半導体レーザダイオード、その製造方法、及び半導体レーザダイオード組立体 |
| JP7435917B1 (ja) * | 2023-02-14 | 2024-02-21 | 三菱電機株式会社 | 半導体装置の製造方法 |
| WO2024171275A1 (ja) * | 2023-02-14 | 2024-08-22 | 三菱電機株式会社 | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4093606B2 (ja) | 2008-06-04 |
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