JPH09331105A - 半導体発光素子とその製造方法 - Google Patents
半導体発光素子とその製造方法Info
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- JPH09331105A JPH09331105A JP14724396A JP14724396A JPH09331105A JP H09331105 A JPH09331105 A JP H09331105A JP 14724396 A JP14724396 A JP 14724396A JP 14724396 A JP14724396 A JP 14724396A JP H09331105 A JPH09331105 A JP H09331105A
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Abstract
(57)【要約】
【課題】 本発明は、発光層にワイドバンドギャップの
半導体を用いても、高信頼かつ低電圧動作の新規なＩＩ
−ＶＩ族化合物半導体発光素子あるいはナイトライド系
ＩＩＩ−Ｖ族化合物半導体発光素子およびその製造方法
を提供することを目的とする。 【解決手段】 発光層を含む１層以上の層からなる第１
の半導体層が、それぞれ１層以上の層からなる第２の半
導体層および第３の半導体層に挟まれて構成される半導
体発光素子であって、前記第１の半導体層がＩＩ−ＶＩ
族化合物半導体層であり、前記第２の半導体層および第
３の半導体層がＩＩＩ−Ｖ族化合物半導体層であること
を特徴とする半導体発光素子。
半導体を用いても、高信頼かつ低電圧動作の新規なＩＩ
−ＶＩ族化合物半導体発光素子あるいはナイトライド系
ＩＩＩ−Ｖ族化合物半導体発光素子およびその製造方法
を提供することを目的とする。 【解決手段】 発光層を含む１層以上の層からなる第１
の半導体層が、それぞれ１層以上の層からなる第２の半
導体層および第３の半導体層に挟まれて構成される半導
体発光素子であって、前記第１の半導体層がＩＩ−ＶＩ
族化合物半導体層であり、前記第２の半導体層および第
３の半導体層がＩＩＩ−Ｖ族化合物半導体層であること
を特徴とする半導体発光素子。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体発光素子と
その製造方法に関し、特に、新規な構成および製造方法
による信頼が高くかつ低電圧動作の半導体発光素子に関
する。
その製造方法に関し、特に、新規な構成および製造方法
による信頼が高くかつ低電圧動作の半導体発光素子に関
する。
【０００２】
【従来の技術】近年、映像情報やデータの記録および記
憶媒体として、光ディスクがにわかに脚光をあびてい
る。光ディスクからの情報の読み出しや光ディスクへの
情報の書き込みには半導体レーザが用いられる。光ディ
スクの記憶容量はレーザ光の波長の２乗に反比例して増
加するため、光ディスクの記憶容量を向上させる上で半
導体レーザの短波長化の意義は極めて大きい。この観点
から、従来の赤色域よりは緑色域さらには青色域のレー
ザが強く求められている。
憶媒体として、光ディスクがにわかに脚光をあびてい
る。光ディスクからの情報の読み出しや光ディスクへの
情報の書き込みには半導体レーザが用いられる。光ディ
スクの記憶容量はレーザ光の波長の２乗に反比例して増
加するため、光ディスクの記憶容量を向上させる上で半
導体レーザの短波長化の意義は極めて大きい。この観点
から、従来の赤色域よりは緑色域さらには青色域のレー
ザが強く求められている。
【０００３】また赤、緑、青の三原色の半導体レーザが
揃えば、表示装置、フルカラープリンタ−など、多彩な
光装置の発展と性能向上がもたらされる。そのような背
景の下でＩＩ−ＶＩ族化合物半導体およびナイトライド
系ＩＩＩ−Ｖ族化合物半導体を用いた次世代の青緑色の
発光素子の研究開発が活発に行われている。
揃えば、表示装置、フルカラープリンタ−など、多彩な
光装置の発展と性能向上がもたらされる。そのような背
景の下でＩＩ−ＶＩ族化合物半導体およびナイトライド
系ＩＩＩ−Ｖ族化合物半導体を用いた次世代の青緑色の
発光素子の研究開発が活発に行われている。
【０００４】その一例としては、ジヤパニーズ・ジヤ−
ナル・オブ・アプライド・フィジックス誌の３３巻の９
３８ペ−ジに「ＧａＡｓバッファ層を伴うＺｎＣｄＳｅ
／ＺｎＳＳｅ／ＺｎＭｇＳＳｅ ＳＣＨレーザダイオー
ド」と題したＩＩ−ＶＩ族半導体レ−ザダイオード（Ｌ
Ｄ）の室温レ−ザ発振の報告がある。このＬＤの発振波
長は５０９ｎｍである。図９にＬＤの層構造を示す。こ
れはクラッド層にＭｇを含んだワイドギヤッブ材料を用
いることで電子とホールの活性層への閉じ込め効率を増
加させ、ＩＩ−ＶＩ族半導体ＬＤの特性を向上させた例
である。
ナル・オブ・アプライド・フィジックス誌の３３巻の９
３８ペ−ジに「ＧａＡｓバッファ層を伴うＺｎＣｄＳｅ
／ＺｎＳＳｅ／ＺｎＭｇＳＳｅ ＳＣＨレーザダイオー
ド」と題したＩＩ−ＶＩ族半導体レ−ザダイオード（Ｌ
Ｄ）の室温レ−ザ発振の報告がある。このＬＤの発振波
長は５０９ｎｍである。図９にＬＤの層構造を示す。こ
れはクラッド層にＭｇを含んだワイドギヤッブ材料を用
いることで電子とホールの活性層への閉じ込め効率を増
加させ、ＩＩ−ＶＩ族半導体ＬＤの特性を向上させた例
である。
【０００５】しかしながら従来のＩＩ−ＶＩ族半導体Ｌ
Ｄにはいくつかの問題がある。その中でオーミックコン
タクトの問題は重要である。通常のＩＩＩ−Ｖ族化合物
半導体においては、金属合金の電極材料や高熱処理によ
るアロイ化、半導体コンタクト層の高濃度ドーピング等
のオーミックな接触を実現するための手法がほぼ確立し
ている。しかしながら、ＩＩ−ＶＩ族化合物半導体は、
３００℃以上の高熱に弱い、高濃度ドーピングが難し
い、バンドギヤップが大きい、等の性質があるため、現
状のＩＩ−ＶＩ族半導体を用いた緑青色発光素子では、
ｐ電極のオーミックな接触を実現するのが容易ではな
い。オーミックな接触が取れないと、金属／半導体界面
のショットキーバリアにより、接触した素子に電流が流
れなかったり、素子の駆動電圧の増大による素子劣化が
生じてしまう。
Ｄにはいくつかの問題がある。その中でオーミックコン
タクトの問題は重要である。通常のＩＩＩ−Ｖ族化合物
半導体においては、金属合金の電極材料や高熱処理によ
るアロイ化、半導体コンタクト層の高濃度ドーピング等
のオーミックな接触を実現するための手法がほぼ確立し
ている。しかしながら、ＩＩ−ＶＩ族化合物半導体は、
３００℃以上の高熱に弱い、高濃度ドーピングが難し
い、バンドギヤップが大きい、等の性質があるため、現
状のＩＩ−ＶＩ族半導体を用いた緑青色発光素子では、
ｐ電極のオーミックな接触を実現するのが容易ではな
い。オーミックな接触が取れないと、金属／半導体界面
のショットキーバリアにより、接触した素子に電流が流
れなかったり、素子の駆動電圧の増大による素子劣化が
生じてしまう。
【０００６】この従来例のＬＤでは、それらの問題を解
決するために、ＬＤのコンタクト層として、ＺｎＴｅ層
とＺｎＳｅ／ＺｎＴｅ超格子層が用いられている。Ｚｎ
Ｔｅ層は高濃度のｐドーピングが可能な材料であるた
め、ｐ型ＺｎＴｅ層をコンタクト層に用いることでオー
ミックな接触が実現できる。またＺｎＳｅ／ＺｎＴｅ超
格子層はＺｎＴｅ層とＺｎＳｅ層間の大きな価電子帯の
エネルギ不連続（約０．８ｅＶ）を解消する効果があ
る。それらの結果、動作電圧は５Ｖ程度に低減され、Ｍ
ｇを含むワイドギャップ材料の開発と相伴って青色ＬＤ
の室温発振が実現された。
決するために、ＬＤのコンタクト層として、ＺｎＴｅ層
とＺｎＳｅ／ＺｎＴｅ超格子層が用いられている。Ｚｎ
Ｔｅ層は高濃度のｐドーピングが可能な材料であるた
め、ｐ型ＺｎＴｅ層をコンタクト層に用いることでオー
ミックな接触が実現できる。またＺｎＳｅ／ＺｎＴｅ超
格子層はＺｎＴｅ層とＺｎＳｅ層間の大きな価電子帯の
エネルギ不連続（約０．８ｅＶ）を解消する効果があ
る。それらの結果、動作電圧は５Ｖ程度に低減され、Ｍ
ｇを含むワイドギャップ材料の開発と相伴って青色ＬＤ
の室温発振が実現された。
【０００７】しかしながら、コンタクト層であるＺｎＴ
ｅ層とＧａＡｓ基板との格子定数差は、ＧａＡｓ基板の
格子定数の約８％もあり、基本的にはＺｎＴｅはＧａＡ
ｓ基板に格子整合した成長が困難であるため、ＺｎＴｅ
結晶の品質には問題がある。またＺｎＳｅ／ＺｎＴｅ超
格子層には少なくとも１ｅＶ以上の電圧降下があるの
で、ＬＤの室温連続発振動作中にＺｎＳｅ／ＺｎＴｅ超
格子層が劣化し動作電圧が増加し、それによってさらに
劣化が加速されるという問題がある。またＺｎＴｅコン
タクト層にｐ側電極を形成するには、ウエハに電極材料
を蒸着し加熱合金化させる必要があるが、このような電
極形成プロセスは、高温によるＶＩ族元素の昇華や転位
の増殖によって超格子層の劣化を生じさせるといった問
題がある。
ｅ層とＧａＡｓ基板との格子定数差は、ＧａＡｓ基板の
格子定数の約８％もあり、基本的にはＺｎＴｅはＧａＡ
ｓ基板に格子整合した成長が困難であるため、ＺｎＴｅ
結晶の品質には問題がある。またＺｎＳｅ／ＺｎＴｅ超
格子層には少なくとも１ｅＶ以上の電圧降下があるの
で、ＬＤの室温連続発振動作中にＺｎＳｅ／ＺｎＴｅ超
格子層が劣化し動作電圧が増加し、それによってさらに
劣化が加速されるという問題がある。またＺｎＴｅコン
タクト層にｐ側電極を形成するには、ウエハに電極材料
を蒸着し加熱合金化させる必要があるが、このような電
極形成プロセスは、高温によるＶＩ族元素の昇華や転位
の増殖によって超格子層の劣化を生じさせるといった問
題がある。
【０００８】ＬＤの低電圧動作を実現するためには、金
属電極の接触低抗を低減させる事に加えて、ＧａＡｓ基
板とＩＩ−ＶＩ族半導体層の価電子帯間にある大きなバ
ンド不連続を緩和する必要がある。この問題に対して
は、ＧａＩｎＰやＡｌＩｎＰ等のバンド障壁緩衝層を挿
入する提案がある。しかしＺｎＳｅ上にＩＩＩ−Ｖ族半
導体を成長するのは、両者の成長温度の違いにより困難
である。例えば、１９９５年秋季第５６回応用物理学会
学術講演会講演予稿集第１巻の２７２ページに「ＺｎＳ
ｅ／ＧａＡｓを用いた障壁緩和層のｐ形ＩｎＡｌＰのガ
スソ−スＭＢＥ成長」と題した報告がある。
属電極の接触低抗を低減させる事に加えて、ＧａＡｓ基
板とＩＩ−ＶＩ族半導体層の価電子帯間にある大きなバ
ンド不連続を緩和する必要がある。この問題に対して
は、ＧａＩｎＰやＡｌＩｎＰ等のバンド障壁緩衝層を挿
入する提案がある。しかしＺｎＳｅ上にＩＩＩ−Ｖ族半
導体を成長するのは、両者の成長温度の違いにより困難
である。例えば、１９９５年秋季第５６回応用物理学会
学術講演会講演予稿集第１巻の２７２ページに「ＺｎＳ
ｅ／ＧａＡｓを用いた障壁緩和層のｐ形ＩｎＡｌＰのガ
スソ−スＭＢＥ成長」と題した報告がある。
【０００９】その報告ではＺｎＳｅ層とＩｎＡｌＰ層間
にＧａＡｓ層を挿入して、ＩｎＡｌＰのファセツト成長
を防止する事が試みられている。ＺｎＳｅ上に成長した
Ｂｅドープのｐ型ＩｎＡｌＰのキャリア濃度は、若干改
善されてはいるが、依然として１０14ｃｍ-3台であり、
ＬＤのコンタクト層に使用できる水準には全く及んでい
ない。
にＧａＡｓ層を挿入して、ＩｎＡｌＰのファセツト成長
を防止する事が試みられている。ＺｎＳｅ上に成長した
Ｂｅドープのｐ型ＩｎＡｌＰのキャリア濃度は、若干改
善されてはいるが、依然として１０14ｃｍ-3台であり、
ＬＤのコンタクト層に使用できる水準には全く及んでい
ない。
【００１０】即ち、ＩＩ−ＶＩ族半導体層を発光層と
し、この層をＩＩＩ−Ｖ族半導体層で挟んだ構造の半導
体発光素子は、従来全く知られていなかった。
し、この層をＩＩＩ−Ｖ族半導体層で挟んだ構造の半導
体発光素子は、従来全く知られていなかった。
【００１１】一方、ナイトライド系ＩＩＩ−Ｖ族化合物
半導体を用いた発光素子については、ジヤパン・ジヤー
ナル・オブ・アプライド・フィジックス誌の３５巻のＬ
７４ペ−ジに「ＩｎＧａＮをベースにした多重量子井戸
構造レーザダイオード」と題した論文に、発振波長４１
７ｎｍのＬＤの室温パルス発振が報告されているが、１
００ｍＷの光出力を出すときのＬＤ動作電圧が４０Ｖ
（電流２Ａ時）と高く、実用上問題がある。この原因
は、ＧａＮに直接電極を形成しているためである。これ
を解決する方法として、ナイトライド系ＩＩＩ−Ｖ族化
合物半導体層上に、よりバンドギャップの小さいＧａＡ
ｓ等のＩＩＩ−Ｖ族化合物半導体層を成長することが考
えられるが、ＧａＡｓとＧａＮとの格子不整合のために
困難であり、たとえ得られたとしても、格子不整合に起
因する欠陥により素子の信頼性が十分ではない。即ち、
ナイトライド系ＩＩＩ−Ｖ族化合物半導体層を発光層と
し、この層をナイトライド系ではないＩＩＩ−Ｖ族化合
物半導体層で挟んだ構造の半導体発光素子は、従来全く
知られていなかった。
半導体を用いた発光素子については、ジヤパン・ジヤー
ナル・オブ・アプライド・フィジックス誌の３５巻のＬ
７４ペ−ジに「ＩｎＧａＮをベースにした多重量子井戸
構造レーザダイオード」と題した論文に、発振波長４１
７ｎｍのＬＤの室温パルス発振が報告されているが、１
００ｍＷの光出力を出すときのＬＤ動作電圧が４０Ｖ
（電流２Ａ時）と高く、実用上問題がある。この原因
は、ＧａＮに直接電極を形成しているためである。これ
を解決する方法として、ナイトライド系ＩＩＩ−Ｖ族化
合物半導体層上に、よりバンドギャップの小さいＧａＡ
ｓ等のＩＩＩ−Ｖ族化合物半導体層を成長することが考
えられるが、ＧａＡｓとＧａＮとの格子不整合のために
困難であり、たとえ得られたとしても、格子不整合に起
因する欠陥により素子の信頼性が十分ではない。即ち、
ナイトライド系ＩＩＩ−Ｖ族化合物半導体層を発光層と
し、この層をナイトライド系ではないＩＩＩ−Ｖ族化合
物半導体層で挟んだ構造の半導体発光素子は、従来全く
知られていなかった。
【００１２】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決し、発光層にワイドバンドギャップの半導体を
用いても、高信頼かつ低電圧動作の新規なＩＩ−ＶＩ族
化合物半導体発光素子あるいはナイトライド系ＩＩＩ−
Ｖ族化合物半導体発光素子およびその製造方法を提供す
ることを目的とする。
点を解決し、発光層にワイドバンドギャップの半導体を
用いても、高信頼かつ低電圧動作の新規なＩＩ−ＶＩ族
化合物半導体発光素子あるいはナイトライド系ＩＩＩ−
Ｖ族化合物半導体発光素子およびその製造方法を提供す
ることを目的とする。
【００１３】
【課題を解決するための手段】本発明は、発光層を含む
１層以上の層からなる第１の半導体層が、それぞれ１層
以上の層からなる第２の半導体層および第３の半導体層
に挟まれて構成される半導体発光素子であって、前記第
１の半導体層の母体を構成する元素が属する周期律表の
族と、前記第２および第３の半導体層の母体を構成する
元素が属する周期律表の族とが異なっていることを特徴
とする半導体発光素子に関する。
１層以上の層からなる第１の半導体層が、それぞれ１層
以上の層からなる第２の半導体層および第３の半導体層
に挟まれて構成される半導体発光素子であって、前記第
１の半導体層の母体を構成する元素が属する周期律表の
族と、前記第２および第３の半導体層の母体を構成する
元素が属する周期律表の族とが異なっていることを特徴
とする半導体発光素子に関する。
【００１４】この構成の半導体発光素子は、後述する製
造方法によって初めて得られた新規な構成の半導体発光
素子であり、母体を構成する元素の族を超えた自由な設
計を可能とするものである。ここで、第１〜第３の半導
体層の母体を構成する元素は、必要とされる特性に合わ
せて適宜選択することができる。
造方法によって初めて得られた新規な構成の半導体発光
素子であり、母体を構成する元素の族を超えた自由な設
計を可能とするものである。ここで、第１〜第３の半導
体層の母体を構成する元素は、必要とされる特性に合わ
せて適宜選択することができる。
【００１５】この半導体発光素子においては、前記第１
の半導体層がＩＩ−ＶＩ族化合物半導体層であり、前記
第２の半導体層および第３の半導体層がＩＩＩ−Ｖ族化
合物半導体層であることが特に好ましい。ＩＩ−ＶＩ族
化合物半導体は、バンドギャップが広く、電極材料との
オーミックなコンタクトをとることが極めて困難であっ
たが、このような構成にすることで、電極とのオーミッ
クコンタクトをとることができる。
の半導体層がＩＩ−ＶＩ族化合物半導体層であり、前記
第２の半導体層および第３の半導体層がＩＩＩ−Ｖ族化
合物半導体層であることが特に好ましい。ＩＩ−ＶＩ族
化合物半導体は、バンドギャップが広く、電極材料との
オーミックなコンタクトをとることが極めて困難であっ
たが、このような構成にすることで、電極とのオーミッ
クコンタクトをとることができる。
【００１６】また、前記第２の半導体層および第３の半
導体層の、第１の半導体層と隣接する部分は、２から５
分子層厚のＩＩＩ−Ｖ族砒素化合物半導体層で構成する
ことが好ましい。即ち、ＩＩＩ−Ｖ族砒素化合物半導体
層は、成長中断時に層表面からのＶ族元素抜けがＩＩＩ
−Ｖ族燐化合物半導体に比べて生じにくいので、エピタ
キシャル成長層表面を鏡面に保つ効果がある。そこで、
２から５分子層厚のＩＩＩ−Ｖ族砒素化合物半導体層を
設けると、ＩＩＩ−Ｖ族化合物半導体層上にＩＩ−ＶＩ
族化合物半導体層をエピタキシャル成長させるのが容易
になる。この層を以下、界面安定化層という。
導体層の、第１の半導体層と隣接する部分は、２から５
分子層厚のＩＩＩ−Ｖ族砒素化合物半導体層で構成する
ことが好ましい。即ち、ＩＩＩ−Ｖ族砒素化合物半導体
層は、成長中断時に層表面からのＶ族元素抜けがＩＩＩ
−Ｖ族燐化合物半導体に比べて生じにくいので、エピタ
キシャル成長層表面を鏡面に保つ効果がある。そこで、
２から５分子層厚のＩＩＩ−Ｖ族砒素化合物半導体層を
設けると、ＩＩＩ−Ｖ族化合物半導体層上にＩＩ−ＶＩ
族化合物半導体層をエピタキシャル成長させるのが容易
になる。この層を以下、界面安定化層という。
【００１７】また、本発明は、発光層を含む１層以上の
層からなる第１の半導体層が、それぞれ１層以上の層か
らなる第２の半導体層および第３の半導体層に挟まれて
構成される半導体発光素子であって、第１の半導体層が
１層以上のＩＩＩ−Ｖ族窒素化合物半導体層からなり、
第２の半導体層および第３の半導体層が窒素組成が１％
以下の１層以上のＩＩＩ−Ｖ族化合物半導体層を有する
１つ以上の層からなることを特徴とする半導体発光素子
に関する。この構成によれば、電極とのコンタクトを、
よりバンドギャップの小さいＧａＡｓ等のＩＩＩ−Ｖ族
化合物半導体層でとることができる。この構成の半導体
発光素子も、後述する製造方法により、従来困難であっ
たナイトライド系ＩＩＩ−Ｖ族化合物半導体層とＧａＡ
ｓ等のＩＩＩ−Ｖ族化合物半導体層の積層が可能となっ
たものである。
層からなる第１の半導体層が、それぞれ１層以上の層か
らなる第２の半導体層および第３の半導体層に挟まれて
構成される半導体発光素子であって、第１の半導体層が
１層以上のＩＩＩ−Ｖ族窒素化合物半導体層からなり、
第２の半導体層および第３の半導体層が窒素組成が１％
以下の１層以上のＩＩＩ−Ｖ族化合物半導体層を有する
１つ以上の層からなることを特徴とする半導体発光素子
に関する。この構成によれば、電極とのコンタクトを、
よりバンドギャップの小さいＧａＡｓ等のＩＩＩ−Ｖ族
化合物半導体層でとることができる。この構成の半導体
発光素子も、後述する製造方法により、従来困難であっ
たナイトライド系ＩＩＩ−Ｖ族化合物半導体層とＧａＡ
ｓ等のＩＩＩ−Ｖ族化合物半導体層の積層が可能となっ
たものである。
【００１８】この発光素子においては、第２の半導体層
および第３の半導体層の、第１の半導体層と隣接する部
分を、安定化層として２から５分子層厚のＩＩＩ−Ｖ族
燐化合物半導体層で構成することが好ましい。
および第３の半導体層の、第１の半導体層と隣接する部
分を、安定化層として２から５分子層厚のＩＩＩ−Ｖ族
燐化合物半導体層で構成することが好ましい。
【００１９】さらに、前記のいずれの半導体発光素子に
おいても、第２の半導体層および／または第３の半導体
層が、バンド障壁緩和層を有する事が好ましい。バンド
障壁緩和層は、連続して積層された半導体多層からな
り、各層のバンドギャップは、第１の半導体層から離れ
るに従い小さくなり、多層の中で第１の層に隣接する層
は、第１の半導体層の最外層（第２および／または第３
の半導体層に隣接する部分）のバンドギャップより小さ
くなるように構成されている。
おいても、第２の半導体層および／または第３の半導体
層が、バンド障壁緩和層を有する事が好ましい。バンド
障壁緩和層は、連続して積層された半導体多層からな
り、各層のバンドギャップは、第１の半導体層から離れ
るに従い小さくなり、多層の中で第１の層に隣接する層
は、第１の半導体層の最外層（第２および／または第３
の半導体層に隣接する部分）のバンドギャップより小さ
くなるように構成されている。
【００２０】本発明では、前記第２の半導体層と第３の
半導体層の導電型は、通常互いに異なっている。
半導体層の導電型は、通常互いに異なっている。
【００２１】本発明では、前記第２の半導体層および第
３の半導体層は、それぞれ第１の基板上および第２の基
板上に積層された１層以上の層からなり、第１の基板、
第２の半導体層、第１の半導体層、第３の半導体層、第
２の基板の順（逆でも同じ）で層構成されていてもよ
い。この基板は、半導体基板で、第２の半導体層または
第３の半導体層がエピタキシャル成長するのに適したも
ので、かつ界面にエネルギー障壁を生じないものが選ば
れる。基板の厚さは、放熱を良くするために少なくとも
一方はできるだけ薄い方が好ましいが、実用的な観点か
ら一方の基板は１０〜１００μｍであることが好まし
い。このような構成の半導体発光素子は、製造工程にお
いてエピタキシャル層の形成と同時に、基板の裏面に金
属電極を形成できるという利点を有する。
３の半導体層は、それぞれ第１の基板上および第２の基
板上に積層された１層以上の層からなり、第１の基板、
第２の半導体層、第１の半導体層、第３の半導体層、第
２の基板の順（逆でも同じ）で層構成されていてもよ
い。この基板は、半導体基板で、第２の半導体層または
第３の半導体層がエピタキシャル成長するのに適したも
ので、かつ界面にエネルギー障壁を生じないものが選ば
れる。基板の厚さは、放熱を良くするために少なくとも
一方はできるだけ薄い方が好ましいが、実用的な観点か
ら一方の基板は１０〜１００μｍであることが好まし
い。このような構成の半導体発光素子は、製造工程にお
いてエピタキシャル層の形成と同時に、基板の裏面に金
属電極を形成できるという利点を有する。
【００２２】さらに本発明は、第１の基板上に、前記第
２の半導体層を積層し、この上に前記第１の半導体層の
一部であって少なくとも発光層を含む層を積層する第１
の積層工程と、第２の基板上に前記第３の半導体層を積
層し、この上に第１の積層工程で積層されなかった前記
第１の半導体層の残りの層を積層する第２の積層工程
と、前記積層工程により各層が形成された第１の基板と
第２の基板とを、第１の半導体層同士が向かい合うよう
に直接重ね合わせて貼り合わせる工程とを有する半導体
発光素子の製造方法に関する。
２の半導体層を積層し、この上に前記第１の半導体層の
一部であって少なくとも発光層を含む層を積層する第１
の積層工程と、第２の基板上に前記第３の半導体層を積
層し、この上に第１の積層工程で積層されなかった前記
第１の半導体層の残りの層を積層する第２の積層工程
と、前記積層工程により各層が形成された第１の基板と
第２の基板とを、第１の半導体層同士が向かい合うよう
に直接重ね合わせて貼り合わせる工程とを有する半導体
発光素子の製造方法に関する。
【００２３】本発明では、第１または第２の基板の少な
くとも一方の基板を、それらの基板上に成長する半導体
エピタキシヤル成長層の成長温度より低い融点を有する
金属を用い、その成長温度より高い融点を有する支持体
に融着し、成長装置内で所定の成長温度で基板上に半導
体層をエピタキシャル成長させると同時に金属と半導体
基板の界面の接触抵抗を下げて金属電極を形成すること
もできる。
くとも一方の基板を、それらの基板上に成長する半導体
エピタキシヤル成長層の成長温度より低い融点を有する
金属を用い、その成長温度より高い融点を有する支持体
に融着し、成長装置内で所定の成長温度で基板上に半導
体層をエピタキシャル成長させると同時に金属と半導体
基板の界面の接触抵抗を下げて金属電極を形成すること
もできる。
【００２４】この場合、低い融点を有する金属で融着す
る代わりに、第１または第２の基板の少なくとも一方の
基板の前記の各層を形成する面とは反対側面（裏面）
に、少なくとも１種類の金属電極材料を予め蒸着して金
属電極を形成してもよい。
る代わりに、第１または第２の基板の少なくとも一方の
基板の前記の各層を形成する面とは反対側面（裏面）
に、少なくとも１種類の金属電極材料を予め蒸着して金
属電極を形成してもよい。
【００２５】
【発明の実施の形態】本発明のＧａＡｓ基板上のＩＩ−
ＶＩ族半導体発光素子は、例えば図１に示すように、ｐ
電極側とｐ−ＺｎＳｅ層２７の間に、ｐ+−ＧａＡｓコ
ンタクト層３２、ｐ型バンド障壁緩和層３５、ｐ−Ｇａ
Ａｓ界面安定化層２８なるＩＩＩ−１Ｖ族半導体層を有
している。これらのＩＩＩ−Ｖ族半導体層の作用を図８
を用いて説明する。図８の（ａ）、（ｂ）、（ｃ）はそ
れぞれ、Ａｕ電極とｐ−ＺｎＳｅコンタクト層の接触界
面、ｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層のへテロ界面、本
発明の半導体ＬＤに用いられるバンド障壁緩和層とｐ−
ＺｎＳｅ層のへテロ界面、の０バイアス時のバンド模式
図である。
ＶＩ族半導体発光素子は、例えば図１に示すように、ｐ
電極側とｐ−ＺｎＳｅ層２７の間に、ｐ+−ＧａＡｓコ
ンタクト層３２、ｐ型バンド障壁緩和層３５、ｐ−Ｇａ
Ａｓ界面安定化層２８なるＩＩＩ−１Ｖ族半導体層を有
している。これらのＩＩＩ−Ｖ族半導体層の作用を図８
を用いて説明する。図８の（ａ）、（ｂ）、（ｃ）はそ
れぞれ、Ａｕ電極とｐ−ＺｎＳｅコンタクト層の接触界
面、ｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層のへテロ界面、本
発明の半導体ＬＤに用いられるバンド障壁緩和層とｐ−
ＺｎＳｅ層のへテロ界面、の０バイアス時のバンド模式
図である。
【００２６】（ａ）で示される様に、Ａｕ電極とｐ−Ｚ
ｎＳｅコンタクト層のへテロ界面には１．６ｅＶの価電
子帯のバンド障壁が存在する。
ｎＳｅコンタクト層のへテロ界面には１．６ｅＶの価電
子帯のバンド障壁が存在する。
【００２７】また（ｂ）で示される様に、ｐ−ＧａＡｓ
層とｐ−ＺｎＳｅ層のへテロ界面にも、１．４ｅＶの価
電子帯のバンド障壁が存在する。ところが（ｃ）で示さ
れるように、ｐ−ＡｌＩｎＰ層とｐ−ＺｎＳｅ層のへテ
ロ界面の価電子帯のバンド障壁はわずか０．４３ｅＶで
ある。ｐ型コンタクト層とＬＤ素子との価電子帯のポテ
ンシヤル障壁が小さくなれば、ホ−ルの注入が容易にな
る。従ってｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層の間にｐ−
ＡｌＩｎＰ層を挿入する事によって、ＺｎＳｅ系の半導
体ＬＤの動作電圧を低減させる事ができる。即ち、ｐ−
ＡｌＩｎＰ層はバンド障壁緩和層として機能する。
層とｐ−ＺｎＳｅ層のへテロ界面にも、１．４ｅＶの価
電子帯のバンド障壁が存在する。ところが（ｃ）で示さ
れるように、ｐ−ＡｌＩｎＰ層とｐ−ＺｎＳｅ層のへテ
ロ界面の価電子帯のバンド障壁はわずか０．４３ｅＶで
ある。ｐ型コンタクト層とＬＤ素子との価電子帯のポテ
ンシヤル障壁が小さくなれば、ホ−ルの注入が容易にな
る。従ってｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層の間にｐ−
ＡｌＩｎＰ層を挿入する事によって、ＺｎＳｅ系の半導
体ＬＤの動作電圧を低減させる事ができる。即ち、ｐ−
ＡｌＩｎＰ層はバンド障壁緩和層として機能する。
【００２８】さらにＡｌＩｎＰよりバンドギャップの小
さい半導体であるＧａＩｎＰやＧａＡｓやＩｎＧａＡｓ
をさらに組み合わせることで、（ｃ）に示される様に、
バンド障壁を徐々に緩和させることができる。またバン
ドギャップの小さい半導体層は高ｐド−ピングが可能に
なるので、金属電極とのオーミックな接触が取りやすく
なる効果がある。
さい半導体であるＧａＩｎＰやＧａＡｓやＩｎＧａＡｓ
をさらに組み合わせることで、（ｃ）に示される様に、
バンド障壁を徐々に緩和させることができる。またバン
ドギャップの小さい半導体層は高ｐド−ピングが可能に
なるので、金属電極とのオーミックな接触が取りやすく
なる効果がある。
【００２９】通常ＺｎＳｅ上に、このようなＡｌＧａＩ
ｎＰ系のバンド障壁緩和層を成長させる事は、これらの
結晶の成長温度の違いから困難である。ところが本発明
の製造方法では、バンド障壁緩和層をＺｎＳｅ上ではな
く、ＧａＡｓ基板上に成長して形成するため、高品質の
ものが容易に得られる。しかもこれらのバンド障壁緩和
層は、ＧａＡｓ基板に格子整合しているので歪に起因す
る転位がなく高品質で高ｐ濃度ド−ピングが可能であ
る。
ｎＰ系のバンド障壁緩和層を成長させる事は、これらの
結晶の成長温度の違いから困難である。ところが本発明
の製造方法では、バンド障壁緩和層をＺｎＳｅ上ではな
く、ＧａＡｓ基板上に成長して形成するため、高品質の
ものが容易に得られる。しかもこれらのバンド障壁緩和
層は、ＧａＡｓ基板に格子整合しているので歪に起因す
る転位がなく高品質で高ｐ濃度ド−ピングが可能であ
る。
【００３０】即ち本発明では、従来のＬＤに見られるよ
うな強歪コンタクト層の転位増殖による劣化がなく、本
発明のＩＩ−ＶＩ族半導体発光素子は信頼性が高い。
うな強歪コンタクト層の転位増殖による劣化がなく、本
発明のＩＩ−ＶＩ族半導体発光素子は信頼性が高い。
【００３１】図１の半導体ＬＤウエハの製造過程におい
て、ｐ−ＧａＡｓ基板をエッチングで除去して、ｐ+−
ＧａＡｓコンタクト層にｐ電極を形成するために４００
℃程度にウエ八を加熱しても、ウエハがｐ−ＺｎＳｅ層
をＡｌＧａＩｎＰ系のバンド障壁緩和層でキヤップした
構造を有しているので、ＺｎＳｅ層からのＳｅ抜けを防
止する事ができる。従って、本発明の半導体発光素子の
製造方法によって、電極形成プロセス時のＬＤの熱劣化
を避けることができる。
て、ｐ−ＧａＡｓ基板をエッチングで除去して、ｐ+−
ＧａＡｓコンタクト層にｐ電極を形成するために４００
℃程度にウエ八を加熱しても、ウエハがｐ−ＺｎＳｅ層
をＡｌＧａＩｎＰ系のバンド障壁緩和層でキヤップした
構造を有しているので、ＺｎＳｅ層からのＳｅ抜けを防
止する事ができる。従って、本発明の半導体発光素子の
製造方法によって、電極形成プロセス時のＬＤの熱劣化
を避けることができる。
【００３２】本発明の図２に示すＩＩ−ＶＩ族半導体発
光素子の製造方法では、成長前にｐ基板とｎ基板の裏面
にＩｎ等の低融点金属あるいは他の金属電極材料を融着
あるいは蒸着させ、それらの基板上に各半導体層をそれ
ぞれ成長している間に金属と半導体基板界面が合金化さ
れて金属電極が形成される。次いで、ｐ基板上に成長し
た半導体層とｎ基板上に成長した半導体発光層を含む半
導体層を直接接合し、接合後のｐ基板およびｎ基板をエ
ッチング等で除去せずにそのまま残すことで形成される
ため、ＬＤ素子ウエハ成長後の電極プロセスが不必要に
なり、電極プロセスによるウエハの熱劣化や転位の増殖
を避ける事ができる。
光素子の製造方法では、成長前にｐ基板とｎ基板の裏面
にＩｎ等の低融点金属あるいは他の金属電極材料を融着
あるいは蒸着させ、それらの基板上に各半導体層をそれ
ぞれ成長している間に金属と半導体基板界面が合金化さ
れて金属電極が形成される。次いで、ｐ基板上に成長し
た半導体層とｎ基板上に成長した半導体発光層を含む半
導体層を直接接合し、接合後のｐ基板およびｎ基板をエ
ッチング等で除去せずにそのまま残すことで形成される
ため、ＬＤ素子ウエハ成長後の電極プロセスが不必要に
なり、電極プロセスによるウエハの熱劣化や転位の増殖
を避ける事ができる。
【００３３】また本発明の半導体発光素子の製造方法
は、接合する２つのウエハの表面の半導体層を同一組
成、即ち同種類かつ同導電型の半導体層とし、それらの
接合面を直接貼り合わせて製造すると、歪のない接合面
が容易に形成できる。また接合面と発光層との距離を十
分取ることができるので発光層への接合による影響を十
分小さくできる。
は、接合する２つのウエハの表面の半導体層を同一組
成、即ち同種類かつ同導電型の半導体層とし、それらの
接合面を直接貼り合わせて製造すると、歪のない接合面
が容易に形成できる。また接合面と発光層との距離を十
分取ることができるので発光層への接合による影響を十
分小さくできる。
【００３４】また本発明の半導体発光素子の製造方法で
は、接合後に成長温度以上の高温、加圧状態で熱アニー
ルする必要がないので、加圧による劣化やエピウエハに
含まれる格子不整合層の熱による劣化さらにはｐクラッ
ド層のド−ピング濃度の低下が生じない。その結果、本
発明の化合物半導体の接合方法による接合層は、エピタ
キシャル層と同等の品質を保つことができる。
は、接合後に成長温度以上の高温、加圧状態で熱アニー
ルする必要がないので、加圧による劣化やエピウエハに
含まれる格子不整合層の熱による劣化さらにはｐクラッ
ド層のド−ピング濃度の低下が生じない。その結果、本
発明の化合物半導体の接合方法による接合層は、エピタ
キシャル層と同等の品質を保つことができる。
【００３５】同様の事が本発明のＩＩＩ−Ｖ族窒素化合
物半導体ＬＤについても成り立つ。
物半導体ＬＤについても成り立つ。
【００３６】
【実施例】以下に実施例を挙げてさらに本発明を詳細に
説明する。
説明する。
【００３７】［実施例１］図１はこの実施例の断面構造
図である。この実施例のＬＤは、ｎ電極１０、厚さ１０
０μｍのｎ−ＧａＡｓ基板１１、層厚３００ｎｍのｎ−
ＧａＡｓバッファ層１２、ｎ型バンド障壁緩和層３４、
２分子層厚のｎ−ＧａＡｓ界面安定化層１６、層厚３０
ｎｍのｎ−ＺｎＳｅ層１７、層厚１５０ｎｍのｎ−Ｚｎ
ＳＳｅ層１８、層厚１μｍのｎ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14
Ｓｅ0.86クラッド層１９、層厚１００ｎｍのｎ−ＺｎＳ
Ｓｅ光閉じ込め層２０、層厚７ｎｍのＺｎ0.8Ｃｄ0.2Ｓ
ｅウエル層２１、層厚１０ｎｍのＺｎＳＳｅバリア層２
２、層厚７ｎｍのＺｎ0.8Ｃｄ0.2Ｓｅウエル層２３、層
厚１００ｎｍのｐ−ＺｎＳＳｅ光閉じ込め層２４、層厚
０．８μｍのｐ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14Ｓｅ0.86クラッ
ド層２５、層厚３００ｎｍのｐ−ＺｎＳＳｅ層２６、層
厚４０ｎｍのｐ−ＺｎＳｅ層２７、２分子層厚のｐ−Ｇ
ａＡｓ界面安定化層２８、Ｐ型バンド障壁緩和層３５、
ｐ+−ＧａＡｓコンタクト層３２、ｐ電極３３からな
る。ｎ型バンド障壁緩和層３４は、層厚５０ｎｍのｎ−
ＧａＩｎＰ層１３、層厚５０ｎｍのｎ−（Ａｌ0.5Ｇａ
0.5）0.5Ｉｎ0.5Ｐ層１４、層厚５０ｎｍのｎ−ＡｌＩ
ｎＰ層１５から成り、ｐ型バンド障壁緩和層３５は、層
厚５０ｎｍのｐ−ＡｌＩｎＰ層２９、層厚５０ｎｍのｐ
−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層３０、層厚５０ｎ
ｍのｐ−ＧａＩｎＰ層３１からなる。
図である。この実施例のＬＤは、ｎ電極１０、厚さ１０
０μｍのｎ−ＧａＡｓ基板１１、層厚３００ｎｍのｎ−
ＧａＡｓバッファ層１２、ｎ型バンド障壁緩和層３４、
２分子層厚のｎ−ＧａＡｓ界面安定化層１６、層厚３０
ｎｍのｎ−ＺｎＳｅ層１７、層厚１５０ｎｍのｎ−Ｚｎ
ＳＳｅ層１８、層厚１μｍのｎ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14
Ｓｅ0.86クラッド層１９、層厚１００ｎｍのｎ−ＺｎＳ
Ｓｅ光閉じ込め層２０、層厚７ｎｍのＺｎ0.8Ｃｄ0.2Ｓ
ｅウエル層２１、層厚１０ｎｍのＺｎＳＳｅバリア層２
２、層厚７ｎｍのＺｎ0.8Ｃｄ0.2Ｓｅウエル層２３、層
厚１００ｎｍのｐ−ＺｎＳＳｅ光閉じ込め層２４、層厚
０．８μｍのｐ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14Ｓｅ0.86クラッ
ド層２５、層厚３００ｎｍのｐ−ＺｎＳＳｅ層２６、層
厚４０ｎｍのｐ−ＺｎＳｅ層２７、２分子層厚のｐ−Ｇ
ａＡｓ界面安定化層２８、Ｐ型バンド障壁緩和層３５、
ｐ+−ＧａＡｓコンタクト層３２、ｐ電極３３からな
る。ｎ型バンド障壁緩和層３４は、層厚５０ｎｍのｎ−
ＧａＩｎＰ層１３、層厚５０ｎｍのｎ−（Ａｌ0.5Ｇａ
0.5）0.5Ｉｎ0.5Ｐ層１４、層厚５０ｎｍのｎ−ＡｌＩ
ｎＰ層１５から成り、ｐ型バンド障壁緩和層３５は、層
厚５０ｎｍのｐ−ＡｌＩｎＰ層２９、層厚５０ｎｍのｐ
−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層３０、層厚５０ｎ
ｍのｐ−ＧａＩｎＰ層３１からなる。
【００３８】実施例１のＬＤは、ＧａＡｓ基板上に発光
層としてＩＩ−ＶＩ族化合物半導体層を設けたＬＤ素子
である。即ち、このＬＤは、発光層を含む第１の半導体
層がＩＩ−ＶＩ族化合物半導体層、第２の半導体層およ
び第３の半導体層がＩＩＩ−Ｖ族化合物半導体層であ
り、第１の半導体層が第２の半導体層および第３の半導
体層で挟まれた構造である。また、第１の半導体層を挟
む２つの半導体層が導電型の異なるＩＩＩ−Ｖ族化合物
半導体層であり、さらにＩＩ−ＶＩ族化合物半導体層と
ＩＩＩ−Ｖ族化合物半導体層の境界に２分子層厚のＩＩ
Ｉ−Ｖ族砒素化合物半導体層であるｎ型およびｐ型のＧ
ａＡｓ界面安定化層を有している。また、ｎ型およびｐ
型のバンド障壁緩和層を有している。
層としてＩＩ−ＶＩ族化合物半導体層を設けたＬＤ素子
である。即ち、このＬＤは、発光層を含む第１の半導体
層がＩＩ−ＶＩ族化合物半導体層、第２の半導体層およ
び第３の半導体層がＩＩＩ−Ｖ族化合物半導体層であ
り、第１の半導体層が第２の半導体層および第３の半導
体層で挟まれた構造である。また、第１の半導体層を挟
む２つの半導体層が導電型の異なるＩＩＩ−Ｖ族化合物
半導体層であり、さらにＩＩ−ＶＩ族化合物半導体層と
ＩＩＩ−Ｖ族化合物半導体層の境界に２分子層厚のＩＩ
Ｉ−Ｖ族砒素化合物半導体層であるｎ型およびｐ型のＧ
ａＡｓ界面安定化層を有している。また、ｎ型およびｐ
型のバンド障壁緩和層を有している。
【００３９】この半導体発光素子の製造には、ＭＢＥ、
ＭＯＣＶＤ、ＭＯＭＢＥ及びガスソースＭＢＥ等の気相
成長法が用いられる。ＩＩＩ−Ｖ族半導体原料には、Ａ
ｌ、Ｇａ、Ｉｎ、ＡｓまたはＰ等の固体原料、Ａｌ、Ｇ
ａ、Ｉｎ、ＡｓまたはＰを含む有機金属原料、またはＡ
ｓもしくはＰを含む水素化合物を用いる。ＩＩ−ＶＩ族
半導体原料としては、Ｃｄ、Ｚｎ、Ｍｇ、Ｓ等の単体お
よびＣｄＳ、ＺｎＳ、ＺｎＣｌ2等の化合物を用る。水
素化合物原料あるいは有機金属原料を高温でクラッキン
グして原料元素を供給してもよい。
ＭＯＣＶＤ、ＭＯＭＢＥ及びガスソースＭＢＥ等の気相
成長法が用いられる。ＩＩＩ−Ｖ族半導体原料には、Ａ
ｌ、Ｇａ、Ｉｎ、ＡｓまたはＰ等の固体原料、Ａｌ、Ｇ
ａ、Ｉｎ、ＡｓまたはＰを含む有機金属原料、またはＡ
ｓもしくはＰを含む水素化合物を用いる。ＩＩ−ＶＩ族
半導体原料としては、Ｃｄ、Ｚｎ、Ｍｇ、Ｓ等の単体お
よびＣｄＳ、ＺｎＳ、ＺｎＣｌ2等の化合物を用る。水
素化合物原料あるいは有機金属原料を高温でクラッキン
グして原料元素を供給してもよい。
【００４０】ＩＩＩ−Ｖ族半導体層のｐドーパントには
Ｂｅ、Ｍｇ、Ｚｎ等を用い、ｎドーパントにはＳｉ、Ｓ
ｎ等を用いる。ＩＩ−ＶＩ族半導体層のｐドーパントに
は、ＥＣＲプラズマガンあるいは熱分解セルにより供給
される、励起窒素あるいは中性ラジカルの窒素プラズマ
等を用い、ｎドーパントにはＺｎＣｌ2のＣｌまたは金
属Ｇａ等を用いる。
Ｂｅ、Ｍｇ、Ｚｎ等を用い、ｎドーパントにはＳｉ、Ｓ
ｎ等を用いる。ＩＩ−ＶＩ族半導体層のｐドーパントに
は、ＥＣＲプラズマガンあるいは熱分解セルにより供給
される、励起窒素あるいは中性ラジカルの窒素プラズマ
等を用い、ｎドーパントにはＺｎＣｌ2のＣｌまたは金
属Ｇａ等を用いる。
【００４１】ｎ型のド−ピング濃度はすべての層で約８
×１０17ｃｍ-3、ｐ型のドーピング濃度については、ｐ
−ＭｇＺｎＳＳｅクラッド層２５は５×１０17ｃｍ-3、
ｐ−ＺｎＳＳｅ層２６、ｐ−ＺｎＳｅ層２７、ｐ−Ｇａ
Ａｓ界面安定化層２８は８×１０17ｃｍ-3、ｐ型バンド
障壁緩和層３５は１×１０18ｃｍ-3、ｐ+−ＧａＡｓコ
ンタクト層３２は１×１０19ｃｍ-3程度である。また発
光層であるＺｎ0.8Ｃｄ 0.2Ｓｅウエル層２１およびＺ
ｎＳＳｅバリア層２２層はアンドープ層である。但し、
ドーピング濃度および３元混晶と４元混晶の組成および
層厚は、本実施例に限定されず、ＬＤの利得が最大にな
るように調整できる。
×１０17ｃｍ-3、ｐ型のドーピング濃度については、ｐ
−ＭｇＺｎＳＳｅクラッド層２５は５×１０17ｃｍ-3、
ｐ−ＺｎＳＳｅ層２６、ｐ−ＺｎＳｅ層２７、ｐ−Ｇａ
Ａｓ界面安定化層２８は８×１０17ｃｍ-3、ｐ型バンド
障壁緩和層３５は１×１０18ｃｍ-3、ｐ+−ＧａＡｓコ
ンタクト層３２は１×１０19ｃｍ-3程度である。また発
光層であるＺｎ0.8Ｃｄ 0.2Ｓｅウエル層２１およびＺ
ｎＳＳｅバリア層２２層はアンドープ層である。但し、
ドーピング濃度および３元混晶と４元混晶の組成および
層厚は、本実施例に限定されず、ＬＤの利得が最大にな
るように調整できる。
【００４２】以下にこの実施例のＬＤの製造方法につい
て、図６を参照しながら説明する。先ずＩＩＩ−Ｖ族専
用のＭＢＥ成長室で、第１の基板ｎ−ＧａＡｓ基板１１
上に、Ａｓビ−ム照射下で基板温度を６３０℃にしてＧ
ａＡｓ基板の酸化膜を蒸発させた後ｎ−ＧａＡｓバッフ
ァ層１２を成長させる。ｎ−ＧａＡｓバッファ層１２を
成長しながら成長温度を５４０℃に降下させ、ＡｌＧａ
ＩｎＰ系のｎ型バンド障壁緩和層３４、ｎ−ＧａＡｓ界
面安定化層１６を成長させた後に基板温度を１５０℃に
下げる。ｎ−ＧａＡｓ界面安定化層１６はその上に成長
させるｎ−ＺｎＳｅの成長を容易にする効果がある。
て、図６を参照しながら説明する。先ずＩＩＩ−Ｖ族専
用のＭＢＥ成長室で、第１の基板ｎ−ＧａＡｓ基板１１
上に、Ａｓビ−ム照射下で基板温度を６３０℃にしてＧ
ａＡｓ基板の酸化膜を蒸発させた後ｎ−ＧａＡｓバッフ
ァ層１２を成長させる。ｎ−ＧａＡｓバッファ層１２を
成長しながら成長温度を５４０℃に降下させ、ＡｌＧａ
ＩｎＰ系のｎ型バンド障壁緩和層３４、ｎ−ＧａＡｓ界
面安定化層１６を成長させた後に基板温度を１５０℃に
下げる。ｎ−ＧａＡｓ界面安定化層１６はその上に成長
させるｎ−ＺｎＳｅの成長を容易にする効果がある。
【００４３】次にそのウエハをＩＩ−ＶＩ族専用のＭＢ
Ｅ成長室に高真空を維持したまま搬送し、成長温度３０
０℃付近で、ｎ−ＺｎＳｅ層１７、ｎ−ＺｎＳＳｅ層１
８、ｎ−ＭｇＺｎＳＳｅクラッド層１９、ＺｎＳＳｅ光
閉じ込め層２０、ＺｎＣｄＳｅ／ＺｎＳＳｅ量子井戸活
性層３６、ＺｎＳＳｅ光閉じ込め層２４、ｐ−ＭｇＺｎ
ＳＳｅクラッド層２５、ｐ−ＺｎＳＳｅ層２６、層厚２
０ｎｍのｐ−ＺｎＳｅ層２７、を順次ＭＢＥ成長させ、
第１の基板上に各層を形成する。
Ｅ成長室に高真空を維持したまま搬送し、成長温度３０
０℃付近で、ｎ−ＺｎＳｅ層１７、ｎ−ＺｎＳＳｅ層１
８、ｎ−ＭｇＺｎＳＳｅクラッド層１９、ＺｎＳＳｅ光
閉じ込め層２０、ＺｎＣｄＳｅ／ＺｎＳＳｅ量子井戸活
性層３６、ＺｎＳＳｅ光閉じ込め層２４、ｐ−ＭｇＺｎ
ＳＳｅクラッド層２５、ｐ−ＺｎＳＳｅ層２６、層厚２
０ｎｍのｐ−ＺｎＳｅ層２７、を順次ＭＢＥ成長させ、
第１の基板上に各層を形成する。
【００４４】同様にして、厚さ３５０μｍのｐ−ＧａＡ
ｓ基板４０上にｐ−ＧａＡｓバッファ層３９、ｐ−Ｇａ
ＩｎＰエッチングストップ層３８、ｐ+−ＧａＡｓコン
タクト層３２、ｐ−ＧａＡｓ界面安定化層２８をＩＩＩ
−Ｖ族専用のＭＢＥ成長室で成長させた後、層厚２０ｎ
ｍのｐ−ＺｎＳｅ層２７をＩＩ−ＶＩ族専用のＭＢＥ成
長室で成長させ、第２の基板上に各層を形成する。
ｓ基板４０上にｐ−ＧａＡｓバッファ層３９、ｐ−Ｇａ
ＩｎＰエッチングストップ層３８、ｐ+−ＧａＡｓコン
タクト層３２、ｐ−ＧａＡｓ界面安定化層２８をＩＩＩ
−Ｖ族専用のＭＢＥ成長室で成長させた後、層厚２０ｎ
ｍのｐ−ＺｎＳｅ層２７をＩＩ−ＶＩ族専用のＭＢＥ成
長室で成長させ、第２の基板上に各層を形成する。
【００４５】このようにして第１の基板および第２の基
板の表面層を、いずれも同一組成（構成元素が同一で導
電型も同一）のｐ−ＺｎＳｅ層とした。但し、この実施
例では第１の基板の表面にＳｅが露出し（Ｓｅ安定化面
４２）、第２の基板の表面にはＺｎが露出するようにし
た（Ｚｎ安定化面４３）。この２つのウエハを、高真空
中で例えば２８０℃程度の同一の温度に保ち、ｐ−Ｚｎ
Ｓｅ層２７のＳｅ安定化面４２とＺｎ安定化面４３を機
械的に直接接合４１することで、貼り合わせ一体化した
ウエハを得る。
板の表面層を、いずれも同一組成（構成元素が同一で導
電型も同一）のｐ−ＺｎＳｅ層とした。但し、この実施
例では第１の基板の表面にＳｅが露出し（Ｓｅ安定化面
４２）、第２の基板の表面にはＺｎが露出するようにし
た（Ｚｎ安定化面４３）。この２つのウエハを、高真空
中で例えば２８０℃程度の同一の温度に保ち、ｐ−Ｚｎ
Ｓｅ層２７のＳｅ安定化面４２とＺｎ安定化面４３を機
械的に直接接合４１することで、貼り合わせ一体化した
ウエハを得る。
【００４６】次に、ｐ−ＧａＡｓ基板４０とｐ−ＧａＡ
ｓバッファ層３９、ｐ−ＧａＩｎＰエッチングストップ
層３８のエッチング除去４４を行う。具体的には以下の
ように行う。先ず一体化したウエハをＭＢＥ装置から取
り出し、ｎ側とｐ側の基板表面に付着している基板固定
に用いたＩｎを、塩酸に浸して除去する。
ｓバッファ層３９、ｐ−ＧａＩｎＰエッチングストップ
層３８のエッチング除去４４を行う。具体的には以下の
ように行う。先ず一体化したウエハをＭＢＥ装置から取
り出し、ｎ側とｐ側の基板表面に付着している基板固定
に用いたＩｎを、塩酸に浸して除去する。
【００４７】ｎ−ＧａＡｓ基板表面をワックスで覆い、
ｐ−ＧａＡｓ基板４０とｐ−ＧａＡｓバッファ層３９を
リン酸系のエッチング溶液（リン酸（８５％水溶液）：
過酸化水素（３０％水溶液）：水＝１：１：１０）を用
いて除去する。ｐ−ＧａＩｎＰエッチングストッブ層３
８でリン酸系エッチングは自動的に停止する。ｐ−Ｇａ
ＩｎＰエッチングストップ層３８を塩酸を用いて除去
し、ｐ+−ＧａＡｓコンタクト層３２を表面に出す。
ｐ−ＧａＡｓ基板４０とｐ−ＧａＡｓバッファ層３９を
リン酸系のエッチング溶液（リン酸（８５％水溶液）：
過酸化水素（３０％水溶液）：水＝１：１：１０）を用
いて除去する。ｐ−ＧａＩｎＰエッチングストッブ層３
８でリン酸系エッチングは自動的に停止する。ｐ−Ｇａ
ＩｎＰエッチングストップ層３８を塩酸を用いて除去
し、ｐ+−ＧａＡｓコンタクト層３２を表面に出す。
【００４８】以下の工程は通常のＬＤの電極形成プロセ
スと同様に、有機洗浄でワックスを剥がし、ｎ−ＧａＡ
ｓ基板を研磨し、石英ガラスやレジストを用いてｐ側に
ストライプを形成し、次いでｐ電極およびｎ電極を形成
する。
スと同様に、有機洗浄でワックスを剥がし、ｎ−ＧａＡ
ｓ基板を研磨し、石英ガラスやレジストを用いてｐ側に
ストライプを形成し、次いでｐ電極およびｎ電極を形成
する。
【００４９】［実施例２］図２は本発明の実施例２のＬ
Ｄの断面構造図である。この例の半導体発光素子は、Ｉ
ｎ電極５３、厚さ３５０μｍのｎ−ＧａＡｓ基板１１、
層厚３００ｎｍのｎ−ＧａＡｓバッファ層１２、ｎ型バ
ンド障壁緩和層３４、２分子層厚のｎ−ＧａＡｓ界面安
定化層１６、層厚３０ｎｍのｎ−ＺｎＳｅ層１７、層厚
１５０ｎｍのｎ−ＺｎＳＳｅ層１８、Ｍｇ組成０．１で
層厚１μｍのｎ−ＭｇＺｎＳＳｅクラッド層１９、層厚
１００ｎｍのｎ−ＺｎＳＳｅ光閉じ込め層２０、層厚７
ｎｍのＺｎ0.8Ｃｄ0.2Ｓｅウエル層２１、層厚１０ｎｍ
のＺｎＳＳｅバリア層２２、層厚７ｎｍのＺｎ0.8Ｃｄ
0.2Ｓｅウエル層２３、層厚１００ｎｍのｐ−ＺｎＳＳ
ｅ光閉じ込め層２４、Ｍｇ組成０．１で層厚０．８μｍ
のｐ−ＭｇＺｎＳＳｅクラッド層２５、層厚３００ｎｍ
のｐ−ＺｎＳＳｅ層２６、層厚４０ｎｍのｐ−ＺｎＳｅ
層２７、２分子層厚のｐ−ＧａＡｓ界面安定化層２８、
ｐ型バンド障壁緩和層３５、層厚０．１μｍのｐ−Ｇａ
Ａｓ層５０、厚さ５０μｍのｐ−ＧａＡｓ基板５１、Ｉ
ｎ電極５２からなる。ｎ型およびｐ型バンド障壁緩和層
３４および３５は、実施例１のものと同層構造である。
Ｄの断面構造図である。この例の半導体発光素子は、Ｉ
ｎ電極５３、厚さ３５０μｍのｎ−ＧａＡｓ基板１１、
層厚３００ｎｍのｎ−ＧａＡｓバッファ層１２、ｎ型バ
ンド障壁緩和層３４、２分子層厚のｎ−ＧａＡｓ界面安
定化層１６、層厚３０ｎｍのｎ−ＺｎＳｅ層１７、層厚
１５０ｎｍのｎ−ＺｎＳＳｅ層１８、Ｍｇ組成０．１で
層厚１μｍのｎ−ＭｇＺｎＳＳｅクラッド層１９、層厚
１００ｎｍのｎ−ＺｎＳＳｅ光閉じ込め層２０、層厚７
ｎｍのＺｎ0.8Ｃｄ0.2Ｓｅウエル層２１、層厚１０ｎｍ
のＺｎＳＳｅバリア層２２、層厚７ｎｍのＺｎ0.8Ｃｄ
0.2Ｓｅウエル層２３、層厚１００ｎｍのｐ−ＺｎＳＳ
ｅ光閉じ込め層２４、Ｍｇ組成０．１で層厚０．８μｍ
のｐ−ＭｇＺｎＳＳｅクラッド層２５、層厚３００ｎｍ
のｐ−ＺｎＳＳｅ層２６、層厚４０ｎｍのｐ−ＺｎＳｅ
層２７、２分子層厚のｐ−ＧａＡｓ界面安定化層２８、
ｐ型バンド障壁緩和層３５、層厚０．１μｍのｐ−Ｇａ
Ａｓ層５０、厚さ５０μｍのｐ−ＧａＡｓ基板５１、Ｉ
ｎ電極５２からなる。ｎ型およびｐ型バンド障壁緩和層
３４および３５は、実施例１のものと同層構造である。
【００５０】この実施例のＬＤは、２つの基板で、基板
を構成する元素の族とは異なる族の元素からなる発光層
を含む半導体層を挟んだ構造を有しており、ｐ−ＧａＡ
ｓ層５０、ｐ−ＧａＡｓ基板５１、Ｉｎ電極５２、５３
以外は実施例１のＬＤと同構造である。
を構成する元素の族とは異なる族の元素からなる発光層
を含む半導体層を挟んだ構造を有しており、ｐ−ＧａＡ
ｓ層５０、ｐ−ＧａＡｓ基板５１、Ｉｎ電極５２、５３
以外は実施例１のＬＤと同構造である。
【００５１】実施例２のＬＤの製造方法は、実施例１の
ＬＤの製造方法と同様のウエハの直接接合による方法で
あり、半導体基板をＩｎ等の低融点金属で高融点の支持
体に融着し、成長装置内で所定の成長温度で基板上にエ
ピタキシャル成長させると同時に金属と半導体基板の界
面のオーミックコンタクトをとり金属電極を形成する。
ＬＤの製造方法と同様のウエハの直接接合による方法で
あり、半導体基板をＩｎ等の低融点金属で高融点の支持
体に融着し、成長装置内で所定の成長温度で基板上にエ
ピタキシャル成長させると同時に金属と半導体基板の界
面のオーミックコンタクトをとり金属電極を形成する。
【００５２】この実施例２の構成および製造方法によれ
ば、実施例１のＬＤの製造に必要なｐ−ＧａＡｓ基板の
除去やｎ側およびｐ側の電極形成プロセスが要らないの
で、電極形成時の熱劣化や電極形成プロセスの手間や失
敗がなく、非常に短時間で高品質のＬＤが得られる利点
を有する。
ば、実施例１のＬＤの製造に必要なｐ−ＧａＡｓ基板の
除去やｎ側およびｐ側の電極形成プロセスが要らないの
で、電極形成時の熱劣化や電極形成プロセスの手間や失
敗がなく、非常に短時間で高品質のＬＤが得られる利点
を有する。
【００５３】［実施例３］図３は本発明の実施例３のＬ
Ｄの断面構造図である。この実施例のＬＤは、ＡｕＧｅ
Ｎｉ−ｎ電極６０、厚さ３５０μｍのｎ−ＩｎＰ基板６
１、層厚０．１μｍのｎ−ＩｎＰバッファ層６２、２分
子層厚のｎ−ＩｎＧａＡｓ界面安定化層６３、層厚１５
０ｎｍのｎ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層６４、層厚１μｍ
のｎ−Ｍｇ 0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層６５、層
厚１００ｎｍのｎ−Ｍｇ0.05Ｚｎ0.4 6Ｃｄ0.49Ｓｅ光閉
じ込め層６６、層厚１０ｎｍのＺｎ0.4Ｃｄ0.6Ｓｅウエ
ル層６７、層厚１５ｎｍのＭｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓ
ｅバリア層６８、層厚１０ｎｍのｎ−Ｚｎ0.4Ｃｄ0.6Ｓ
ｅウエル層６９、層厚１００ｎｍのｐ−Ｍｇ0.05Ｚｎ
0.46Ｃｄ0.49Ｓｅ光閉じ込め層７０、層厚０．７μｍの
ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ 0.4Ｓｅクラッド層７１、層厚
３００ｎｍのｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７２、２分子
層厚のｐ−ＩｎＧａＡｓ界面安定化層７３、層厚２００
ｎｍのｐ−ＩｎＰ層７４、ｐ+−ＩｎＧａＡｓコンタク
ト層７５、ｐ電極７６からなる。
Ｄの断面構造図である。この実施例のＬＤは、ＡｕＧｅ
Ｎｉ−ｎ電極６０、厚さ３５０μｍのｎ−ＩｎＰ基板６
１、層厚０．１μｍのｎ−ＩｎＰバッファ層６２、２分
子層厚のｎ−ＩｎＧａＡｓ界面安定化層６３、層厚１５
０ｎｍのｎ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層６４、層厚１μｍ
のｎ−Ｍｇ 0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層６５、層
厚１００ｎｍのｎ−Ｍｇ0.05Ｚｎ0.4 6Ｃｄ0.49Ｓｅ光閉
じ込め層６６、層厚１０ｎｍのＺｎ0.4Ｃｄ0.6Ｓｅウエ
ル層６７、層厚１５ｎｍのＭｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓ
ｅバリア層６８、層厚１０ｎｍのｎ−Ｚｎ0.4Ｃｄ0.6Ｓ
ｅウエル層６９、層厚１００ｎｍのｐ−Ｍｇ0.05Ｚｎ
0.46Ｃｄ0.49Ｓｅ光閉じ込め層７０、層厚０．７μｍの
ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ 0.4Ｓｅクラッド層７１、層厚
３００ｎｍのｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７２、２分子
層厚のｐ−ＩｎＧａＡｓ界面安定化層７３、層厚２００
ｎｍのｐ−ＩｎＰ層７４、ｐ+−ＩｎＧａＡｓコンタク
ト層７５、ｐ電極７６からなる。
【００５４】実施例３のＬＤは、実施例１のＬＤと同様
に、活性層を有するＩＩ−ＶＩ族半導体層をＩＩＩ−Ｖ
族半導体層で挟んだ構造をした半導体ＬＤの例である。
実施例３のＬＤが実施例１のＬＤと大きく異なる点は、
ＩｎＰ基板上に発光層としてＩＩ−ＶＩ族化合物半導体
層を設けたＬＤである点、界面安定化層としてｎ型およ
びｐ型のＩｎＧａＡｓ層を有するが、ＩＩＩ−Ｖ族のバ
ンド障壁緩和層は有していない点である。
に、活性層を有するＩＩ−ＶＩ族半導体層をＩＩＩ−Ｖ
族半導体層で挟んだ構造をした半導体ＬＤの例である。
実施例３のＬＤが実施例１のＬＤと大きく異なる点は、
ＩｎＰ基板上に発光層としてＩＩ−ＶＩ族化合物半導体
層を設けたＬＤである点、界面安定化層としてｎ型およ
びｐ型のＩｎＧａＡｓ層を有するが、ＩＩＩ−Ｖ族のバ
ンド障壁緩和層は有していない点である。
【００５５】実施例３のＬＤの製造方法は、ウエハの直
接接合による方法を用い、また、ｎ型ＩｎＰ半導体基板
の裏面に予め金属電極材料であるＡｕ／Ｇｅ／Ｎｉを蒸
着して金属電極を形成しておいてから、そのｎ型ＩｎＰ
半導体基板表面上にエピタキシャル成長を行う事を特徴
とする。
接接合による方法を用い、また、ｎ型ＩｎＰ半導体基板
の裏面に予め金属電極材料であるＡｕ／Ｇｅ／Ｎｉを蒸
着して金属電極を形成しておいてから、そのｎ型ＩｎＰ
半導体基板表面上にエピタキシャル成長を行う事を特徴
とする。
【００５６】以下に実施例３のＬＤの製造方法について
図７を参照しながら説明する。先ず、ｎ−ＩｎＰ基板６
１の裏面（半導体成長面とは反対面）にＡｕ／Ｇｅ／Ｎ
ｉを蒸着して金属電極を形成した。次に、ＩＩＩ−Ｖ族
専用のＭＢＥ成長室で、ｎ−ＩｎＰ基板６１上に、Ｐビ
ーム照射下で基板温度を５３０℃にしてＩｎＰ基板の自
然酸化膜を蒸発させた後、基板温度５２０℃でｎ−Ｉｎ
Ｐバッファ層６２、ｎ−ＩｎＧａＡｓ界面安定化層６３
を成長させ、基板温度を１５０℃に下げる。ｎ−ＩｎＧ
ａＡｓ界面安定化層はその上に成長させるｎ−Ｚｎ0.48
Ｃｄ0.52Ｓｅ層の成長を容易にする効果がある。
図７を参照しながら説明する。先ず、ｎ−ＩｎＰ基板６
１の裏面（半導体成長面とは反対面）にＡｕ／Ｇｅ／Ｎ
ｉを蒸着して金属電極を形成した。次に、ＩＩＩ−Ｖ族
専用のＭＢＥ成長室で、ｎ−ＩｎＰ基板６１上に、Ｐビ
ーム照射下で基板温度を５３０℃にしてＩｎＰ基板の自
然酸化膜を蒸発させた後、基板温度５２０℃でｎ−Ｉｎ
Ｐバッファ層６２、ｎ−ＩｎＧａＡｓ界面安定化層６３
を成長させ、基板温度を１５０℃に下げる。ｎ−ＩｎＧ
ａＡｓ界面安定化層はその上に成長させるｎ−Ｚｎ0.48
Ｃｄ0.52Ｓｅ層の成長を容易にする効果がある。
【００５７】次にそのウエハをＩＩ−ＶＩ族専用のＭＢ
Ｅ成長室に高真空を維持したまま搬送し、成長温度３０
０℃付近で、ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド
層６５、ｎ−Ｍｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め
層６６、ｎ−Ｚｎ0.4Ｃｄ0.6Ｓｅ／ｎ−Ｍｇ0.05Ｚｎ
0.46Ｃｄ0.49Ｓｅの量子井戸活性層８３、ｐ−Ｍｇ0.05
Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め層７０、ｎ−Ｍｇ0.2
Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層７１、層厚１５０ｎｍの
ｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７２を順次ＭＢＥ成長さ
せ、第１の基板上に各層を形成する。
Ｅ成長室に高真空を維持したまま搬送し、成長温度３０
０℃付近で、ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド
層６５、ｎ−Ｍｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め
層６６、ｎ−Ｚｎ0.4Ｃｄ0.6Ｓｅ／ｎ−Ｍｇ0.05Ｚｎ
0.46Ｃｄ0.49Ｓｅの量子井戸活性層８３、ｐ−Ｍｇ0.05
Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め層７０、ｎ−Ｍｇ0.2
Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層７１、層厚１５０ｎｍの
ｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７２を順次ＭＢＥ成長さ
せ、第１の基板上に各層を形成する。
【００５８】同様にして、ｐ−ＩｎＰ基板８１上にｐ−
ＩｎＰバッファ層８０、ｐ+−ＩｎＧａＡｓコンタクト
層７５、ｐ−ＩｎＰ層７４、ｐ−ＩｎＧａＡｓ界面安定
化層７３をＩＩＩ−Ｖ族専用のＭＢＥ成長室で成長させ
た後、層厚１５０ｎｍのｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７
２をＩＩ−ＶＩ族専用のＭＢＥ成長室で成長させ、第２
の基板上に各層に形成する。
ＩｎＰバッファ層８０、ｐ+−ＩｎＧａＡｓコンタクト
層７５、ｐ−ＩｎＰ層７４、ｐ−ＩｎＧａＡｓ界面安定
化層７３をＩＩＩ−Ｖ族専用のＭＢＥ成長室で成長させ
た後、層厚１５０ｎｍのｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層７
２をＩＩ−ＶＩ族専用のＭＢＥ成長室で成長させ、第２
の基板上に各層に形成する。
【００５９】このようにして第１の基板および第２の基
板の表面層を、いずれも同一組成（構成元素が同一で導
電型も同一）の層とした。但し、この実施例では第１の
基板の表面にＳｅが露出し（Ｓｅ安定化面８６）、第２
の基板の表面にはＺｎＣｄが露出するようにした（Ｚｎ
Ｃｄ安定化面８７）。この２つのウエハを、高真空中で
例えば２８０℃程度の同一の温度に保ち、ｐ−Ｚｎ0.48
Ｃｄ0.52Ｓｅ層７２で機械的に直接接合することで、貼
り合わせ一体化したウエ八を得る。
板の表面層を、いずれも同一組成（構成元素が同一で導
電型も同一）の層とした。但し、この実施例では第１の
基板の表面にＳｅが露出し（Ｓｅ安定化面８６）、第２
の基板の表面にはＺｎＣｄが露出するようにした（Ｚｎ
Ｃｄ安定化面８７）。この２つのウエハを、高真空中で
例えば２８０℃程度の同一の温度に保ち、ｐ−Ｚｎ0.48
Ｃｄ0.52Ｓｅ層７２で機械的に直接接合することで、貼
り合わせ一体化したウエ八を得る。
【００６０】次に、ｐ−ＩｎＰ基板８１とｐ−ＩｎＰバ
ッファ層８０、のエッチング除去８５を行う。先ず一体
化したウエハをＭＢＥ装置から取り出し、ｎ側とｐ側の
基板表面に付着している基板固定に用いたＩｎを、硝酸
に浸して除去する。
ッファ層８０、のエッチング除去８５を行う。先ず一体
化したウエハをＭＢＥ装置から取り出し、ｎ側とｐ側の
基板表面に付着している基板固定に用いたＩｎを、硝酸
に浸して除去する。
【００６１】次いでｎ−ＩｎＰ基板表面をワックスで覆
い、ｐ−ＩｎＰ基板８１とｐ−ＩｎＰバッファ層８０を
臭化水素酸系のエッチング溶液（ＨＢｒ（４７％水溶
液）：過酸化水素（３０％水溶液）：水＝４：１：１
０）を用いて除去する。ｐ+−ＩｎＧａＡｓコンタクト
層７５の表面でエッチングは自動的に停止するので、ｐ
+−ＧａＡｓコンタクト層７５が表出する。
い、ｐ−ＩｎＰ基板８１とｐ−ＩｎＰバッファ層８０を
臭化水素酸系のエッチング溶液（ＨＢｒ（４７％水溶
液）：過酸化水素（３０％水溶液）：水＝４：１：１
０）を用いて除去する。ｐ+−ＩｎＧａＡｓコンタクト
層７５の表面でエッチングは自動的に停止するので、ｐ
+−ＧａＡｓコンタクト層７５が表出する。
【００６２】以下の工程は通常のＬＤの電極形成プロセ
スと同様に、有機洗浄でワックスを剥がし、ｎ−ＩｎＰ
基板を研磨し、石英ガラスやレジストを用いてｐ側にス
トラィプを形成し、ｐ電極を形成する。この実施例で示
すように、本発明はＩｎＰ基板を用いる場合にも適用可
能である。また、ｎ側の電極形成プロセスを成長前に行
うことで、成長層の電極形成時の熱劣化や電極形成プロ
セスの手間や失敗を半減する事ができる。
スと同様に、有機洗浄でワックスを剥がし、ｎ−ＩｎＰ
基板を研磨し、石英ガラスやレジストを用いてｐ側にス
トラィプを形成し、ｐ電極を形成する。この実施例で示
すように、本発明はＩｎＰ基板を用いる場合にも適用可
能である。また、ｎ側の電極形成プロセスを成長前に行
うことで、成長層の電極形成時の熱劣化や電極形成プロ
セスの手間や失敗を半減する事ができる。
【００６３】［実施例４］図４は実施例４のＬＤの断面
構造図である。実施例４のＬＤは、ｎ電極１００、厚さ
３５０μｍのｎ−ＧａＡｓ基板１０１、層厚３００ｎｍ
のｎ−ＧａＡｓバッファ層１０２、ｎ型バンド障壁緩和
層１２４、２分子層厚のｎ−ＧａＩｎＰ界面安定化層１
０６、層厚５０ｎｍのｎ−ＧａＮ／ＩｎＮ超格子層１０
７、層厚８００ｎｍのｎ−Ｇａ0.8Ｉｎ0.2Ｎバッファ層
１０８、層厚２００ｎｍのｎ−Ａｌ 0.12Ｇａ0.68Ｉｎ
0.2Ｎクラッド層１０９、層厚１００ｎｍのｎ−Ｇａ0.8
Ｉｎ0. 2Ｎ光閉じ込め層１１０、層厚７ｎｍのＧａ0.6Ｉ
ｎ0.4Ｎウエル層１１１、層厚１０ｎｍのＧａ0.8Ｉｎ
0.2Ｎバリア層１１２、層厚７ｎｍのＧａ0.6Ｉｎ0.4Ｎ
ウエル層１１１、層厚１００ｎｍのｐ−Ｇａ0.8Ｉｎ0.2
Ｎ光閉じ込め層１１３、層厚２００ｎｍのｐ−Ａｌ0.12
Ｇａ0.68Ｉｎ0.2Ｎクラッド層１１４、層厚４００ｎｍ
のｐ−Ｇａ0.8Ｉｎ0.2Ｎ層１１５、層厚４００ｎｍのｐ
−Ｇａ0.8Ｉｎ0.2Ｎバッファ層１１６、層厚５０ｎｍの
ｐ−ＧａＮ／ＩｎＮ超格子層１１７、２分子層厚のｐ−
ＧａＩｎＰ界面安定化層１１８、ｐ型バンド障壁緩和層
１２５、ｐ+−ＧａＡｓコンタクト層１２２、ｐ電極１
２３からなる。ｎ型バンド障壁緩和層１２４は、層厚５
０ｎｍのｎ−ＧａＩｎＰ層１０３、層厚５０ｎｍのｎ−
（Ａｌ 0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層１０４、層厚５０ｎ
ｍのｎ−ＡｌＩｎＰ層１０５から成り、ｐ型バンド障壁
緩和層１２５は、層厚５０ｎｍのｐ−ＡｌＩｎＰ層１１
９、層厚５０ｎｍのｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5
Ｐ層１２０、層厚５０ｎｍのｐ−ＧａＩｎＰ層１２１か
らなる。
構造図である。実施例４のＬＤは、ｎ電極１００、厚さ
３５０μｍのｎ−ＧａＡｓ基板１０１、層厚３００ｎｍ
のｎ−ＧａＡｓバッファ層１０２、ｎ型バンド障壁緩和
層１２４、２分子層厚のｎ−ＧａＩｎＰ界面安定化層１
０６、層厚５０ｎｍのｎ−ＧａＮ／ＩｎＮ超格子層１０
７、層厚８００ｎｍのｎ−Ｇａ0.8Ｉｎ0.2Ｎバッファ層
１０８、層厚２００ｎｍのｎ−Ａｌ 0.12Ｇａ0.68Ｉｎ
0.2Ｎクラッド層１０９、層厚１００ｎｍのｎ−Ｇａ0.8
Ｉｎ0. 2Ｎ光閉じ込め層１１０、層厚７ｎｍのＧａ0.6Ｉ
ｎ0.4Ｎウエル層１１１、層厚１０ｎｍのＧａ0.8Ｉｎ
0.2Ｎバリア層１１２、層厚７ｎｍのＧａ0.6Ｉｎ0.4Ｎ
ウエル層１１１、層厚１００ｎｍのｐ−Ｇａ0.8Ｉｎ0.2
Ｎ光閉じ込め層１１３、層厚２００ｎｍのｐ−Ａｌ0.12
Ｇａ0.68Ｉｎ0.2Ｎクラッド層１１４、層厚４００ｎｍ
のｐ−Ｇａ0.8Ｉｎ0.2Ｎ層１１５、層厚４００ｎｍのｐ
−Ｇａ0.8Ｉｎ0.2Ｎバッファ層１１６、層厚５０ｎｍの
ｐ−ＧａＮ／ＩｎＮ超格子層１１７、２分子層厚のｐ−
ＧａＩｎＰ界面安定化層１１８、ｐ型バンド障壁緩和層
１２５、ｐ+−ＧａＡｓコンタクト層１２２、ｐ電極１
２３からなる。ｎ型バンド障壁緩和層１２４は、層厚５
０ｎｍのｎ−ＧａＩｎＰ層１０３、層厚５０ｎｍのｎ−
（Ａｌ 0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層１０４、層厚５０ｎ
ｍのｎ−ＡｌＩｎＰ層１０５から成り、ｐ型バンド障壁
緩和層１２５は、層厚５０ｎｍのｐ−ＡｌＩｎＰ層１１
９、層厚５０ｎｍのｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5
Ｐ層１２０、層厚５０ｎｍのｐ−ＧａＩｎＰ層１２１か
らなる。
【００６４】実施例４のＬＤは、ＧａＡｓ基板上に発光
層としてＩＩＩ−Ｖ族窒素化合物半導体層を設けた半導
体発光素子である。発光層を含む第１の半導体層がＩＩ
Ｉ−Ｖ族窒素化合物半導体層、第２および第３の半導体
層が窒素をＶ族元素として含まないＩＩＩ−Ｖ族化合物
半導体層であり、第１の半導体層が第２および第３の半
導体層で挟まれた構造である。第２および第３の半導体
層は導電型の異なるＩＩＩ−Ｖ族化合物半導体層であ
り、ＩＩＩ−Ｖ族窒素化合物半導体層と窒素をＶ族元素
として含まないＩＩＩ−Ｖ族化合物半導体層の境界に２
分子層厚のＩＩＩ−Ｖ族隣化合物半導体層であるｎ型お
よびｐ型のＧａＩｎＰ界面安定化層を有している。さら
に、ｎ型およびｐ型のバンド障壁緩和層を有している。
層としてＩＩＩ−Ｖ族窒素化合物半導体層を設けた半導
体発光素子である。発光層を含む第１の半導体層がＩＩ
Ｉ−Ｖ族窒素化合物半導体層、第２および第３の半導体
層が窒素をＶ族元素として含まないＩＩＩ−Ｖ族化合物
半導体層であり、第１の半導体層が第２および第３の半
導体層で挟まれた構造である。第２および第３の半導体
層は導電型の異なるＩＩＩ−Ｖ族化合物半導体層であ
り、ＩＩＩ−Ｖ族窒素化合物半導体層と窒素をＶ族元素
として含まないＩＩＩ−Ｖ族化合物半導体層の境界に２
分子層厚のＩＩＩ−Ｖ族隣化合物半導体層であるｎ型お
よびｐ型のＧａＩｎＰ界面安定化層を有している。さら
に、ｎ型およびｐ型のバンド障壁緩和層を有している。
【００６５】本実施例の発光素子の製造には、ＭＢＥ、
ＭＯＣＶＤ、ＭＯＭＢＥ及びガスソ−スＭＢＥ等の気相
成長法が用いられる。ＩＩＩ−Ｖ族半導体原料には、Ａ
ｌ、Ｇａ、Ｉｎ、ＡｓまたはＰ等の固体原料、Ａｌ、Ｇ
ａ、Ｉｎ、ＡｓまたはＰを含む有機金属原料、またはＡ
ｓもしくはＰを含む水素化合物を用いる。ＩＩＩ−Ｖ族
窒素化合物半導体原料としては、Ａｌ、ＧａまたはＩｎ
等の固体原料、Ａｌ、Ｇａ、ＩｎまたはＮを含む有機金
属原料、またはアンモニア等のＮを含む水素化合物を用
いる。水素化合物原料は高温でクラッキングして原料元
素を供給する。ＩＩＩ−Ｖ族半導体層のｐドーパント原
料にはＣＰ2Ｍｇ等のＭｇ化合物を用い、ｎドーパント
にはＳｉ等を用いる。
ＭＯＣＶＤ、ＭＯＭＢＥ及びガスソ−スＭＢＥ等の気相
成長法が用いられる。ＩＩＩ−Ｖ族半導体原料には、Ａ
ｌ、Ｇａ、Ｉｎ、ＡｓまたはＰ等の固体原料、Ａｌ、Ｇ
ａ、Ｉｎ、ＡｓまたはＰを含む有機金属原料、またはＡ
ｓもしくはＰを含む水素化合物を用いる。ＩＩＩ−Ｖ族
窒素化合物半導体原料としては、Ａｌ、ＧａまたはＩｎ
等の固体原料、Ａｌ、Ｇａ、ＩｎまたはＮを含む有機金
属原料、またはアンモニア等のＮを含む水素化合物を用
いる。水素化合物原料は高温でクラッキングして原料元
素を供給する。ＩＩＩ−Ｖ族半導体層のｐドーパント原
料にはＣＰ2Ｍｇ等のＭｇ化合物を用い、ｎドーパント
にはＳｉ等を用いる。
【００６６】以下に実施例４のＬＤの製造方法について
述べる。本実施例のＬＤの製造方法は実施例１のＬＤと
基本的には同様である。但し、発光層を含む半導体がＩ
Ｉ−ＶＩ族化合物半導体ではなくＩＩＩ−Ｖ族窒素化合
物半導体である点が異なるので、それに適した製造方法
を用いる。
述べる。本実施例のＬＤの製造方法は実施例１のＬＤと
基本的には同様である。但し、発光層を含む半導体がＩ
Ｉ−ＶＩ族化合物半導体ではなくＩＩＩ−Ｖ族窒素化合
物半導体である点が異なるので、それに適した製造方法
を用いる。
【００６７】図４に示すように、ｎ−ＧａＡｓ基板１０
１上に、ｎ−ＧａＡバッファ層１０２を成長した後、成
長温度を約５４０℃に保ち、ＡｌＧａＩｎＰ系のｎ型バ
ンド障壁緩和層１２４と２分子層のｎ−ＧａＩｎＰ界面
安定化層１０６を成長させる。次に、供給するＶ族元素
ををＰからＮに変え、表面を窒化した後、約５５０℃℃
の成長温度で層厚５０ｎｍのｎ−ＧａＮ／ＩｎＮ超格子
層１０７と層厚１５０ｎｍのｎ−Ｇａ0.8Ｉｎ0.2Ｎバッ
ファ層１０８を成長させる。
１上に、ｎ−ＧａＡバッファ層１０２を成長した後、成
長温度を約５４０℃に保ち、ＡｌＧａＩｎＰ系のｎ型バ
ンド障壁緩和層１２４と２分子層のｎ−ＧａＩｎＰ界面
安定化層１０６を成長させる。次に、供給するＶ族元素
ををＰからＮに変え、表面を窒化した後、約５５０℃℃
の成長温度で層厚５０ｎｍのｎ−ＧａＮ／ＩｎＮ超格子
層１０７と層厚１５０ｎｍのｎ−Ｇａ0.8Ｉｎ0.2Ｎバッ
ファ層１０８を成長させる。
【００６８】その後、十分なＮ圧の下で、成長温度を約
１０００℃に上げて、層厚６５０ｎｍのｎ−Ｇａ0.8Ｉ
ｎ0.2Ｎバッファ層１０８から層厚４００ｎｍのｐ−Ｇ
ａ0.8Ｉｎ0.2Ｎ層１１５まで順に成長させて、第１の基
板上に各層を形成する。
１０００℃に上げて、層厚６５０ｎｍのｎ−Ｇａ0.8Ｉ
ｎ0.2Ｎバッファ層１０８から層厚４００ｎｍのｐ−Ｇ
ａ0.8Ｉｎ0.2Ｎ層１１５まで順に成長させて、第１の基
板上に各層を形成する。
【００６９】一方、ｐ−ＧａＡｓ基板１０１上に、ｐ−
ＧａＡｓバッファ層、ｐ−ＧａＩｎＰエッチングストッ
プ層、ｐ+−ＧａＡｓコンタクト層１２２、ｐ型バンド
障壁緩和層１２５、ｐ−ＧａＩｎＰ界面安定化層１１８
を順に成長させた後、同様にして、ｐ−ＧａＮ／ＩｎＮ
超格子層１１７と層厚４００ｎｍのｐ−Ｇａ0.8Ｉｎ0 .2
Ｎバッファ層１１６を成長させて、第２の基板上に各層
を形成する。
ＧａＡｓバッファ層、ｐ−ＧａＩｎＰエッチングストッ
プ層、ｐ+−ＧａＡｓコンタクト層１２２、ｐ型バンド
障壁緩和層１２５、ｐ−ＧａＩｎＰ界面安定化層１１８
を順に成長させた後、同様にして、ｐ−ＧａＮ／ＩｎＮ
超格子層１１７と層厚４００ｎｍのｐ−Ｇａ0.8Ｉｎ0 .2
Ｎバッファ層１１６を成長させて、第２の基板上に各層
を形成する。
【００７０】このようにして得た２つのウエハを約１０
００℃の基板温度に保ち、表面で直接接合して貼り合わ
せる。最後に、Ｎ加圧を維持した状態で、一体化したウ
エハを６００℃以上で１時間程度熱アニ−ルする。これ
によって、窒素化合物半導体にドーピングしたＭｇが活
性化し、高濃度のｐ型窒素化合物半導体が得られる。
００℃の基板温度に保ち、表面で直接接合して貼り合わ
せる。最後に、Ｎ加圧を維持した状態で、一体化したウ
エハを６００℃以上で１時間程度熱アニ−ルする。これ
によって、窒素化合物半導体にドーピングしたＭｇが活
性化し、高濃度のｐ型窒素化合物半導体が得られる。
【００７１】Ｎは蒸気圧が高く結晶から昇華しやすい
が、この方法では、２つのウエハがお互いに相手のウエ
ハに対してキャップ層として働き、熱アニール時のＮ抜
けを防ぐ事ができる。
が、この方法では、２つのウエハがお互いに相手のウエ
ハに対してキャップ層として働き、熱アニール時のＮ抜
けを防ぐ事ができる。
【００７２】一体化したウエハをＭＢＥ結晶成長装置か
ら取り出し、第１の実施例と同様にして、ｐ−ＧａＡｓ
基板１０１、ｐ−ＧａＡｓバッファ層、ｐ−ＧａＩｎＰ
エッチングストップ層、をエッチング除去し、ｐ+−Ｇ
ａＡｓコンタクト層１２２を表面に出して、ｐ電極１２
３を形成する。
ら取り出し、第１の実施例と同様にして、ｐ−ＧａＡｓ
基板１０１、ｐ−ＧａＡｓバッファ層、ｐ−ＧａＩｎＰ
エッチングストップ層、をエッチング除去し、ｐ+−Ｇ
ａＡｓコンタクト層１２２を表面に出して、ｐ電極１２
３を形成する。
【００７３】［実施例５］図５は実施例５のＬＤの断面
構造図である。第５の実施例のＬＤは、厚さ３００μｍ
のサファィア基板１３０、層厚５０ｎｍのＡｌＮバッフ
ァ層１３１、ＧａＮバッファ層１３２、ｎ−ＧａＮ層１
３３、ｎ電極１３４、ｎ−ＡｌＧａＮクラッド層１３
５、ＧａＩｎＮ活性層１３６、ｐ−ＡｌＧａＮクラツド
層１３７、ｐＧａＮ層１３８、ｐ−ＧａＮ層１３９、層
厚５０ｎｍのｐ−ＧａＮ／ＩｎＮ超格子層１４０、２分
子層厚のｐ−ＧａＩｎＰ界面安定化層１４１、ｐ型バン
ド障壁緩和層１４８、ｐ+−ＧａＡｓコンタクト層１４
５、ｐ電極１４７からなる。ｐ型バンド障壁緩和層１４
８は、層厚５０ｎｍのｐ−ＡｌＩｎＰ層１４２、層厚５
０ｎｍのｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層１４
３、層厚５０ｎｍのｐ−ＧａＩｎＰ層１４４からなる。
構造図である。第５の実施例のＬＤは、厚さ３００μｍ
のサファィア基板１３０、層厚５０ｎｍのＡｌＮバッフ
ァ層１３１、ＧａＮバッファ層１３２、ｎ−ＧａＮ層１
３３、ｎ電極１３４、ｎ−ＡｌＧａＮクラッド層１３
５、ＧａＩｎＮ活性層１３６、ｐ−ＡｌＧａＮクラツド
層１３７、ｐＧａＮ層１３８、ｐ−ＧａＮ層１３９、層
厚５０ｎｍのｐ−ＧａＮ／ＩｎＮ超格子層１４０、２分
子層厚のｐ−ＧａＩｎＰ界面安定化層１４１、ｐ型バン
ド障壁緩和層１４８、ｐ+−ＧａＡｓコンタクト層１４
５、ｐ電極１４７からなる。ｐ型バンド障壁緩和層１４
８は、層厚５０ｎｍのｐ−ＡｌＩｎＰ層１４２、層厚５
０ｎｍのｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層１４
３、層厚５０ｎｍのｐ−ＧａＩｎＰ層１４４からなる。
【００７４】実施例５のＬＤは、サファイア基板上に発
光層としてＩＩＩ−Ｖ族窒素化合物半導体層を設けた半
導体発光素子である。このＬＤは、２つの基板で発光層
が挟まれた構造のＬＤ素子であり、２分子層厚のＩＩＩ
−Ｖ族隣化合物半導体層であるｐ型のＧａＩｎＰ界面安
定化層、およびｐ型のバンド障壁緩和層を有している。
光層としてＩＩＩ−Ｖ族窒素化合物半導体層を設けた半
導体発光素子である。このＬＤは、２つの基板で発光層
が挟まれた構造のＬＤ素子であり、２分子層厚のＩＩＩ
−Ｖ族隣化合物半導体層であるｐ型のＧａＩｎＰ界面安
定化層、およびｐ型のバンド障壁緩和層を有している。
【００７５】実施例５のＬＤの製造方法は、実施例４の
ＬＤと同様に、ウエハの直接接合による。接合の位置
は、図５の接合界面１４９で示される位置である。但し
ＡｌＮバッファ層１３１とＧａＮバッファ層１３２は５
５０℃の低温で成長させる。その他、ＩＩＩ−Ｖ族窒素
化合物層の成長方法は実施例４と同様である。
ＬＤと同様に、ウエハの直接接合による。接合の位置
は、図５の接合界面１４９で示される位置である。但し
ＡｌＮバッファ層１３１とＧａＮバッファ層１３２は５
５０℃の低温で成長させる。その他、ＩＩＩ−Ｖ族窒素
化合物層の成長方法は実施例４と同様である。
【００７６】
【発明の効果】本発明の構成は、様々の種類の半導体発
光素子に適用可能であり、発光層を含む半導体層は任意
の構造をとることが可能であり、基板の種類も特定のも
のに限定されない。即ち本発明によれば、汎用性が高
く、母体を構成する元素の族を超えた自由な設計を可能
とする新規な構成の半導体発光素子を提供することがで
きる。
光素子に適用可能であり、発光層を含む半導体層は任意
の構造をとることが可能であり、基板の種類も特定のも
のに限定されない。即ち本発明によれば、汎用性が高
く、母体を構成する元素の族を超えた自由な設計を可能
とする新規な構成の半導体発光素子を提供することがで
きる。
【００７７】また、本発明では、格子整合した高品質か
つ高ドーピング濃度のＩＩＩ−Ｖ族化合物半導体のコン
タクト層を設けることができるので、ｎ電極およびｐ側
電極のオーミツクコンタクトが容易に取れる。
つ高ドーピング濃度のＩＩＩ−Ｖ族化合物半導体のコン
タクト層を設けることができるので、ｎ電極およびｐ側
電極のオーミツクコンタクトが容易に取れる。
【００７８】また、コンタクト層とバンド障壁緩和層が
格子整合層であるため、従来のＬＤに見られるような強
歪コンタクト層の転位増殖による劣化がなく、半導体発
光素子は高信頼動作が可能である。
格子整合層であるため、従来のＬＤに見られるような強
歪コンタクト層の転位増殖による劣化がなく、半導体発
光素子は高信頼動作が可能である。
【００７９】また本発明の半導体発光素子は、基板と格
子整合した高品質かつ高ドーピング濃度のバンド緩和障
壁層を設けることができるので、伝導帯と価電子帯にお
ける例えばＧａＡｓ基板とＩＩ−ＶＩ族半導体層間のバ
ンド障壁が徐々に緩和されて電子とホールの発光層を含
む半導体層への注入が容易である。すなわち、本発明の
半導体発光素子は低電圧動作が可能である。
子整合した高品質かつ高ドーピング濃度のバンド緩和障
壁層を設けることができるので、伝導帯と価電子帯にお
ける例えばＧａＡｓ基板とＩＩ−ＶＩ族半導体層間のバ
ンド障壁が徐々に緩和されて電子とホールの発光層を含
む半導体層への注入が容易である。すなわち、本発明の
半導体発光素子は低電圧動作が可能である。
【００８０】即ち、本発明により、高信頼かつ低電圧動
作のＩＩ−ＶＩ族化合物半導体発光素子あるいはＩＩＩ
−Ｖ族窒素化合物半導体発光素子が実現できる。
作のＩＩ−ＶＩ族化合物半導体発光素子あるいはＩＩＩ
−Ｖ族窒素化合物半導体発光素子が実現できる。
【図１】実施例１の半導体発光素子の断面図である。
【図２】実施例２の半導体発光素子の断面図である。
【図３】実施例３の半導体発光素子の断面図である。
【図４】実施例４の半導体発光素子の断面図である。
【図５】実施例５の半導体発光素子の断面図である。
【図６】実施例１の半導体発光素子の製造方法の説明図
である。
である。
【図７】実施例３の半導体発光素子の製造方法の説明図
である。
である。
【図８】本発明の各層の作用を説明する図である。 （ａ）Ａｕ電極とｐ一ＺｎＳｅコンタクト層の接触界面
の０バイアス時のバンド模式図 （ｂ）ｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層のへテロ界面の
０バイアス時のバンド模式図 （ｃ）バンド障壁緩和層とｐ−ＺｎＳｅ層のヘテロ界面
の０バイアス時のバンド模式図
の０バイアス時のバンド模式図 （ｂ）ｐ−ＧａＡｓ層とｐ−ＺｎＳｅ層のへテロ界面の
０バイアス時のバンド模式図 （ｃ）バンド障壁緩和層とｐ−ＺｎＳｅ層のヘテロ界面
の０バイアス時のバンド模式図
【図９】従来技術のＩＩ−ＶＩ族化合物半導体発光素子
の断面図である。
の断面図である。
１０ ｎ電極 １１ ｎ−ＧａＡｓ基板 １２ ｎ−ＧａＡｓバッファ層 １３ ｎ−ＧａＩｎＰ層 １４ ｎ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層 １５ ｎ−ＡｌＩｎＰ層 １６ ｎ−ＧａＡｓ界面安定化層 １７ ｎ−ＺｎＳｅ層 １８ ｎ−ＺｎＳＳｅ層 １９ ｎ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14Ｓｅ0.86クラッド層 ２０ ｎ−ＺｎＳＳｅ光閉じ込め層 ２１ Ｚｎ0.8Ｃｄ0.2Ｓｅウエル層 ２２ ＺｎＳＳｅバリア層 ２３ Ｚｎ0.8Ｃｄ0.2Ｓｅウエル層 ２４ ｐ−ＺｎＳＳｅ光閉じ込め層 ２５ ｐ−Ｍｇ0.1Ｚｎ0.9Ｓ0.14Ｓｅ0.86クラッド層 ２６ ｐ−ＺｎＳＳｅ層 ２７ ｐ−ＺｎＳｅ層 ２８ ｐ−ＧａＡｓ界面安定化層 ２９ ｐ−ＡｌＩｎＰ層 ３０ ｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層 ３１ ｐ−ＧａＩｎＰ層 ３２ ｐ+−ＧａＡｓコンタクト層 ３３ ｐ電極 ３４ ｎ型バンド障壁緩和層 ３５ ｐ型バンド障壁緩和層 ３６ 量子井戸活性層 ３７ 接合界面 ３８ ｐ−ＧａＩｎＰエッチングストップ層 ３９ ｐ−ＧａＡｓバッファ層 ４０ ｐ−ＧａＡｓ基板 ４４ エッチング除去 ４５ Ｉｎ金属 ５０ ｐ−ＧａＡｓ層 ５１ ｐ−ＧａＡｓ基板 ５２、５３ Ｉｎ電極 ６０ ＡｕＧｅＮｉ−ｎ電極 ６１ ｎ−ＩｎＰ基板 ６２ ｎ−ＩｎＰバッファ層 ６３ ｎ−ＩｎＧａＡｓ界面安定化層 ６４ ｎ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層 ６５ ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層 ６６ ｎ−Ｍｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め層 ６７ Ｚｎ0.4Ｃｄ0.6Ｓｅウエル層 ６８ Ｍｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓｅバリア層 ６９ ｎ−Ｚｎ0.4Ｃｄ0.6Ｓｅウエル層 ７０ ｐ−Ｍｇ0.05Ｚｎ0.46Ｃｄ0.49Ｓｅ光閉じ込め層 ７１ ｎ−Ｍｇ0.2Ｚｎ0.4Ｃｄ0.4Ｓｅクラッド層 ７２ ｐ−Ｚｎ0.48Ｃｄ0.52Ｓｅ層 ７３ ｐ−ＩｎＧａＡｓ界面安定化層 ７４ ｐ−ＩｎＰ層 ７５ ｐ+−ＩｎＧａＡｓコンタクト層 ７６ ｐ電極 ７７ 接合界面 ８０ ｐ−ＩｎＰバッファ層 ８１ ｐ−ＩｎＰ基板 ８２ Ｉｎ金属層 ８３ 量子井戸活性層 ８５ エッチング除去 １００ ｎ電極 １０１ ｎ−ＧａＡｓ基板 １０２ ｎ−ＧａＡｓバッファ層 １０３ ｎ−ＧａＩｎＰ層 １０４ ｎ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層 １０５ ｎ−ＡｌＩｎＰ層 １０６ ｎ−ＧａＩｎＰ界面安定化層 １０７ ｎ−ＧａＮ／ＩｎＮ超格子層 １０８ ｎ−Ｇａ0.8Ｉｎ0.2Ｎバッファ層 １０９ ｎ−Ａｌ0.12Ｇａ0.68Ｉｎ0.2Ｎクラッド層 １１０ ｎ−Ｇａ0.8Ｉｎ0.2Ｎ光閉じ込め層 １１１ Ｇａ0.6Ｉｎ0.4Ｎウエル層 １１２ Ｇａ０．８Ｉｎ０．２Ｎバリア層 １１３ ｐ−Ｇａ0.8Ｉｎ0.2Ｎ光閉じ込め層 １１４ ｐ−Ａｌ0.12Ｇａ0.68Ｉｎ0.2Ｎクラッド層 １１５ ｐ−Ｇａ0.8Ｉｎ0.2Ｎ層 １１６ ｐ−Ｇａ0.8Ｉｎ0.2Ｎバッファ層 １１７ ｐ−ＧａＮ／ＩｎＮ超格子層 １１８ ｐ−ＧａＩｎＰ界面安定化層 １１９ ｐ−ＡｌＩｎＰ層 １２０ ｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層 １２１ ｐ−ＧａＩｎＰ層 １２２ ｐ+−ＧａＡｓコンタクト層 １２３ ｐ電極 １２４ ｎ型バンド障壁緩和層 １２５ ｐ型バンド障壁緩和層 １２６ 接合界面 １３０ サファイア基板 １３１ ＡｌＮバッファ層 １３２ ＧａＮバッファ層 １３３ ｎ−ＧａＮ層 １３４ ｎ電極 １３５ ｎ−ＡｌＧａＮクラッド層 １３６ ＧａＩｎＮ活性層 １３７ ｐ−ＡｌＧａＮクラッド層 １３８ ｐ−ＧａＮ層 １３９ ｐ−ＧａＮ層 １４０ ｐ−ＧａＮ／ＩｎＮ超格子層 １４１ ｐ−ＧａＩｎＰ界面安定化層 １４２ ｐ−ＡｌＩｎＰ層 １４３ ｐ−（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ層 １４４ ｐ−ＧａＩｎＰ層 １４５ ｐ+−ＧａＡｓコンタクト層 １４７ ｐ電極 １４８ ｐ型バンド障壁緩和層 １４９ 接合界面 ３００ Ｉｎ電極 ３０１ ｎ−ＧａＡｓ基板 ３０２ ｎ−ＧａＡｓバッファ層 ３０３ ｎ−ＺｎＳｅ層 ３０４ ｎ−ＺｎＳＳｅ層 ３０５ ｎ−ＭｇＺｎＳＳｅクラッド層 ３０６ ｎ−ＺｎＳＳｅ光閉じ込め層 ３０７ ＺｎＣｄＳｅ活性層 ３０８ ｐ−ＺｎＳＳｅ光閉じ込め層３０９ ｐ−Ｍｇ
ＺｎＳＳｅクラッド層 ３１０ ｐ−ＺｎＳＳｅ層 ３１１ ｐ−ＺｎＳｅ層 ３１２ ｐ−ＺｎＳｅ／ＺｎＴｅ多重量子井戸層 ３１３ ｐ−ＺｎＴｅコンタクト層 ３１４ 絶縁層 ３１５ Ｐｄ／Ｐｔ／Ａｕ電極
ＺｎＳＳｅクラッド層 ３１０ ｐ−ＺｎＳＳｅ層 ３１１ ｐ−ＺｎＳｅ層 ３１２ ｐ−ＺｎＳｅ／ＺｎＴｅ多重量子井戸層 ３１３ ｐ−ＺｎＴｅコンタクト層 ３１４ 絶縁層 ３１５ Ｐｄ／Ｐｔ／Ａｕ電極
Claims (13)
- 【請求項１】 発光層を含む１層以上の層からなる第１
の半導体層が、それぞれ１層以上の層からなる第２の半
導体層および第３の半導体層に挟まれて構成される半導
体発光素子であって、 前記第１の半導体層の母体を構成する元素が属する周期
律表の族と、前記第２および第３の半導体層の母体を構
成する元素が属する周期律表の族とが異なっていること
を特徴とする半導体発光素子。 - 【請求項２】 前記第１の半導体層がＩＩ−ＶＩ族化合
物半導体層であり、前記第２の半導体層および第３の半
導体層がＩＩＩ−Ｖ族化合物半導体層であることを特徴
とする請求項１記載の半導体発光素子。 - 【請求項３】 前記第２の半導体層および第３の半導体
層の、第１の半導体層と隣接する部分が、２から５分子
層厚のＩＩＩ−Ｖ族砒素化合物半導体層で構成されてい
ることを特徴とする請求項２記載の半導体発光素子。 - 【請求項４】 発光層を含む１層以上の層からなる第１
の半導体層が、それぞれ１層以上の層からなる第２の半
導体層および第３の半導体層に挟まれて構成される半導
体発光素子であって、 第１の半導体層が１層以上のＩＩＩ−Ｖ族窒素化合物半
導体層からなり、 第２の半導体層および第３の半導体層が窒素組成が１％
以下の１層以上のＩＩＩ−Ｖ族化合物半導体層を有する
１つ以上の層からなることを特徴とする半導体発光素
子。 - 【請求項５】 前記第２の半導体層および第３の半導体
層の、第１の半導体層と隣接する部分が、２から５分子
層厚のＩＩＩ−Ｖ族燐化合物半導体層で構成されている
ことを特徴とする請求項４記載の半導体発光素子。 - 【請求項６】 前記第２の半導体層および／または第３
の半導体層が、バンド障壁緩和層を有する事を特徴とす
る請求項１〜５のいずれかに記載の半導体発光素子。 - 【請求項７】 前記第２の半導体層と第３の半導体層の
導電型が互いに異なることを特徴とする請求項１〜６の
いずれかに記載の半導体発光素子。 - 【請求項８】 前記第２の半導体層および第３の半導体
層は、それぞれ第１の基板上および第２の基板上に積層
された１層以上の層からなり、 第１の基板、第２の半導体層、第１の半導体層、第３の
半導体層、第２の基板の順で層構成されている請求項１
〜７のいずれかに記載の半導体発光素子。 - 【請求項９】第１の基板上に、前記第２の半導体層を積
層し、この上に前記第１の半導体層の一部であって少な
くとも発光層を含む層を積層する第１の積層工程と、 第２の基板上に前記第３の半導体層を積層し、この上に
第１の積層工程で積層されなかった前記第１の半導体層
の残りの層を積層する第２の積層工程と、 前記積層工程により各層が形成された第１の基板と第２
の基板とを、第１の半導体層同士が向かい合うように直
接重ね合わせて貼り合わせる工程とを有する請求項１〜
８のいずれかに記載の半導体発光素子の製造方法。 - 【請求項１０】第１の基板上に、前記第２の半導体層を
積層し、この上に前記第１の半導体層の一部であって少
なくとも発光層を含む層を積層する第１の積層工程と、 第２の基板上に前記第３の半導体層を積層し、この上に
第１の積層工程で積層されなかった前記第１の半導体層
の残りの層を積層する第２の積層工程と、 前記積層工程により各層が形成された第１の基板と第２
の基板とを、第１の半導体層同士が向かい合うように直
接重ね合わせて貼り合わせる工程と、 貼り合わせ工程により製造された第１の基板、第２の半
導体層、第１の半導体層、第３の半導体層および第２の
基板からなる貼り合わせ基板の中で、第１の基板または
第２の基板のいずれか一方の少なくとも一部を除去する
工程と、 第１の基板または第２の基板が除去された面に電極、ま
たはストライプ構造と電極を形成する工程とを有する請
求項１〜７のいずれかに記載の半導体発光素子の製造方
法。 - 【請求項１１】 前記貼り合わせ工程における接合面を
形成する層は、第１の基板上および第２の基板上のいず
れにおいても同一組成からなることを特徴とする請求項
９または１０に記載の半導体発光素子の製造方法。 - 【請求項１２】 前記第１または第２の基板の少なくと
も一方の基板を、それらの基板上に成長する半導体エピ
タキシヤル成長層の成長温度より低い融点を有する金属
を用い、その成長温度より高い融点を有する支持体に融
着し、成長装置内で所定の成長温度で基板上に半導体層
をエピタキシャル成長させると同時に金属と半導体基板
の界面の接触抵抗を下げて金属電極を形成することを特
徴とする請求項９〜１１のいずれかに記載の半導体発光
素子の製造方法。 - 【請求項１３】 前記第１または第２の基板の少なくと
も一方の基板の前記の各層を形成する面とは反対側面
に、少なくとも１種類の金属電極材料を予め蒸着して金
属電極を形成し、その後基板表面上に半導体層をエピタ
キシヤル成長させる事を特徴とする請求項９〜１１のい
ずれかに記載の半導体発光素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14724396A JPH09331105A (ja) | 1996-06-10 | 1996-06-10 | 半導体発光素子とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14724396A JPH09331105A (ja) | 1996-06-10 | 1996-06-10 | 半導体発光素子とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09331105A true JPH09331105A (ja) | 1997-12-22 |
Family
ID=15425825
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14724396A Pending JPH09331105A (ja) | 1996-06-10 | 1996-06-10 | 半導体発光素子とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09331105A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045179A1 (fr) * | 2000-11-30 | 2002-06-06 | Shin-Etsu Handotai Co.,Ltd. | Dispositif emetteur de lumiere et son procede de fabrication et dispositif emetteur de lumiere visible |
| JP2008226930A (ja) * | 2007-03-08 | 2008-09-25 | Furukawa Electric Co Ltd:The | 半導体発光素子 |
| CN107909931A (zh) * | 2017-12-29 | 2018-04-13 | 西安智盛锐芯半导体科技有限公司 | 基于三色条形led芯片的虚拟led显示模组及6倍频显示方法 |
| CN108230927A (zh) * | 2017-12-29 | 2018-06-29 | 西安智盛锐芯半导体科技有限公司 | 基于三色条形led芯片的虚拟led显示模组及3倍频显示方法 |
| CN116247518A (zh) * | 2019-01-04 | 2023-06-09 | 深圳市中光工业技术研究院 | 外延晶片以及半导体激光器 |
-
1996
- 1996-06-10 JP JP14724396A patent/JPH09331105A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002045179A1 (fr) * | 2000-11-30 | 2002-06-06 | Shin-Etsu Handotai Co.,Ltd. | Dispositif emetteur de lumiere et son procede de fabrication et dispositif emetteur de lumiere visible |
| JP2008226930A (ja) * | 2007-03-08 | 2008-09-25 | Furukawa Electric Co Ltd:The | 半導体発光素子 |
| CN107909931A (zh) * | 2017-12-29 | 2018-04-13 | 西安智盛锐芯半导体科技有限公司 | 基于三色条形led芯片的虚拟led显示模组及6倍频显示方法 |
| CN108230927A (zh) * | 2017-12-29 | 2018-06-29 | 西安智盛锐芯半导体科技有限公司 | 基于三色条形led芯片的虚拟led显示模组及3倍频显示方法 |
| CN116247518A (zh) * | 2019-01-04 | 2023-06-09 | 深圳市中光工业技术研究院 | 外延晶片以及半导体激光器 |
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