JPH09331264A - パイプライン方式のビテルビデコーダ - Google Patents
パイプライン方式のビテルビデコーダInfo
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- JPH09331264A JPH09331264A JP8356342A JP35634296A JPH09331264A JP H09331264 A JPH09331264 A JP H09331264A JP 8356342 A JP8356342 A JP 8356342A JP 35634296 A JP35634296 A JP 35634296A JP H09331264 A JPH09331264 A JP H09331264A
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/63—Joint error correction and other techniques
- H03M13/6343—Error control coding in combination with techniques for partial response channels, e.g. recording
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- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Detection And Correction Of Errors (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【課題】高データレートをもつシステム用の信号シーケ
ンスの検出及び補正。 【解決手段】パイプライン方式のＶｉｔｅｒｂｉデコー
ダ（１００）は複数の回路段と、各段内の回路の動作を
制御するための同期クロック用配置とを有する。とく
に、入力段（１１０）は多レベル入力信号を偶数および
奇数ディジタルデータサンプルの流れに変換する。並列
前計算段（２００）は各サンプルに対するしきい値を最
適に確立し、シーケンス検出段（３００）はそのサンプ
ルに対する複数レベルの１つを指定してから、その指定
の有効性を判断する。有効性は多レベル符号化における
交番するサンプルのシーケンスの性質に従って判断され
る。シーケンスの性質の違背はシーケンス補正段（４０
０）で補正されるから、有効な符号化されたデータとク
ロック信号がデコーダの出力に送られる。
ンスの検出及び補正。 【解決手段】パイプライン方式のＶｉｔｅｒｂｉデコー
ダ（１００）は複数の回路段と、各段内の回路の動作を
制御するための同期クロック用配置とを有する。とく
に、入力段（１１０）は多レベル入力信号を偶数および
奇数ディジタルデータサンプルの流れに変換する。並列
前計算段（２００）は各サンプルに対するしきい値を最
適に確立し、シーケンス検出段（３００）はそのサンプ
ルに対する複数レベルの１つを指定してから、その指定
の有効性を判断する。有効性は多レベル符号化における
交番するサンプルのシーケンスの性質に従って判断され
る。シーケンスの性質の違背はシーケンス補正段（４０
０）で補正されるから、有効な符号化されたデータとク
ロック信号がデコーダの出力に送られる。
Description
【０００１】
【発明の属する技術分野】この発明は一般にエラー検出
および補正システムに関連し、とくに高データレートを
もつシステム用の多レベル符号化信号の最大見込みシー
ケンスの検出及び補正に関する。
および補正システムに関連し、とくに高データレートを
もつシステム用の多レベル符号化信号の最大見込みシー
ケンスの検出及び補正に関する。
【０００２】
【従来の技術】高品質ディジタル電気通信および記録用
システムは高データレートを確実に維持することができ
るチャンネルを必要とする。例えば、高分解能テレビジ
ョン（ＨＤＴＶ）信号用の伝送レートは毎秒１５０メガ
ビット（Ｍｂ／ｓ）から１０００Ｍｂ／ｓに及ぶ。一
方、ディジタルビデオ応用には、２００Ｍｂ／ｓを超え
るレートの高密度磁気記録を必要とするものもある。
システムは高データレートを確実に維持することができ
るチャンネルを必要とする。例えば、高分解能テレビジ
ョン（ＨＤＴＶ）信号用の伝送レートは毎秒１５０メガ
ビット（Ｍｂ／ｓ）から１０００Ｍｂ／ｓに及ぶ。一
方、ディジタルビデオ応用には、２００Ｍｂ／ｓを超え
るレートの高密度磁気記録を必要とするものもある。
【０００３】高密度磁気記録において、密接しているフ
ラックス遷移は干渉を重畳したり生成したりする。すな
わち、表現しているシンボル間で生ずるシンボル間干渉
である。
ラックス遷移は干渉を重畳したり生成したりする。すな
わち、表現しているシンボル間で生ずるシンボル間干渉
である。
【０００４】シンボル間干渉は記録応用ではヘッド媒体
チャンネルの、電気通信応用では伝送チャンネルの不十
分な帯域幅によって生じ得る。
チャンネルの、電気通信応用では伝送チャンネルの不十
分な帯域幅によって生じ得る。
【０００５】高データレートチャンネルの性能は、デー
タ記憶におけるＣｌａｓｓ−４部分応答（ＰＲ４）符号
化の使用、あるいはデータ再正または受信の際にＶｉｔ
ｅｒｂｉアルゴリズムを実行するために構成されるデー
タ検出器を用いる伝送チャンネルを通して拡大される。
とくに、ＰＲ４符号化制御はチャンネルのデータレート
において著しい性能の向上をもたらす一方、限られた帯
域幅でシンボル間干渉を制御する。さらに、部分応答符
号化はデータシーケンスの間で高い相関関係をもたらす
ので誤差を伴うデータ値の予測を容易にする。
タ記憶におけるＣｌａｓｓ−４部分応答（ＰＲ４）符号
化の使用、あるいはデータ再正または受信の際にＶｉｔ
ｅｒｂｉアルゴリズムを実行するために構成されるデー
タ検出器を用いる伝送チャンネルを通して拡大される。
とくに、ＰＲ４符号化制御はチャンネルのデータレート
において著しい性能の向上をもたらす一方、限られた帯
域幅でシンボル間干渉を制御する。さらに、部分応答符
号化はデータシーケンスの間で高い相関関係をもたらす
ので誤差を伴うデータ値の予測を容易にする。
【０００６】ＰＲ４波形は“高”“中”または“低”の
値を持つ３値の信号であり、“高”および“低”値は２
値の“１”であり、“中”値は“０”である。ＰＲ４波
形は２値（２進値）波形から２ビット間隔のそれ自身の
遅延バージョンを減算することによって、２進値波形か
ら得られる。２進値形式への再変換の前に、ＰＲ４デー
タの流れは交番するサンプルから得られる列に分解され
る。これらの“偶数”および“奇数”サンプルの列は、
“高”および“低”信号は交番しなければならず、また
“中”値のどのような数字によっても分離され得るとい
うことを示すＰＲ４符号化のシーケンスの性質に従う。
値を持つ３値の信号であり、“高”および“低”値は２
値の“１”であり、“中”値は“０”である。ＰＲ４波
形は２値（２進値）波形から２ビット間隔のそれ自身の
遅延バージョンを減算することによって、２進値波形か
ら得られる。２進値形式への再変換の前に、ＰＲ４デー
タの流れは交番するサンプルから得られる列に分解され
る。これらの“偶数”および“奇数”サンプルの列は、
“高”および“低”信号は交番しなければならず、また
“中”値のどのような数字によっても分離され得るとい
うことを示すＰＲ４符号化のシーケンスの性質に従う。
【０００７】Ｖｉｔｅｒｂｉアルゴリズムは干渉にもか
かわらずこれらの交番するデータサンプルの最大見込み
シーケンスを判断する反復法を提供し、Ｖｉｔｅｒｂｉ
検出器／デコーダはアルゴリズムに従ってデータシーケ
ンスを処理するために作動する。在来型のＶｉｔｅｒｂ
ｉデコーダの例は、Ｒｏｇｅｒ ＷｏｏｄとＤａｖｉｄ
Ｐｅｔｅｒｓｏｎによる“The Viterbi detection of
class 4 partial response on the magnetic recordin
g channel ”IEEE,Transactions on Communications,vo
l.COMM-34 no.5(1986)という題の論文において提唱され
ている。
かわらずこれらの交番するデータサンプルの最大見込み
シーケンスを判断する反復法を提供し、Ｖｉｔｅｒｂｉ
検出器／デコーダはアルゴリズムに従ってデータシーケ
ンスを処理するために作動する。在来型のＶｉｔｅｒｂ
ｉデコーダの例は、Ｒｏｇｅｒ ＷｏｏｄとＤａｖｉｄ
Ｐｅｔｅｒｓｏｎによる“The Viterbi detection of
class 4 partial response on the magnetic recordin
g channel ”IEEE,Transactions on Communications,vo
l.COMM-34 no.5(1986)という題の論文において提唱され
ている。
【０００８】ＷｏｏｄほかのＶｉｔｅｒｂｉデコーダは
Ａ／Ｄ変換回路、Ｖｉｔｅｒｂｉ論理およびランダムア
クセスメモリー（ＲＡＭ）から成る。Ｖｉｔｅｒｂｉ論
理ブロックはＲＡＭに接続された論理方法の単一の処理
用経路を含む。回路動作は再クロッキングが信号処理の
後でしか起こらないため、基本的に非同期である。さら
に、回路はＶｉｔｅｒｂｉデコーディングに必要な様々
なしきい値レベルを計算するための帰還ループを含む；
この帰還ループはデコーダの動作に相当な遅延をもたら
す。したがって、これらの因子は高周波での信頼できる
シーケンス検出動作に大きく影響するので、本発明は最
大見込みシーケンス検出および補正のスピードと信頼性
の改善に向けられている。
Ａ／Ｄ変換回路、Ｖｉｔｅｒｂｉ論理およびランダムア
クセスメモリー（ＲＡＭ）から成る。Ｖｉｔｅｒｂｉ論
理ブロックはＲＡＭに接続された論理方法の単一の処理
用経路を含む。回路動作は再クロッキングが信号処理の
後でしか起こらないため、基本的に非同期である。さら
に、回路はＶｉｔｅｒｂｉデコーディングに必要な様々
なしきい値レベルを計算するための帰還ループを含む；
この帰還ループはデコーダの動作に相当な遅延をもたら
す。したがって、これらの因子は高周波での信頼できる
シーケンス検出動作に大きく影響するので、本発明は最
大見込みシーケンス検出および補正のスピードと信頼性
の改善に向けられている。
【０００９】
【発明が解決しようとする課題】本発明は、複数の回路
段と各段の内部で回路の機能を制御するための同期クロ
ック用配置を備えたパイプライン方式のＶｉｔｅｒｂｉ
デコーダを提供する。とくに、このパイプライン方式の
デコーダは多レベル入力信号を偶数および奇数のデータ
サンプルの流れに変換するための入力段を含める。並列
前計算段は各サンプルに対ししきい値範囲を最適になる
ように確立し、シーケンス検出段は各サンプルに対し多
数のレベルのうちの１つを指定し、その後その指定の有
効性を判断する。有効性は多レベル符号化における入れ
替わるサンプルのシーケンスの性質に従って判断され
る。シーケンスの性質違反は、シーケンス補正段で補正
されるため、有効な符号化データおよびクロック信号が
デコーダの出力に送られる。こうして本発明は高データ
レートをもつシステム用の多レベル符号化信号の最大見
込みシーケンスを検出し、その補正をして、信号エラー
を検出し、補正することを目的としている。
段と各段の内部で回路の機能を制御するための同期クロ
ック用配置を備えたパイプライン方式のＶｉｔｅｒｂｉ
デコーダを提供する。とくに、このパイプライン方式の
デコーダは多レベル入力信号を偶数および奇数のデータ
サンプルの流れに変換するための入力段を含める。並列
前計算段は各サンプルに対ししきい値範囲を最適になる
ように確立し、シーケンス検出段は各サンプルに対し多
数のレベルのうちの１つを指定し、その後その指定の有
効性を判断する。有効性は多レベル符号化における入れ
替わるサンプルのシーケンスの性質に従って判断され
る。シーケンスの性質違反は、シーケンス補正段で補正
されるため、有効な符号化データおよびクロック信号が
デコーダの出力に送られる。こうして本発明は高データ
レートをもつシステム用の多レベル符号化信号の最大見
込みシーケンスを検出し、その補正をして、信号エラー
を検出し、補正することを目的としている。
【００１０】
【課題を解決するための手段】この発明の実施例では、
並列前計算段は現在の入力サンプルを様々なしきい値基
準レベルと比較し、そのサンプルに対し“高”“中”お
よび“低”の３レベルが指定される並列処理経路から成
る。従来のデコーダの典型では、これらのしきい値レベ
ルはデコーダの処理するスピードを著しく下落させるよ
うな遅延素子に関連づけられた帰還ループを経由して生
成されている。しかしながら本発明によれば、ここで示
される高度並列構成はそのような帰還ループの必要性を
除去し、その結果、関連する遅延を制限する一方、誤っ
た信号の最大見込みシーケンス検出の際に処理するスル
ープットを向上させる。
並列前計算段は現在の入力サンプルを様々なしきい値基
準レベルと比較し、そのサンプルに対し“高”“中”お
よび“低”の３レベルが指定される並列処理経路から成
る。従来のデコーダの典型では、これらのしきい値レベ
ルはデコーダの処理するスピードを著しく下落させるよ
うな遅延素子に関連づけられた帰還ループを経由して生
成されている。しかしながら本発明によれば、ここで示
される高度並列構成はそのような帰還ループの必要性を
除去し、その結果、関連する遅延を制限する一方、誤っ
た信号の最大見込みシーケンス検出の際に処理するスル
ープットを向上させる。
【００１１】とくに、５つのしきい値レベルは同時に計
算され、並列前計算段で現在のサンプルと比較される。
上側および下側のしきい値判断出力信号はその後シーケ
ンス検出段で使用するために生成される。これらのしき
い値判断は後の段の回路で単一の、２値ビット流に結合
されるので、“高”および“低”値は“１”になり、
“中”値は“０”になる。それぞれ“１”値が得られる
３レベルについての情報はシーケンス検出段回路からも
得られる。データおよび制御信号はシーケンス補正段に
あるデータおよびフラグシフトレジスタの内容をロード
し、シフトし、消去するために送られる。
算され、並列前計算段で現在のサンプルと比較される。
上側および下側のしきい値判断出力信号はその後シーケ
ンス検出段で使用するために生成される。これらのしき
い値判断は後の段の回路で単一の、２値ビット流に結合
されるので、“高”および“低”値は“１”になり、
“中”値は“０”になる。それぞれ“１”値が得られる
３レベルについての情報はシーケンス検出段回路からも
得られる。データおよび制御信号はシーケンス補正段に
あるデータおよびフラグシフトレジスタの内容をロード
し、シフトし、消去するために送られる。
【００１２】ここで、これらのシフトレジスタの内容は
入れ替わるシーケンスの性質の選定されたデータ違反を
補正するための排他的ＯＲ（ＸＯＲ）ゲート回路に並列
に接続される。補正はフラグシフトレジスタを経由して
“１”値を持つデータシフトレジスタ内の各ビットをト
ラッキングすることによって完成され、その後シーケン
ス検出段がそれをエラー（誤り）であると認識した場合
はそのビットを反転する。“フラッグされた”ビットが
エラーでないと判断された場合、それは変換されず、単
にシーケンス補正段を通ってデコーダの出力へシフトさ
れ、その後ノン・リターン・トゥ・ゼロ（ＮＲＺ）デー
タとして送られる。
入れ替わるシーケンスの性質の選定されたデータ違反を
補正するための排他的ＯＲ（ＸＯＲ）ゲート回路に並列
に接続される。補正はフラグシフトレジスタを経由して
“１”値を持つデータシフトレジスタ内の各ビットをト
ラッキングすることによって完成され、その後シーケン
ス検出段がそれをエラー（誤り）であると認識した場合
はそのビットを反転する。“フラッグされた”ビットが
エラーでないと判断された場合、それは変換されず、単
にシーケンス補正段を通ってデコーダの出力へシフトさ
れ、その後ノン・リターン・トゥ・ゼロ（ＮＲＺ）デー
タとして送られる。
【００１３】パイプライン方式のデコーダの利点は、多
レベル符号化入力信号における信頼性のある高周波デコ
ード用動作である。すなわち、新しいデコーダは１クロ
ックサイクルで上記の動作の完成を可能とするので、誤
差を伴う最大見込みシーケンスの検出および補正の処理
するスピードを著しく改善する。高速処理は、部分的に
は、新しい並列前計算段の高度に並列な回路構成によっ
て達成される。加えて、Ｖｉｔｅｒｂｉデコーダの段間
ではパイプライントポロジィ（位相幾何学）と同期クロ
ック用配置が各段での回路数を減らすので、動作の周波
数は高められる。
レベル符号化入力信号における信頼性のある高周波デコ
ード用動作である。すなわち、新しいデコーダは１クロ
ックサイクルで上記の動作の完成を可能とするので、誤
差を伴う最大見込みシーケンスの検出および補正の処理
するスピードを著しく改善する。高速処理は、部分的に
は、新しい並列前計算段の高度に並列な回路構成によっ
て達成される。加えて、Ｖｉｔｅｒｂｉデコーダの段間
ではパイプライントポロジィ（位相幾何学）と同期クロ
ック用配置が各段での回路数を減らすので、動作の周波
数は高められる。
【００１４】
【発明の実施の形態】図１について言及すると、改良さ
れたＶｉｔｅｒｂｉデコーダ１００はデコードする動作
のスピードを向上させるパイプライントポロジィを持つ
複数の同期回路段から成る。このパイプライン方式のデ
コーダは入力段１１０、並列前計算段２００、シーケン
ス検出段３００シーケンス補正段４００、および出力段
１５０から成る。
れたＶｉｔｅｒｂｉデコーダ１００はデコードする動作
のスピードを向上させるパイプライントポロジィを持つ
複数の同期回路段から成る。このパイプライン方式のデ
コーダは入力段１１０、並列前計算段２００、シーケン
ス検出段３００シーケンス補正段４００、および出力段
１５０から成る。
【００１５】一般に、改良されたデコーダ１００は(i)
３レベル（３値）のｃｌａｓｓ−４部分応答（ＰＲ４）
信号を受け、(ii)干渉にもかかわらずＰＲ４信号の正し
い値を識別し、(iii）その信号をノン・リターン・トゥ
・ゼロ（ＮＲＺ）信号形式に変換し、(iv)補正されたこ
れらのＰＲ４値を回路のＮＲＺ出力信号として配給す
る。この発明によれば、多段同期クロック用配置はクロ
ック用装置、例えば様々な段への入力に位置するレジス
タ間の回路数の減少をもたらすことによってＶｉｔｅｒ
ｂｉデコードするスピードを向上させる。レジスタは同
じクロック信号と同時であるため、それらの間の回路を
減らすことによってより高速なデコード動作がもたらさ
れるが、ここで明らかにする実施例によればそれは４０
０ＭＨｚもしくはそれ以上の可能性を有する。
３レベル（３値）のｃｌａｓｓ−４部分応答（ＰＲ４）
信号を受け、(ii)干渉にもかかわらずＰＲ４信号の正し
い値を識別し、(iii）その信号をノン・リターン・トゥ
・ゼロ（ＮＲＺ）信号形式に変換し、(iv)補正されたこ
れらのＰＲ４値を回路のＮＲＺ出力信号として配給す
る。この発明によれば、多段同期クロック用配置はクロ
ック用装置、例えば様々な段への入力に位置するレジス
タ間の回路数の減少をもたらすことによってＶｉｔｅｒ
ｂｉデコードするスピードを向上させる。レジスタは同
じクロック信号と同時であるため、それらの間の回路を
減らすことによってより高速なデコード動作がもたらさ
れるが、ここで明らかにする実施例によればそれは４０
０ＭＨｚもしくはそれ以上の可能性を有する。
【００１６】クロック信号Ｃ１およびＰＲ４信号は入力
段１１０で受信され、１：２デマルチプレクスのアナロ
グ・ディジタル（Ａ／Ｄ）変換器へ送られる。Ｃ１信号
は、望ましくは、連続したデータビットセルに連続する
上昇の遷移を持つものであり、単純な相補的出力信号装
置１１４を駆動して差分出力信号を生成する。在来型の
駆動回路１１６はＰＲ４信号を変換器１１２へ伝送す
る。
段１１０で受信され、１：２デマルチプレクスのアナロ
グ・ディジタル（Ａ／Ｄ）変換器へ送られる。Ｃ１信号
は、望ましくは、連続したデータビットセルに連続する
上昇の遷移を持つものであり、単純な相補的出力信号装
置１１４を駆動して差分出力信号を生成する。在来型の
駆動回路１１６はＰＲ４信号を変換器１１２へ伝送す
る。
【００１７】Ａ／Ｄ変換器１１２は偶数および奇数デー
タサンプルの２つのディジタイズしたデータ流を、それ
ぞれ半分の入力レートで送出する。したがって、４００
Ｍｂ／ｓＰＲ４入力データ流に対して、変換器１１２は
２００Ｍｂ／ｓ流の偶数サンプルＹE と、第二の２００
Ｍｂ／ｓ流内の奇数サンプルＹO とを作り出す。これら
のデータ流はスタガーされて、偶数サンプル流ＹE 内の
遷移が奇数サンプル流ＹO 内の遷移間の正しく中間にあ
るようにされる。偶と奇のサンプルは、次に、レジスタ
１１８ａ，ｂを通って並列前計算段２００に送られる。
タサンプルの２つのディジタイズしたデータ流を、それ
ぞれ半分の入力レートで送出する。したがって、４００
Ｍｂ／ｓＰＲ４入力データ流に対して、変換器１１２は
２００Ｍｂ／ｓ流の偶数サンプルＹE と、第二の２００
Ｍｂ／ｓ流内の奇数サンプルＹO とを作り出す。これら
のデータ流はスタガーされて、偶数サンプル流ＹE 内の
遷移が奇数サンプル流ＹO 内の遷移間の正しく中間にあ
るようにされる。偶と奇のサンプルは、次に、レジスタ
１１８ａ，ｂを通って並列前計算段２００に送られる。
【００１８】Ａ／Ｄ変換器１１２はまた２つの半分レー
トクロック信号Ｃ２E,O を送出するが、奇数クロック信
号Ｃ２O は偶数クロック信号Ｃ２E の反転形式のもので
ある。これらクロック信号は、デコーダ１００の各段に
送られて、この発明に従って、同期タイミング機構を作
り出している。
トクロック信号Ｃ２E,O を送出するが、奇数クロック信
号Ｃ２O は偶数クロック信号Ｃ２E の反転形式のもので
ある。これらクロック信号は、デコーダ１００の各段に
送られて、この発明に従って、同期タイミング機構を作
り出している。
【００１９】定数値Ａで基準サムホイール回路１２０に
より入力段１１０で生成されたものも並列前計算段２０
０に送られる。値Ａは、望ましくは６ビット値で、到来
するＰＲ４データ信号のほぼ半分の振幅を表すものであ
る。Ｖｉｔｅｒｂｉアルゴリズムの実行に従って、値Ａ
が誤りを含むＰＲ４信号の正しい値を判断するためのオ
フセットをもたらす。振幅検出回路は自動振幅追跡回路
（図示せず）のようなもので、ディジタル値の全範囲が
変換器によって作られることを確実なものとし、到来す
るＰＲ４信号の振幅内の変化にかかわらず、分解能の損
失が生じないようにしている。
より入力段１１０で生成されたものも並列前計算段２０
０に送られる。値Ａは、望ましくは６ビット値で、到来
するＰＲ４データ信号のほぼ半分の振幅を表すものであ
る。Ｖｉｔｅｒｂｉアルゴリズムの実行に従って、値Ａ
が誤りを含むＰＲ４信号の正しい値を判断するためのオ
フセットをもたらす。振幅検出回路は自動振幅追跡回路
（図示せず）のようなもので、ディジタル値の全範囲が
変換器によって作られることを確実なものとし、到来す
るＰＲ４信号の振幅内の変化にかかわらず、分解能の損
失が生じないようにしている。
【００２０】この発明によると、並列前計算段２００は
特定のサンプルの振幅推定値を判断するためのしきい値
を適応性を持って確定し、シーケンス検出段３００はサ
ンプルが置かれるべき３つのレベルがどれかを決定する
ための情報を帰還する。この後者の回路は次にＰＲ４符
号化における交番するサンプルのシーケンスの性質に従
って指定の有効性を判断する。シーケンスの性質の違背
はシーケンス補正段４００で補正され、そこではサンプ
ルデータの１６ビットが追跡され、違背発見時には、次
下で述べるように、“問題のあるビット”を変える。
特定のサンプルの振幅推定値を判断するためのしきい値
を適応性を持って確定し、シーケンス検出段３００はサ
ンプルが置かれるべき３つのレベルがどれかを決定する
ための情報を帰還する。この後者の回路は次にＰＲ４符
号化における交番するサンプルのシーケンスの性質に従
って指定の有効性を判断する。シーケンスの性質の違背
はシーケンス補正段４００で補正され、そこではサンプ
ルデータの１６ビットが追跡され、違背発見時には、次
下で述べるように、“問題のあるビット”を変える。
【００２１】２つのハーフレートの補正されたデータ
流、すなわち偶と奇とのサンプルＱE,O はシーケンス補
正段４００から出力段１５０へ送られる。ここで、サン
プルはマルチプレクサスイッチ１５５を介して“再結
合”されるが、スイッチ１５５ハーフレートの奇数クロ
ック信号Ｃ２O によってタイミングがとられているのが
望ましい。スイッチ１５５の出力はフルレートクロック
信号Ｃ１によってクロックされているレジスタ１５６の
データ入力に接続されている。Ｃ１信号はインバータ１
５８にも加えられるので、補正されたフルレートＮＲＺ
データとクロック信号がデコーダの出力で送出されう
る。
流、すなわち偶と奇とのサンプルＱE,O はシーケンス補
正段４００から出力段１５０へ送られる。ここで、サン
プルはマルチプレクサスイッチ１５５を介して“再結
合”されるが、スイッチ１５５ハーフレートの奇数クロ
ック信号Ｃ２O によってタイミングがとられているのが
望ましい。スイッチ１５５の出力はフルレートクロック
信号Ｃ１によってクロックされているレジスタ１５６の
データ入力に接続されている。Ｃ１信号はインバータ１
５８にも加えられるので、補正されたフルレートＮＲＺ
データとクロック信号がデコーダの出力で送出されう
る。
【００２２】並列前計算段２００、シーケンス検出段３
００、およびシーケンス補正段４００はそれぞれ、各サ
ンプル流ＹE とＹO について１つずつの、２つの同一回
路部分に割当てられるのがよい。記述と描図とを簡単に
するために、１つの部分だけを２つの前記段に対してす
ることとし、一般的な参照記号としてサンプルＹとハー
フレートクロック信号Ｃ２とを用いていく。
００、およびシーケンス補正段４００はそれぞれ、各サ
ンプル流ＹE とＹO について１つずつの、２つの同一回
路部分に割当てられるのがよい。記述と描図とを簡単に
するために、１つの部分だけを２つの前記段に対してす
ることとし、一般的な参照記号としてサンプルＹとハー
フレートクロック信号Ｃ２とを用いていく。
【００２３】図２は並列前計算段２００の回路図であ
る。現在の６ビット入力サンプルＹはレジスタ２０２で
受領され、次のクロックサイクルＣ２で比較器２１２−
２２０の第１の入力に送られる。ここで使用する“レジ
スタ”なる用語は望ましくは、６つの、エッジトリガさ
れた１ビットの、Ｄ型フリップフロップである装置を意
味する。図２−４の回路では、これらの装置はクロック
信号パルス列Ｃ２と同期して作動されている。
る。現在の６ビット入力サンプルＹはレジスタ２０２で
受領され、次のクロックサイクルＣ２で比較器２１２−
２２０の第１の入力に送られる。ここで使用する“レジ
スタ”なる用語は望ましくは、６つの、エッジトリガさ
れた１ビットの、Ｄ型フリップフロップである装置を意
味する。図２−４の回路では、これらの装置はクロック
信号パルス列Ｃ２と同期して作動されている。
【００２４】この発明によると、複数の並列処理用経路
を利用した並列前計算段が現在の入力サンプルＹを各種
のしきい値レベルと比較を行い、“高”、“中”、また
は“低”状態（３値）がそのサンプルに指定されるよう
にしている。この発明の一実施例では、２つの並列経路
が使用されている；しかし、この構成はさらに処理速度
を増大させるために拡張でき、ここでは例示として、５
つの並列処理経路を利用している。
を利用した並列前計算段が現在の入力サンプルＹを各種
のしきい値レベルと比較を行い、“高”、“中”、また
は“低”状態（３値）がそのサンプルに指定されるよう
にしている。この発明の一実施例では、２つの並列経路
が使用されている；しかし、この構成はさらに処理速度
を増大させるために拡張でき、ここでは例示として、５
つの並列処理経路を利用している。
【００２５】とくに、入力サンプルＹは一時的にレジス
タ２０５内に記憶され、比較器２１２の第２の入力へサ
ンプルＹ´として送られる。２つの“オフセット”基準
流がサンプルＹに対して、６ビット値Ａを加算および減
算することにより、サンプルＹから生成される。〈Ｙ＋
Ａ〉ブロック２０４と、〈Ｙ−Ａ〉ブロック２０６とは
それぞれ加算器および減算器回路を表し、それぞれレジ
スタ２０８、２１０を介して比較器２１４、２１６の第
２の入力にそれらの和と差の出力が接続されている。Ｙ
´、〈Ｙ＋Ａ〉、および〈Ｙ−Ａ〉基準レベルは、それ
ぞれレジスタを通り、１クロックサイクル遅延している
ので、比較器２１２−２１６の入力では前のサンプルを
表すことになる。
タ２０５内に記憶され、比較器２１２の第２の入力へサ
ンプルＹ´として送られる。２つの“オフセット”基準
流がサンプルＹに対して、６ビット値Ａを加算および減
算することにより、サンプルＹから生成される。〈Ｙ＋
Ａ〉ブロック２０４と、〈Ｙ−Ａ〉ブロック２０６とは
それぞれ加算器および減算器回路を表し、それぞれレジ
スタ２０８、２１０を介して比較器２１４、２１６の第
２の入力にそれらの和と差の出力が接続されている。Ｙ
´、〈Ｙ＋Ａ〉、および〈Ｙ−Ａ〉基準レベルは、それ
ぞれレジスタを通り、１クロックサイクル遅延している
ので、比較器２１２−２１６の入力では前のサンプルを
表すことになる。
【００２６】比較器２１８、２２０は現在のサンプルＹ
を前のしきい値レベルＴＨ１、ＴＨ２と比較する構成を
とる。ＴＨ１とＴＨ２とは保持状態回路２２５によって
生成される。回路２２５には、その中核に、スイッチＳ
Ｗ１がある。とくにスイッチＳＷ１の出力Ｐ１、Ｐ２が
レジスタ２２６、２２８を介してスイッチＳＷ１へ入力
ｄ、ｅとして戻り、比較器２１８、２２０にはそれぞれ
ＴＨ１、ＴＨ２として加えられている。スイッチＳＷ１
の残りの入力ａ−ｃは、レジスタ２３０−２３４を経由
した、基準レベルＹ´、〈Ｙ＋Ａ〉、〈Ｙ−Ａ〉のさら
に遅延したバージョンである。
を前のしきい値レベルＴＨ１、ＴＨ２と比較する構成を
とる。ＴＨ１とＴＨ２とは保持状態回路２２５によって
生成される。回路２２５には、その中核に、スイッチＳ
Ｗ１がある。とくにスイッチＳＷ１の出力Ｐ１、Ｐ２が
レジスタ２２６、２２８を介してスイッチＳＷ１へ入力
ｄ、ｅとして戻り、比較器２１８、２２０にはそれぞれ
ＴＨ１、ＴＨ２として加えられている。スイッチＳＷ１
の残りの入力ａ−ｃは、レジスタ２３０−２３４を経由
した、基準レベルＹ´、〈Ｙ＋Ａ〉、〈Ｙ−Ａ〉のさら
に遅延したバージョンである。
【００２７】制御信号Ｌ１、Ｌ２は、次のＳＷ１真理値
表に従ってＳＷ１がその入力の２つを出力Ｐ１、Ｐ２と
して選ぶことができるようにする：
表に従ってＳＷ１がその入力の２つを出力Ｐ１、Ｐ２と
して選ぶことができるようにする：
【００２８】
【表１】 制御信号Ｌ１、Ｌ２は、後に述べるように、スイッチＳ
Ｗ２の出力Ｐ１、Ｐ２の１サイクル遅延したバージョン
である。Ｌ１、Ｌ２の各々が“０”状態とすると、保持
状態回路２２５によって保持状態が作られる。この場
合、入力ｄ、ｅが上述のようにＳＷ１の出力として選択
される。
Ｗ２の出力Ｐ１、Ｐ２の１サイクル遅延したバージョン
である。Ｌ１、Ｌ２の各々が“０”状態とすると、保持
状態回路２２５によって保持状態が作られる。この場
合、入力ｄ、ｅが上述のようにＳＷ１の出力として選択
される。
【００２９】こうして、現在の入力サンプルＹの同時比
較が振幅に関して、比較器２１２で修正されていない前
のサンプルＹ´について、比較器２１４において前のサ
ンプル〈Ｙ＋Ａ〉について、比較器２１６において前の
サンプル〈Ｙ−Ａ〉について、比較器２１８において前
のしきい値ＴＨ１について、および比較器２２０におい
て前のしきい値ＴＨ２について、それぞれ行われ、以前
のデコーダに関連した帰還ループ遅延をなくすような並
列処理構成が提供されるようにしている。
較が振幅に関して、比較器２１２で修正されていない前
のサンプルＹ´について、比較器２１４において前のサ
ンプル〈Ｙ＋Ａ〉について、比較器２１６において前の
サンプル〈Ｙ−Ａ〉について、比較器２１８において前
のしきい値ＴＨ１について、および比較器２２０におい
て前のしきい値ＴＨ２について、それぞれ行われ、以前
のデコーダに関連した帰還ループ遅延をなくすような並
列処理構成が提供されるようにしている。
【００３０】比較器２１２−２２０の出力は、スイッチ
ＳＷ２の入力ａ−ｅに接続されている。ここで、制御信
号Ｌ１、Ｌ２はＳＷ２が次の真理値表に従って、その入
力の２つを出力Ｐ１、Ｐ２として選択できるようにす
る：
ＳＷ２の入力ａ−ｅに接続されている。ここで、制御信
号Ｌ１、Ｌ２はＳＷ２が次の真理値表に従って、その入
力の２つを出力Ｐ１、Ｐ２として選択できるようにす
る：
【００３１】
【表２】 ＳＷ２の出力Ｐ１、Ｐ２は、とりわけ、前のしきい値Ｔ
Ｈ１とＴＨ２を更新するために使用される上側と下側の
しきい値判断を表している。とくに、スイッチＳＷ１、
ＳＷ２はＴＨ１、ＴＨ２を最適に更新するか、対応する
比較器出力２１８、２２０でＴＨ１、ＴＨ２を選定する
かのいずれかをするよう構成されている。前のしきい値
の更新は、並列前計算段における一番遅い計算を表すし
きい値の更新であるから、２クロックサイクルに亘り、
処理のためのボトルネックの可能性を排除している。さ
らに特記すべきこととして、ＴＨ１とＴＨ２とは現在の
サンプルＹが真の“±１”状態をもつときに更新され
る。すなわち、到来するサンプルが真の“０”であれ
ば、ＴＨ１とＴＨ２とは“＋１”か“−１”のサンプル
が受領されるまで保持状態が維持され、“±１”サンプ
ルの受領時にしきい値が更新されかつ／または変化され
る。
Ｈ１とＴＨ２を更新するために使用される上側と下側の
しきい値判断を表している。とくに、スイッチＳＷ１、
ＳＷ２はＴＨ１、ＴＨ２を最適に更新するか、対応する
比較器出力２１８、２２０でＴＨ１、ＴＨ２を選定する
かのいずれかをするよう構成されている。前のしきい値
の更新は、並列前計算段における一番遅い計算を表すし
きい値の更新であるから、２クロックサイクルに亘り、
処理のためのボトルネックの可能性を排除している。さ
らに特記すべきこととして、ＴＨ１とＴＨ２とは現在の
サンプルＹが真の“±１”状態をもつときに更新され
る。すなわち、到来するサンプルが真の“０”であれ
ば、ＴＨ１とＴＨ２とは“＋１”か“−１”のサンプル
が受領されるまで保持状態が維持され、“±１”サンプ
ルの受領時にしきい値が更新されかつ／または変化され
る。
【００３２】ＳＷ２からのＰ１およびＰ２信号が図３に
示すシーケンス検出段３００に提供される。これらの信
号は一時的にレジスタ３０２ａ，ｂに記憶され、そこで
Ｃ２によって再クロックにかけられて、データのタイミ
ングが改善されてから、それぞれ制御信号Ｌ１，Ｌ２と
してＳＷ１，ＳＷ２に供給される。再クロックは比較器
２１２−２２０の大きな伝搬遅延許容のために望ましい
ことである。
示すシーケンス検出段３００に提供される。これらの信
号は一時的にレジスタ３０２ａ，ｂに記憶され、そこで
Ｃ２によって再クロックにかけられて、データのタイミ
ングが改善されてから、それぞれ制御信号Ｌ１，Ｌ２と
してＳＷ１，ＳＷ２に供給される。再クロックは比較器
２１２−２２０の大きな伝搬遅延許容のために望ましい
ことである。
【００３３】この発明の一つの特徴は、シーケンス検出
段３００がＰ１とＰ２の値に基づいて、現在のサンプル
Ｙに対して３値レベルを指定することである。とくに、
これらの信号がＯＲゲート３０４へ入力として提供さ
れ、そこで２つのしきい値判断の結果が結合されて単一
の、２値ビット流Ｄとされ、“高”および“低”値が
“１”に、“中”値が“０”となる。この信号Ｄはレジ
スタ３２２のデータ入力に転送され、その後、シーケン
ス補正段４００に送られる。
段３００がＰ１とＰ２の値に基づいて、現在のサンプル
Ｙに対して３値レベルを指定することである。とくに、
これらの信号がＯＲゲート３０４へ入力として提供さ
れ、そこで２つのしきい値判断の結果が結合されて単一
の、２値ビット流Ｄとされ、“高”および“低”値が
“１”に、“中”値が“０”となる。この信号Ｄはレジ
スタ３２２のデータ入力に転送され、その後、シーケン
ス補正段４００に送られる。
【００３４】この発明の別な特徴は、シーケンス検出段
３００がビット流Ｄについて交番するシーケンスの性質
に関する違背をチェックする。チェックは、部分的に
は、データＤをホールドする（保持状態）か次の段階へ
とそれをクロックで送る（クロック状態）のいずれかに
よって達成される。保持またはクロック状態の選択はＯ
Ｒゲート３０４の出力状態によって判断される。すなわ
ち、レジスタ３１４、３１６への入力におかれているス
イッチ３０６、３０８を制御するＤ信号によって判断さ
れ、“１”という値がデータ流Ｄ内にあることが注目さ
れる。
３００がビット流Ｄについて交番するシーケンスの性質
に関する違背をチェックする。チェックは、部分的に
は、データＤをホールドする（保持状態）か次の段階へ
とそれをクロックで送る（クロック状態）のいずれかに
よって達成される。保持またはクロック状態の選択はＯ
Ｒゲート３０４の出力状態によって判断される。すなわ
ち、レジスタ３１４、３１６への入力におかれているス
イッチ３０６、３０８を制御するＤ信号によって判断さ
れ、“１”という値がデータ流Ｄ内にあることが注目さ
れる。
【００３５】とくに、保持状態がＤ＝１のときに用意さ
れ、Ｄ＝１はＨ端末位置内のスイッチ３０６、３０８に
加えられて、レジスタ３１４、３１６と共働するループ
がＸＯＲゲート３１０、３１２への入力に作り出され
る。次のクロックサイクルでは、レジスタの出力は、そ
れらが入力と同じ極性であるから、レジスタの出力は変
わらない。
れ、Ｄ＝１はＨ端末位置内のスイッチ３０６、３０８に
加えられて、レジスタ３１４、３１６と共働するループ
がＸＯＲゲート３１０、３１２への入力に作り出され
る。次のクロックサイクルでは、レジスタの出力は、そ
れらが入力と同じ極性であるから、レジスタの出力は変
わらない。
【００３６】これとは対照的に、Ｄ＝０のときにクロッ
ク状態となり、スイッチ３０６、３０８の構成は、その
入力にＰ２およびＰ１信号を受領するようになる。各Ｘ
ＯＲゲート３１０、３１２への入力の一つは１クロック
サイクル遅れている（それぞれレジスタ３１４、３１６
による）から、レジスタへの入力はそれぞれの出力と比
較される。これらの比較結果はＯＲゲート３１８で結合
され、その出力がレジスタ３２０を経由して、信号Ｅと
してシーケンス補正段に送られる。
ク状態となり、スイッチ３０６、３０８の構成は、その
入力にＰ２およびＰ１信号を受領するようになる。各Ｘ
ＯＲゲート３１０、３１２への入力の一つは１クロック
サイクル遅れている（それぞれレジスタ３１４、３１６
による）から、レジスタへの入力はそれぞれの出力と比
較される。これらの比較結果はＯＲゲート３１８で結合
され、その出力がレジスタ３２０を経由して、信号Ｅと
してシーケンス補正段に送られる。
【００３７】図４はシーケンス補正段４００の構成図
で、ＸＯＲゲート回路に接続された複数のシフトレジス
タで成る。この段４００の偶数および奇数サンプル部は
出力信号ＱEOを生成するようにしてあり、この信号が出
力段１５０の再結合スイッチ１５５に送られている。
で、ＸＯＲゲート回路に接続された複数のシフトレジス
タで成る。この段４００の偶数および奇数サンプル部は
出力信号ＱEOを生成するようにしてあり、この信号が出
力段１５０の再結合スイッチ１５５に送られている。
【００３８】シーケンス補正段４００は選定されたＤ流
ビットを交番するシーケンスの性質についての違背に対
して補正をするための手段を提供している。これは、部
分的には、Ｄ流の中の各“１”に“フラグを立てる”こ
とにより達成され、２つの１６ビットシフトレジスタ
（ｓ−ｒ）を用いて所定の経路に出力している。したが
って、この段４００の各部はデータ流Ｄのための１６ビ
ットデータシフトレジスタ４１０、“フラグ”のための
１６ビットフラグシフトレジスタ４２０、および５つの
ＸＯＲゲートをもつＸＯＲ回路で構成されている。
ビットを交番するシーケンスの性質についての違背に対
して補正をするための手段を提供している。これは、部
分的には、Ｄ流の中の各“１”に“フラグを立てる”こ
とにより達成され、２つの１６ビットシフトレジスタ
（ｓ−ｒ）を用いて所定の経路に出力している。したが
って、この段４００の各部はデータ流Ｄのための１６ビ
ットデータシフトレジスタ４１０、“フラグ”のための
１６ビットフラグシフトレジスタ４２０、および５つの
ＸＯＲゲートをもつＸＯＲ回路で構成されている。
【００３９】図５はシーケンス補正段４００の回路の一
部の相互接続を示す模式化した回路である。各シフトレ
ジスタの並列出力はＸＯＲゲートのそれぞれの入力に接
続され、ロード動作の際は、データｓ−ｒ４１０の出力
ｑ0 はＸＯＲゲート４３２でフラグｓ−ｒ４２０の出力
ｑ0 と“排他的論理和”がとられる。この演算の結果
が、ＸＯＲゲート４３２の出力を経由して、データｓ−
ｒ４１０の並列出力ｐ1に送られる。
部の相互接続を示す模式化した回路である。各シフトレ
ジスタの並列出力はＸＯＲゲートのそれぞれの入力に接
続され、ロード動作の際は、データｓ−ｒ４１０の出力
ｑ0 はＸＯＲゲート４３２でフラグｓ−ｒ４２０の出力
ｑ0 と“排他的論理和”がとられる。この演算の結果
が、ＸＯＲゲート４３２の出力を経由して、データｓ−
ｒ４１０の並列出力ｐ1に送られる。
【００４０】再び図４に戻って、ビット流Ｄがデータｓ
−ｒ４１０の直列データ入力に送られ、信号Ｅがそのレ
ジスタの並列／直列制御入力に送られる。インバータ４
２５は制御入力におけるＤの極性をフラグｓ−ｒへ送
る。さらに、フラグｓ−ｒ４２０の第一の入力ビットは
論理“１”に結線されており、この値はロード動作中は
そのレジスタ位置に記憶され；他の並列入力は論理
“０”に結線されている。
−ｒ４１０の直列データ入力に送られ、信号Ｅがそのレ
ジスタの並列／直列制御入力に送られる。インバータ４
２５は制御入力におけるＤの極性をフラグｓ−ｒへ送
る。さらに、フラグｓ−ｒ４２０の第一の入力ビットは
論理“１”に結線されており、この値はロード動作中は
そのレジスタ位置に記憶され；他の並列入力は論理
“０”に結線されている。
【００４１】Ｄ信号とＥ信号とはシフトレジスタの内容
をシフトし、ロードし、消去することができる。とく
に、Ｅ＝１は１ビット右へ正規のシフトをさせるもので
あり、Ｅ＝０はシフトレジスタからＸＯＲゲートへ並列
ロードシフトさせるものであり、Ｄ＝１は消去（クリ
ア）とロード動作であり、Ｄ＝０はシフト動作である。
をシフトし、ロードし、消去することができる。とく
に、Ｅ＝１は１ビット右へ正規のシフトをさせるもので
あり、Ｅ＝０はシフトレジスタからＸＯＲゲートへ並列
ロードシフトさせるものであり、Ｄ＝１は消去（クリ
ア）とロード動作であり、Ｄ＝０はシフト動作である。
【００４２】フラグｓ−ｒはＤデータ流内の“問題のビ
ット”（不鮮明な“１”の値）の追跡を維持するように
機能する。その理由は、そのビットを修正するかどうか
の判断がシーケンス検出段３００で行われることによ
る。追跡は結線された“１”をフラグｓ−ｒ４２０の第
１のビット位置（“フラグ”）にロードするのを、デー
タｓ−ｒ４１０内に問題のビットが出現した、すなわち
ロード動作と、同時に行うことによって結果がもたらさ
れる。“０”値が検出され、データｓ−ｒ内に受領され
ると、フラグは問題のビットと順に移動し、そのビット
の位置を追跡する。他の“１”値が後に検出され、問題
のビットと同じ極性であると判断されて、シーケンスの
性質に違背するとなると、後者のフラグを立てられたビ
ットが誤っていると判断されて、反転される。並列ロー
ド動作がこの反転を行う。もし“１”値が後に検出さ
れ、問題のビットとは反対の極性であると判断されたと
きは、フラグを立てられたビットは誤りではないと判断
され、単にシフトがされ、不変のままデータｓ−ｒ４１
０を通って出力Ｑへ進む。そこで、２つのデータｓ−ｒ
４１０E,O の直列出力がスイッチ１５５に接続されて、
そこで偶数および奇数のデータ信号ＱE,O が再結合さ
れ、デコードされた、すなわち０または１のビットとし
て分配される。
ット”（不鮮明な“１”の値）の追跡を維持するように
機能する。その理由は、そのビットを修正するかどうか
の判断がシーケンス検出段３００で行われることによ
る。追跡は結線された“１”をフラグｓ−ｒ４２０の第
１のビット位置（“フラグ”）にロードするのを、デー
タｓ−ｒ４１０内に問題のビットが出現した、すなわち
ロード動作と、同時に行うことによって結果がもたらさ
れる。“０”値が検出され、データｓ−ｒ内に受領され
ると、フラグは問題のビットと順に移動し、そのビット
の位置を追跡する。他の“１”値が後に検出され、問題
のビットと同じ極性であると判断されて、シーケンスの
性質に違背するとなると、後者のフラグを立てられたビ
ットが誤っていると判断されて、反転される。並列ロー
ド動作がこの反転を行う。もし“１”値が後に検出さ
れ、問題のビットとは反対の極性であると判断されたと
きは、フラグを立てられたビットは誤りではないと判断
され、単にシフトがされ、不変のままデータｓ−ｒ４１
０を通って出力Ｑへ進む。そこで、２つのデータｓ−ｒ
４１０E,O の直列出力がスイッチ１５５に接続されて、
そこで偶数および奇数のデータ信号ＱE,O が再結合さ
れ、デコードされた、すなわち０または１のビットとし
て分配される。
【００４３】パイプラインＶｉｔｅｒｂｉデコーダ１０
０の動作をここで図１−５を参照して説明していく。Ｐ
Ｒ４アナログ信号は、偶数および奇数のデータサンプル
Ｙの２つの、６ビット流に入力段１１０で変換される。
次にサンプルＹは比較器２１２で未修正の前のサンプル
Ｙ´の各々と振幅で比較がされ、比較器２１４で前のサ
ンプル〈Ｙ＋Ａ〉の各々と比較がされ、比較器２１６で
前のサンプル〈Ｙ−Ａ〉の各々と比較がされ、比較器２
１８で前のしきい値ＴＨ１の各々と比較がされ、また比
較器２２０で前のしきい値ＴＨ２の各々と比較がされ
る。比較器２１２−２２０の出力の２つはスイッチＳＷ
２を介して選択されて、“高”、“中”および“低”状
態がサンプルに指定される。
０の動作をここで図１−５を参照して説明していく。Ｐ
Ｒ４アナログ信号は、偶数および奇数のデータサンプル
Ｙの２つの、６ビット流に入力段１１０で変換される。
次にサンプルＹは比較器２１２で未修正の前のサンプル
Ｙ´の各々と振幅で比較がされ、比較器２１４で前のサ
ンプル〈Ｙ＋Ａ〉の各々と比較がされ、比較器２１６で
前のサンプル〈Ｙ−Ａ〉の各々と比較がされ、比較器２
１８で前のしきい値ＴＨ１の各々と比較がされ、また比
較器２２０で前のしきい値ＴＨ２の各々と比較がされ
る。比較器２１２−２２０の出力の２つはスイッチＳＷ
２を介して選択されて、“高”、“中”および“低”状
態がサンプルに指定される。
【００４４】最初に、比較器２１８、２２０の出力が選
択される。その理由は制御信号Ｌ１、Ｌ２の各々が
“０”状態を有するからである。これら選択された出力
はまた“保持状態”回路のスイッチＳＷ１によって選択
され、しきい値ＴＨ１、ＴＨ２として記憶される。次の
数クロックサイクルの後に、この回路は比較器２１２−
２２０からの２つの出力を、ＳＷ２真理値表に従って、
しきい値判断出力Ｐ１、Ｐ２として選択する。例えば、
Ｌ１＝１でＬ２＝０であれば、ＳＷ２の出力はＰ１＝
ａ、Ｐ２＝ｃであり、これは比較器２１２と２１６の出
力が選択されることである。もし現在のサンプルＹが前
の未修正のサンプルＹ´よりも大きいときは、Ｐ１は値
“１”を有し、もしＹが前の修正されたサンプル〈Ｙ−
Ａ〉よりも大きければ、Ｐ２は値“１”を有する。
択される。その理由は制御信号Ｌ１、Ｌ２の各々が
“０”状態を有するからである。これら選択された出力
はまた“保持状態”回路のスイッチＳＷ１によって選択
され、しきい値ＴＨ１、ＴＨ２として記憶される。次の
数クロックサイクルの後に、この回路は比較器２１２−
２２０からの２つの出力を、ＳＷ２真理値表に従って、
しきい値判断出力Ｐ１、Ｐ２として選択する。例えば、
Ｌ１＝１でＬ２＝０であれば、ＳＷ２の出力はＰ１＝
ａ、Ｐ２＝ｃであり、これは比較器２１２と２１６の出
力が選択されることである。もし現在のサンプルＹが前
の未修正のサンプルＹ´よりも大きいときは、Ｐ１は値
“１”を有し、もしＹが前の修正されたサンプル〈Ｙ−
Ａ〉よりも大きければ、Ｐ２は値“１”を有する。
【００４５】Ｐ１、Ｐ２信号は次にＯＲゲート３０４で
結合されて単一の、２値ビット流Ｄとなり、“高”およ
び“低”値が“１”に、“中”値が“０”となる。各
“１“値が求められる元である３値レベルについての情
報がシーケンス検出段３００から得られ、シーケンス検
出段３００は上側のＰ１と下側のＰ２しきい値判断を検
査する。とくに、ＸＯＲゲート３１０、３１２はレジス
タ３１４、３１６への入力をそれぞれの出力と比較し、
その結果がＯＲゲート３１８で結合される。上側のしき
い値についての変更から“１”値が生ずるときにはデー
タ値の補正は必要としないから、レジスタの出力と入力
のの比較はＯＲゲート３１８の出力Ｅで“高”値を生
じ、ゲート３１８はシーケンス補正段４００を介しての
データの正常の直列シフトを生じさせる。
結合されて単一の、２値ビット流Ｄとなり、“高”およ
び“低”値が“１”に、“中”値が“０”となる。各
“１“値が求められる元である３値レベルについての情
報がシーケンス検出段３００から得られ、シーケンス検
出段３００は上側のＰ１と下側のＰ２しきい値判断を検
査する。とくに、ＸＯＲゲート３１０、３１２はレジス
タ３１４、３１６への入力をそれぞれの出力と比較し、
その結果がＯＲゲート３１８で結合される。上側のしき
い値についての変更から“１”値が生ずるときにはデー
タ値の補正は必要としないから、レジスタの出力と入力
のの比較はＯＲゲート３１８の出力Ｅで“高”値を生
じ、ゲート３１８はシーケンス補正段４００を介しての
データの正常の直列シフトを生じさせる。
【００４６】もし、２つの継続する“１”値が上側のし
きい値の同じ“側”で生ずる、すなわち同じ極性、とす
れば、並列ロード動作（Ｄ＝１、Ｅ＝０）が実行され
て、フラグを立てたビットを反転して補正する。すなわ
ち、並列ロード動作がシフトレジスタの内容について実
行されて、問題のビットを、例えば“高”から“低”へ
変える。この発明の一実施例によると、この回路は一番
古い問題のビット、すなわちシーケンス／シフトレジス
タ内の一番下流にあるビットを変える。
きい値の同じ“側”で生ずる、すなわち同じ極性、とす
れば、並列ロード動作（Ｄ＝１、Ｅ＝０）が実行され
て、フラグを立てたビットを反転して補正する。すなわ
ち、並列ロード動作がシフトレジスタの内容について実
行されて、問題のビットを、例えば“高”から“低”へ
変える。この発明の一実施例によると、この回路は一番
古い問題のビット、すなわちシーケンス／シフトレジス
タ内の一番下流にあるビットを変える。
【００４７】もし、次のビット、すなわち、問題のビッ
トの次が反対の極性であれば、消去動作（Ｄ＝１、Ｅ＝
１）が実行される。すなわち、そのビットがレジスタに
シフトダウンされ、フラグが消去され、シーケンスが開
始される。もし“低”値が“高”に続くと、正常のシフ
ト（Ｄ＝０、Ｅ＝１）動作が生ずる。“値”がいくつで
も“高”で問題のあるものの後に生ずることができる。
このような方法で、データ流Ｄの各“高”が検査され
て、ＰＲ４符号化の交番するシーケンスの性質に従った
ものであることが確かめられる。
トの次が反対の極性であれば、消去動作（Ｄ＝１、Ｅ＝
１）が実行される。すなわち、そのビットがレジスタに
シフトダウンされ、フラグが消去され、シーケンスが開
始される。もし“低”値が“高”に続くと、正常のシフ
ト（Ｄ＝０、Ｅ＝１）動作が生ずる。“値”がいくつで
も“高”で問題のあるものの後に生ずることができる。
このような方法で、データ流Ｄの各“高”が検査され
て、ＰＲ４符号化の交番するシーケンスの性質に従った
ものであることが確かめられる。
【００４８】これまでの実施例は誤りを有するデータ値
の最大見込みシーケンスを検出するものについて記述し
てきたが、この発明の趣旨を変えない範囲で各種の他の
適用や修正をすることができる。例えば、この発明は、
同種、多段、パイプライン構成を有するが、２つだけの
処理用経路をもつ並列前計算段を備えたデコーダに応用
できる。別な実施例では、一つの処理用経路内に加算器
経路を含ませて、値Ａを現在のサンプルＹに加え、か
つ、別の処理用経路内に減算器経路を置いて、値Ａをサ
ンプルＹから減ずるようにする。和と差のしきい値結果
を現在のサンプルと比較し、しきい値を更新する必要性
により、帰還ループが間欠的に遅延を加えるようにす
る；しかし、これらの遅延の効果は発明の全体構築に照
らして最小のものとなる。
の最大見込みシーケンスを検出するものについて記述し
てきたが、この発明の趣旨を変えない範囲で各種の他の
適用や修正をすることができる。例えば、この発明は、
同種、多段、パイプライン構成を有するが、２つだけの
処理用経路をもつ並列前計算段を備えたデコーダに応用
できる。別な実施例では、一つの処理用経路内に加算器
経路を含ませて、値Ａを現在のサンプルＹに加え、か
つ、別の処理用経路内に減算器経路を置いて、値Ａをサ
ンプルＹから減ずるようにする。和と差のしきい値結果
を現在のサンプルと比較し、しきい値を更新する必要性
により、帰還ループが間欠的に遅延を加えるようにす
る；しかし、これらの遅延の効果は発明の全体構築に照
らして最小のものとなる。
【００４９】
【発明の効果】この改良されたＶｉｔｅｒｂｉデコーダ
でここに記述したものはデータのスループットと、信頼
性のある、最大見込みシーケンス検出と高周波数動作に
おける誤りを含む信号の補正の処理スピードとを著しく
改善した。高速処理はパイプライントポロジイと同期ク
ロック用配置とをＶｉｔｅｒｂｉデコーダの段階内に置
くことによって達成され、Ｖｉｔｅｒｂｉデコーダは、
単一サイクルでの入力サンプルの処理を可能とした。さ
らに、高度に並列の回路構成が新しい並列前計算段でと
られていて、先行技術の帰還ループ計算による著しい遅
延を排除した。
でここに記述したものはデータのスループットと、信頼
性のある、最大見込みシーケンス検出と高周波数動作に
おける誤りを含む信号の補正の処理スピードとを著しく
改善した。高速処理はパイプライントポロジイと同期ク
ロック用配置とをＶｉｔｅｒｂｉデコーダの段階内に置
くことによって達成され、Ｖｉｔｅｒｂｉデコーダは、
単一サイクルでの入力サンプルの処理を可能とした。さ
らに、高度に並列の回路構成が新しい並列前計算段でと
られていて、先行技術の帰還ループ計算による著しい遅
延を排除した。
【００５０】これまでは特定の実施例に対する記述をし
てきた。しかし他の変形および修正が記述した実施例に
対して行われても同様のもしくはすべての特長が得られ
ることは明らかであろう。この種の変形と修正はこの発
明の趣旨の中に含まれるものである。
てきた。しかし他の変形および修正が記述した実施例に
対して行われても同様のもしくはすべての特長が得られ
ることは明らかであろう。この種の変形と修正はこの発
明の趣旨の中に含まれるものである。
【００５１】以上説明したように、本発明は前記の課題
を解決してパイプライン方式のＶｉｔｅｒｂｉデコーダ
を実現した。
を解決してパイプライン方式のＶｉｔｅｒｂｉデコーダ
を実現した。
【図面の簡単な説明】
【図１】発明に従って改良された多段Ｖｉｔｅｒｂｉデ
コーダ回路のブロック図。
コーダ回路のブロック図。
【図２】図１に示されたＶｉｔｅｒｂｉデコーダの並列
前計算段の回路略図。
前計算段の回路略図。
【図３】図１に示されたＶｉｔｅｒｂｉデコーダのシー
ケンス検出段の回路略図。
ケンス検出段の回路略図。
【図４】図１に示されたＶｉｔｅｒｂｉデコーダのシー
ケンス補正段の回路のブロック図。
ケンス補正段の回路のブロック図。
【図５】シーケンス補正段の回路の一部の相互接続を示
す模式的な回路。
す模式的な回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールス・アール・オルソン アメリカ合衆国、カリフォルニア州 95014、カッパーティノ、グリーンリー フ・ドライブ 7083
Claims (17)
- 【請求項１】 ディジタルサンプルのシーケンスによっ
て表される３レベル信号を受けてデコードすることがで
きる、多段パイプライン方式のＶｉｔｅｒｂｉデコーダ
であって：各ディジタルサンプルに対するしきい値範囲
を最適に確立するために、複数のしきい値基準レベルを
生成し、かつ各該基準レベルを該ディジタルサンプルと
比較して複数の比較結果を作るための複数の並列処理経
路と、比較結果の２つをしきい値判断として選定するた
めのスイッチング手段とで成る並列計算手段と；該並列
計算段階に接続され、該サンプルに対する３レベルを指
定して該しきい値に応答して２進値に該レベルを変換す
るために、該２進値の有効性を判断するように構成され
たシーケンス検出段と；該シーケンス検出段による無効
判断に応答して該２進値を反転させるためのシーケンス
補正段とから成る多段パイプライン方式のＶｉｔｅｒｂ
ｉデコーダ。 - 【請求項２】 前記並列処理経路の少なくとも２つはそ
れぞれ加算器と減算器経路を含む請求項１記載の多段パ
イプライン方式のＶｉｔｅｒｂｉデコーダ。 - 【請求項３】 前記並列処理経路のさらに少なくとも１
つは、先行するしきい値レベルを確立するための手段を
含む請求項２記載の多段パイプライン方式のＶｉｔｅｒ
ｂｉデコーダ。 - 【請求項４】 前記シーケンス検出段は、入力として前
記しきい値判断が加えられる少なくとも１つのＯＲゲー
トと、さらに前記しきい値判断を前記２進値に変換する
該ＯＲゲートから成る請求項１記載の多段パイプライン
方式のＶｉｔｅｒｂｉデコーダ。 - 【請求項５】 前記シーケンス補正段は複数のＸＯＲゲ
ートの入力に接続される並列出力が加えられる複数のシ
フト・レジスターから成る請求項１記載の多段パイプラ
イン方式のＶｉｔｅｒｂｉデコーダ。 - 【請求項６】 前記３レベル信号を前記ディジタルサン
プルのシーケンスに変換するための入力段から成る請求
項１記載の多段パイプライン方式のＶｉｔｅｒｂｉデコ
ーダ。 - 【請求項７】 前記入力段は前記並列前計算段に接続さ
れ、さらに前記３レベル信号のおおよそ半分の振幅を表
す値を生成するための手段から成る請求項６記載の多段
パイプライン方式のＶｉｔｅｒｂｉデコーダ。 - 【請求項８】 前記生成するための手段はサムホイール
回路から成る請求項７記載の多段パイプライン方式のＶ
ｉｔｅｒｂｉデコーダ。 - 【請求項９】 さらに該デコーダの出力に反転された前
記２進値を送るための出力段から成る多段パイプライン
方式のＶｉｔｅｒｂｉデコーダ。 - 【請求項１０】 サンプルとしての表現に適合される多
レベル符号化信号の最大見込みシーケンスを検出し補正
するための装置であり；多レベル符号化信号をサンプル
に変換するための変換手段と；該変換手段に接続され、
複数の比較結果を作るためにそれぞれのサンプルを複数
の所定の基準値と比較する手段と；該比較する手段と接
続され、少なくとも２つの前記比較結果を選定するため
の手段であって、該２つの選定された比較結果によって
確立される状態を有する選択制御信号に応答する比較結
果を選定するための手段と；該選定する手段に接続さ
れ、前記２進レベルの有効性を判断するために手段と；
前記指定手段および前記判断手段に接続され、該判断手
段による無効判断に応答して該２進レベルを反転させる
ための手段と；該反転手段に接続され、前記装置の出力
に反転された２進値を送るための手段とからなる装置。 - 【請求項１１】 前記比較する手段は２つの比較器から
成り、また前記複数の所定の基準値は２つの基準値から
成る請求項１０記載の装置。 - 【請求項１２】 比較する手段は５つの比較器から成
り、また前記複数の所定の基準値は５つの基準値から成
る請求項１０記載の装置。 - 【請求項１３】 前記変換手段は前記多レベル符号化信
号に応答して複数の偶数および奇数サンプルのデータ流
を伝えるために構成されたＡ／Ｄ変換器からなる請求項
１２記載の装置。 - 【請求項１４】 前記Ａ／Ｄ変換器は受け取ったフルレ
ートクロック信号に応答して第１および第２のハーフレ
ートクロック信号を伝えるためにさらに構成されてお
り、該第１ハーフレートクロック信号は該第２ハーフレ
ートクロック信号の反転されたフォームである請求項１
３記載の装置。 - 【請求項１５】 前記複数のデータ流は、前記偶数サン
プル流における変遷が前記奇数サンプル流における変遷
の中間点であるようにスタガーされる請求項１４記載の
装置。 - 【請求項１６】 前記送出手段は前記第１ハーフレート
クロック信号によって設定される多重チャンネルスイッ
チから成る請求項１５記載の装置。 - 【請求項１７】 サンプルとしての表現に適合する多レ
ベル符号化信号の最大見込みシーケンスを検出する方法
であって、該方法が構成する段階は；複数の比較結果を
生み出すために各サンプルを複数の所定の基準値と比較
し；少なくとも２つの比較結果によって確立された状態
を持つ選定制御信号に応答して、少なくとも２つの比較
結果を選定し；各サンプルに対し２進レベルを指定し；
該２進レベルに有効性を判断し；そして前記判断手段に
よる無効判断に応答して該２進レベルを反転させる。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US146365 | 1993-10-29 | ||
| US08/146,365 US5410556A (en) | 1993-10-29 | 1993-10-29 | Pipelined viterbi decoder |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004168700A Division JP4303165B2 (ja) | 1993-10-29 | 2004-06-07 | パイプライン方式のビタビデコーダ |
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| Publication Number | Publication Date |
|---|---|
| JPH09331264A true JPH09331264A (ja) | 1997-12-22 |
Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8356342A Withdrawn JPH09331264A (ja) | 1993-10-29 | 1996-12-26 | パイプライン方式のビテルビデコーダ |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004168700A Expired - Fee Related JP4303165B2 (ja) | 1993-10-29 | 2004-06-07 | パイプライン方式のビタビデコーダ |
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| EP (1) | EP0728382B1 (ja) |
| JP (2) | JPH09331264A (ja) |
| AT (1) | ATE221279T1 (ja) |
| DE (1) | DE69431065T2 (ja) |
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| US5633897A (en) * | 1995-11-16 | 1997-05-27 | Atmel Corporation | Digital signal processor optimized for decoding a signal encoded in accordance with a Viterbi algorithm |
| CN1099165C (zh) * | 1996-03-18 | 2003-01-15 | 三星电子株式会社 | 维特比译码器 |
| US5949820A (en) * | 1996-08-01 | 1999-09-07 | Nec Electronics Inc. | Method for optimizing an equalization and receive filter |
| US5808573A (en) * | 1996-08-01 | 1998-09-15 | Nec Electronics Incorporated | Methods and structure for sampled-data timing recovery with reduced complexity and latency |
| DE69717412T2 (de) * | 1996-09-17 | 2003-07-17 | Koninklijke Philips Electronics N.V., Eindhoven | Übertragungssystem mit verbesserter verriegelungserkennung |
| US5914989A (en) * | 1997-02-19 | 1999-06-22 | Nec Electronics, Inc. | PRML system with reduced complexity maximum likelihood detector |
| US6167552A (en) * | 1997-10-02 | 2000-12-26 | Harris Corporation | Apparatus for convolutional self-doubly orthogonal encoding and decoding |
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| US6272661B1 (en) | 1998-12-29 | 2001-08-07 | Texas Instruments Incorporated | Minimum memory implementation of high speed viterbi decoder |
| US7107499B1 (en) * | 2001-12-07 | 2006-09-12 | Applied Micro Circuits Corporation | System and method for adjusting a non-return to zero data stream input threshold |
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| US20080061842A1 (en) * | 2006-09-07 | 2008-03-13 | Micron Technology, Inc. | Circuit and method for detecting timed amplitude reduction of a signal relative to a threshold voltage |
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| US8922923B2 (en) * | 2011-03-01 | 2014-12-30 | Seagate Technology Llc | Interleaved automatic gain control for asymmetric data signals |
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|---|---|---|---|---|
| JPS5325443B2 (ja) * | 1972-12-29 | 1978-07-27 | ||
| GB2059224B (en) * | 1979-07-16 | 1983-08-03 | Gen Electric Co Ltd | Data transmission compensating for intersymbol interference |
| US4504872A (en) * | 1983-02-08 | 1985-03-12 | Ampex Corporation | Digital maximum likelihood detector for class IV partial response |
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-
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- 1994-10-31 DE DE69431065T patent/DE69431065T2/de not_active Expired - Lifetime
- 1994-10-31 EP EP94932131A patent/EP0728382B1/en not_active Expired - Lifetime
-
1996
- 1996-12-26 JP JP8356342A patent/JPH09331264A/ja not_active Withdrawn
-
2004
- 2004-06-07 JP JP2004168700A patent/JP4303165B2/ja not_active Expired - Fee Related
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