JPH09331482A - 積分回路 - Google Patents
積分回路Info
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- JPH09331482A JPH09331482A JP15194496A JP15194496A JPH09331482A JP H09331482 A JPH09331482 A JP H09331482A JP 15194496 A JP15194496 A JP 15194496A JP 15194496 A JP15194496 A JP 15194496A JP H09331482 A JPH09331482 A JP H09331482A
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- circuit
- input
- transistors
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Abstract
(57)【要約】
【課題】 安定して高速動作を行なうことができ、S/N
比のよい積分回路を提供。 【解決手段】 差動増幅器(A1)14の出力がバッファアン
プ(B1)16と(B2)18とに接続され、バッファアンプ(B1)16
の出力と差動増幅器14の入力S1とに積分コンデンサ(C)2
0 が接続され、さらにバッファアンプ18の出力が入力S1
に接続されている。リセット信号に応じた積分期間に
は、バッファアンプ18がオフ状態に制御され、抵抗12を
流れる電流が積分コンデンサ20に充電され、リセット信
号に応じたリセット期間には、バッファアンプ18がオン
状態に制御され、積分コンデンサ20に蓄電された電荷
を、バッファアンプ(B1)16および(B2)18の各出力端から
放電される。
比のよい積分回路を提供。 【解決手段】 差動増幅器(A1)14の出力がバッファアン
プ(B1)16と(B2)18とに接続され、バッファアンプ(B1)16
の出力と差動増幅器14の入力S1とに積分コンデンサ(C)2
0 が接続され、さらにバッファアンプ18の出力が入力S1
に接続されている。リセット信号に応じた積分期間に
は、バッファアンプ18がオフ状態に制御され、抵抗12を
流れる電流が積分コンデンサ20に充電され、リセット信
号に応じたリセット期間には、バッファアンプ18がオン
状態に制御され、積分コンデンサ20に蓄電された電荷
を、バッファアンプ(B1)16および(B2)18の各出力端から
放電される。
Description
【０００１】
【発明の属する技術分野】本発明は、入力信号を所定期
間ごとに積分して出力する積分回路に係り、たとえば固
体撮像素子などから高速に出力される出力信号を処理す
るのに適した積分回路に関するものである。
間ごとに積分して出力する積分回路に係り、たとえば固
体撮像素子などから高速に出力される出力信号を処理す
るのに適した積分回路に関するものである。
【０００２】
【従来の技術】たとえば、CCD(Charge Coupled Device)
などの固体撮像素子から出力される出力信号を処理する
信号処理回路では、CCD 内のフォローティング・ディフ
ュージョン・アンプ(FDA) にて発生するリセットノイズ
や1/f ノイズを除去するために相関二重サンプリング(C
DS) 法が採用されている。しかし、FDA で発生する高域
ノイズが、CDS 回路におけるサンプリング動作によって
低域に折り返ってしまうためCDS 回路の出力信号のS/N
比(signal to noise ratio) を劣化させている。
などの固体撮像素子から出力される出力信号を処理する
信号処理回路では、CCD 内のフォローティング・ディフ
ュージョン・アンプ(FDA) にて発生するリセットノイズ
や1/f ノイズを除去するために相関二重サンプリング(C
DS) 法が採用されている。しかし、FDA で発生する高域
ノイズが、CDS 回路におけるサンプリング動作によって
低域に折り返ってしまうためCDS 回路の出力信号のS/N
比(signal to noise ratio) を劣化させている。
【０００３】このような高域ノイズの折り返りを防ぐた
めに、CCD の出力信号をサンプリングに先立って積分す
る方式が、たとえば、実開昭61-149473 号、特開昭61-3
4798号および特開昭62-230268 号にて提案されている。
めに、CCD の出力信号をサンプリングに先立って積分す
る方式が、たとえば、実開昭61-149473 号、特開昭61-3
4798号および特開昭62-230268 号にて提案されている。
【０００４】
【発明が解決しようとする課題】しかし、これらの方式
を実用的に実現するためには、ローノイズで高速動作が
可能な積分回路が要求され、また、IC化の容易な積分回
路が必要となる。
を実用的に実現するためには、ローノイズで高速動作が
可能な積分回路が要求され、また、IC化の容易な積分回
路が必要となる。
【０００５】たとえば、図６に示すような電圧／電流変
換回路gmの出力が積分コンデンサをチャージし、その電
位を定電位Vrに充放電させるリセットスイッチを備えた
積分回路が考えられる。このような構成は、容易にIC化
することができ、高速パルスにて安定にリセットするこ
とができ、高速な動作が見込まれる。
換回路gmの出力が積分コンデンサをチャージし、その電
位を定電位Vrに充放電させるリセットスイッチを備えた
積分回路が考えられる。このような構成は、容易にIC化
することができ、高速パルスにて安定にリセットするこ
とができ、高速な動作が見込まれる。
【０００６】しかし、電圧／電流変換回路gmを構成する
各トランジスタには信号電流以上のバイアス電流Ieを必
要とし、このバイアスにより各トランジスタでは、ショ
ット雑音が発生し、このノイズが出力電流に混入するこ
ととなって、出力信号のS/N比が劣化するという問題が
あった。このためバイアス電流Ieをさらに大きくして信
号電流Ioを相対的に大きくし、この結果S/N 比を稼ぐこ
とが考えられる。しかしこの場合、消費電流が増大する
のでむやみに信号電流Ioを増すことができなかった。
各トランジスタには信号電流以上のバイアス電流Ieを必
要とし、このバイアスにより各トランジスタでは、ショ
ット雑音が発生し、このノイズが出力電流に混入するこ
ととなって、出力信号のS/N比が劣化するという問題が
あった。このためバイアス電流Ieをさらに大きくして信
号電流Ioを相対的に大きくし、この結果S/N 比を稼ぐこ
とが考えられる。しかしこの場合、消費電流が増大する
のでむやみに信号電流Ioを増すことができなかった。
【０００７】このようなS/N 劣化の問題を解決するた
め、たとえば、図８に示すようなオペアンプを用いて入
力(Vi+) と入力(Vi-) との差信号を1/抵抗R で電流変換
した出力を積分コンデンサＣに充電し、これをリセット
する帰還型の積分回路を構成することがある。このよう
な回路では、抵抗R にて電圧／電流変換された信号電流
がトランジスタを介すことなく積分コンデンサＣを充電
するので出力信号におけるS/N 比の劣化を少なくするこ
とができる。
め、たとえば、図８に示すようなオペアンプを用いて入
力(Vi+) と入力(Vi-) との差信号を1/抵抗R で電流変換
した出力を積分コンデンサＣに充電し、これをリセット
する帰還型の積分回路を構成することがある。このよう
な回路では、抵抗R にて電圧／電流変換された信号電流
がトランジスタを介すことなく積分コンデンサＣを充電
するので出力信号におけるS/N 比の劣化を少なくするこ
とができる。
【０００８】この場合、リセットスイッチとして、MOS
スイッチを使用すると容易に構成することができる。し
かし、その他の信号処理の回路はバイポーラトランジス
タにて構成されることが多いため、１つのチップにIC化
することが困難である。また、Bi-CMOS プロセスを用い
るとIC化は可能であるが、ICのコストが高くなってしま
うという問題がある。
スイッチを使用すると容易に構成することができる。し
かし、その他の信号処理の回路はバイポーラトランジス
タにて構成されることが多いため、１つのチップにIC化
することが困難である。また、Bi-CMOS プロセスを用い
るとIC化は可能であるが、ICのコストが高くなってしま
うという問題がある。
【０００９】また、積分出力をリセットするリセットス
イッチとして、図10(a),(b) に示すようにオン／オフ可
能なバッファアンプを使用し、図９に示すように構成す
ることができる。しかしリセット回路の入出力で位相シ
フトが発生するために安定して高速リセットを行なうこ
とができないという問題があった。また、安定して高速
リセットを行なうために電圧／電流変換する際の帯域を
狭くすれば安定化に寄与するが、この場合、積分動作、
リセット動作ともに遅くなってしまい、CCD から出力さ
れるような信号を高速に積分およびリセットすることが
困難であった。
イッチとして、図10(a),(b) に示すようにオン／オフ可
能なバッファアンプを使用し、図９に示すように構成す
ることができる。しかしリセット回路の入出力で位相シ
フトが発生するために安定して高速リセットを行なうこ
とができないという問題があった。また、安定して高速
リセットを行なうために電圧／電流変換する際の帯域を
狭くすれば安定化に寄与するが、この場合、積分動作、
リセット動作ともに遅くなってしまい、CCD から出力さ
れるような信号を高速に積分およびリセットすることが
困難であった。
【００１０】本発明はこのような従来技術の欠点を解消
し、安定して高速動作を行なうことができS/N 比のよい
積分回路を提供することを目的とする。
し、安定して高速動作を行なうことができS/N 比のよい
積分回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】本発明は上述の課題を解
決するために、入力信号を所定の積分期間ごとに積分し
て出力する積分回路において、この回路は、入力信号を
抵抗を介して第１の入力に入力し、第２の入力との差を
増幅する差動増幅器と、差動増幅器の出力に応じた積分
出力を出力する第１のバッファアンプと、差動増幅器の
出力に接続され、制御入力に入力されるリセット信号に
応動してオンまたはオフし、このリセット信号がリセッ
ト期間を表わすときに積分出力をリセットする第２のバ
ッファアンプであって、第２のバッファアンプの出力が
差動増幅器の第１の入力に接続された第２のバッファア
ンプと、第１のバッファアンプの出力と差動増幅器の第
１の入力との間に接続され、積分期間に抵抗を流れる信
号電流を蓄電する積分コンデンサとを有し、第２のバッ
ファアンプは、リセット信号に応動して差動増幅器の出
力をリセットし、積分コンデンサに蓄電された電荷を第
１のバッファアンプおよび第２のバッファアンプの出力
端より放電させることを特徴とする。
決するために、入力信号を所定の積分期間ごとに積分し
て出力する積分回路において、この回路は、入力信号を
抵抗を介して第１の入力に入力し、第２の入力との差を
増幅する差動増幅器と、差動増幅器の出力に応じた積分
出力を出力する第１のバッファアンプと、差動増幅器の
出力に接続され、制御入力に入力されるリセット信号に
応動してオンまたはオフし、このリセット信号がリセッ
ト期間を表わすときに積分出力をリセットする第２のバ
ッファアンプであって、第２のバッファアンプの出力が
差動増幅器の第１の入力に接続された第２のバッファア
ンプと、第１のバッファアンプの出力と差動増幅器の第
１の入力との間に接続され、積分期間に抵抗を流れる信
号電流を蓄電する積分コンデンサとを有し、第２のバッ
ファアンプは、リセット信号に応動して差動増幅器の出
力をリセットし、積分コンデンサに蓄電された電荷を第
１のバッファアンプおよび第２のバッファアンプの出力
端より放電させることを特徴とする。
【００１２】この場合、第２のバッファアンプは、差動
増幅器の出力をベースに入力し、この出力に応じて動作
する互いに伝導型の異なる第１および第２のトランジス
タと、第１および第２のトランジスタのエミッタに、ベ
ースがそれぞれ接続された第３および第４のトランジス
タであって、それぞれのエミッタが互いに接続されて第
１および第２のトランジスタの動作に応じた出力を形成
する第３および第４のトランジスタとを含むダイヤモン
ドバッファと、リセット信号に応動して、リセット期間
にはダイヤモンドバッファをオン状態に制御し、積分期
間にはダイヤモンドバッファをオフ状態に制御する制御
回路とを含むとよい。
増幅器の出力をベースに入力し、この出力に応じて動作
する互いに伝導型の異なる第１および第２のトランジス
タと、第１および第２のトランジスタのエミッタに、ベ
ースがそれぞれ接続された第３および第４のトランジス
タであって、それぞれのエミッタが互いに接続されて第
１および第２のトランジスタの動作に応じた出力を形成
する第３および第４のトランジスタとを含むダイヤモン
ドバッファと、リセット信号に応動して、リセット期間
にはダイヤモンドバッファをオン状態に制御し、積分期
間にはダイヤモンドバッファをオフ状態に制御する制御
回路とを含むとよい。
【００１３】この場合さらに、制御回路は、互いに反転
するリセット信号を入力してそれぞれオン／オフする差
動動作を行なう１組のトランジスタと、１組のトランジ
スタのそれぞれのオン／オフに応動してダイヤモンドバ
ッファをオン／オフさせる導電型の異なる２つのトラン
ジスタとを含むとよい。
するリセット信号を入力してそれぞれオン／オフする差
動動作を行なう１組のトランジスタと、１組のトランジ
スタのそれぞれのオン／オフに応動してダイヤモンドバ
ッファをオン／オフさせる導電型の異なる２つのトラン
ジスタとを含むとよい。
【００１４】また、本発明は上述の課題を解決するため
に、第１および第２の入力に入力される入力信号を所定
の積分期間ごとに積分して出力する積分回路において、
この回路は、第２の入力に入力される入力信号に応じて
出力する第１のバッファアンプであって、このバッファ
アンプの出力が第１の入力に接続された第１のバッファ
アンプと、第１のバッファアンプの出力電流を検出し、
この電流に応じた出力を形成するカレントミラー回路
と、カレントミラー回路の出力に接続され、この出力に
応じて出力する第２のバッファアンプとを含む電流帰還
型オペアンプと、第１の入力に接続され、入力信号を入
力して第１の入力に供給する抵抗と、カレントミラー回
路の出力を一定電位にリセットするリセット回路と、第
２のバッファアンプの出力と第１の入力との間に接続さ
れ、抵抗を流れる信号電流を蓄電する積分コンデンサと
を含むことを特徴とする。
に、第１および第２の入力に入力される入力信号を所定
の積分期間ごとに積分して出力する積分回路において、
この回路は、第２の入力に入力される入力信号に応じて
出力する第１のバッファアンプであって、このバッファ
アンプの出力が第１の入力に接続された第１のバッファ
アンプと、第１のバッファアンプの出力電流を検出し、
この電流に応じた出力を形成するカレントミラー回路
と、カレントミラー回路の出力に接続され、この出力に
応じて出力する第２のバッファアンプとを含む電流帰還
型オペアンプと、第１の入力に接続され、入力信号を入
力して第１の入力に供給する抵抗と、カレントミラー回
路の出力を一定電位にリセットするリセット回路と、第
２のバッファアンプの出力と第１の入力との間に接続さ
れ、抵抗を流れる信号電流を蓄電する積分コンデンサと
を含むことを特徴とする。
【００１５】この場合、リセット回路は、一定電位をベ
ースに入力する互いに伝導型の異なる第１および第２の
トランジスタと、第１および第２のトランジスタのエミ
ッタに、ベースがそれぞれ接続された第３および第４の
トランジスタであって、それぞれのエミッタが互いに接
続されて第１および第２のトランジスタの動作に応じて
一定電位の出力を形成する第３および第４のトランジス
タとを含むダイヤモンドバッファと、互いに反転するリ
セット信号を入力してそれぞれオン／オフする差動動作
を行なう１組のトランジスタと、この１組のトランジス
タのそれぞれのオン／オフに応動してダイヤモンドバッ
ファをオン／オフさせる導電型の異なる２つのトランジ
スタとを含むとよい。
ースに入力する互いに伝導型の異なる第１および第２の
トランジスタと、第１および第２のトランジスタのエミ
ッタに、ベースがそれぞれ接続された第３および第４の
トランジスタであって、それぞれのエミッタが互いに接
続されて第１および第２のトランジスタの動作に応じて
一定電位の出力を形成する第３および第４のトランジス
タとを含むダイヤモンドバッファと、互いに反転するリ
セット信号を入力してそれぞれオン／オフする差動動作
を行なう１組のトランジスタと、この１組のトランジス
タのそれぞれのオン／オフに応動してダイヤモンドバッ
ファをオン／オフさせる導電型の異なる２つのトランジ
スタとを含むとよい。
【００１６】また、リセット回路は、第１および第２の
トランジスタがオンされるリセット動作に応動してカレ
ントミラー回路の動作を抑制し、カレントミラー回路の
出力電流を低下させる抑制手段を含むとよい。
トランジスタがオンされるリセット動作に応動してカレ
ントミラー回路の動作を抑制し、カレントミラー回路の
出力電流を低下させる抑制手段を含むとよい。
【００１７】この場合、抑制手段は、カレントミラー回
路の動作を停止させて、この回路の出力電流を遮断させ
るとよい。
路の動作を停止させて、この回路の出力電流を遮断させ
るとよい。
【００１８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる積分回路の実施例を詳細に説明する。図１を参照す
ると本発明が適用された積分回路の一実施例が示されて
いる。この積分回路10は、入力信号を所定期間ごとにそ
れぞれ積分して出力する積分回路であり、たとえば、CC
D 撮像素子から高速に読み出される画素信号を積分して
出力する。なお、以下の説明において本発明に直接関係
のない部分は、図示およびその説明を省略し、また、信
号の参照符号はその現われる接続線の参照番号で表わ
す。
よる積分回路の実施例を詳細に説明する。図１を参照す
ると本発明が適用された積分回路の一実施例が示されて
いる。この積分回路10は、入力信号を所定期間ごとにそ
れぞれ積分して出力する積分回路であり、たとえば、CC
D 撮像素子から高速に読み出される画素信号を積分して
出力する。なお、以下の説明において本発明に直接関係
のない部分は、図示およびその説明を省略し、また、信
号の参照符号はその現われる接続線の参照番号で表わ
す。
【００１９】同図に示すように本実施例における積分回
路10の入力(P1)は、抵抗(R)12 を介して差動増幅器14の
反転入力(-)100に接続され、積分回路10の入力(P2)は差
動増幅器14の非反転入力(+)102に接続されている。差動
増幅器14の出力(Q)104は、バッファアンプ(B1)16に接続
されるとともにリセット回路(B2)18に接続されている。
リセット回路18は、制御入力105 に入力されるリセット
信号（リセットパルス）のハイ(ON)またはロー(OFF) 状
態に応動してオン（動作）またはオフ（非動作）するバ
ッファ回路である。リセット回路18の出力は差動増幅器
14の反転入力100 に接続されている。
路10の入力(P1)は、抵抗(R)12 を介して差動増幅器14の
反転入力(-)100に接続され、積分回路10の入力(P2)は差
動増幅器14の非反転入力(+)102に接続されている。差動
増幅器14の出力(Q)104は、バッファアンプ(B1)16に接続
されるとともにリセット回路(B2)18に接続されている。
リセット回路18は、制御入力105 に入力されるリセット
信号（リセットパルス）のハイ(ON)またはロー(OFF) 状
態に応動してオン（動作）またはオフ（非動作）するバ
ッファ回路である。リセット回路18の出力は差動増幅器
14の反転入力100 に接続されている。
【００２０】これによりリセット回路18がオン状態とな
るリセット時に、差動増幅器14の出力104 がその反転入
力100 に接続され帰還回路が形成される。リセット回路
の出力100 は積分コンデンサ20の一方の端子にも接続さ
れ、積分コンデンサ20の他方の端子106 はバッファアン
プ(B1)16の出力に接続されるとともに、積分回路10の出
力を構成している。
るリセット時に、差動増幅器14の出力104 がその反転入
力100 に接続され帰還回路が形成される。リセット回路
の出力100 は積分コンデンサ20の一方の端子にも接続さ
れ、積分コンデンサ20の他方の端子106 はバッファアン
プ(B1)16の出力に接続されるとともに、積分回路10の出
力を構成している。
【００２１】このような構成により積分回路10は、入力
(P2)に一定電圧VP2 が印加され入力(P1)に電圧VP1(信号
Vin+VP2)が印加されると、積分期間には(Vin/R) の信号
電流が抵抗(R)12 に流れ、この信号電流が全て積分コン
デンサ20に充電され、積分電圧が出力(Vout)106 から出
力される。たとえば図２に示すように入力(P1)と入力(P
2)との差信号(VP1-VP2) を抵抗(R)12 によって電流変換
し(IQ=(VP1-VP2)/R)、リセット回路18がオフ状態となる
積分期間Ｔには、信号電流IQが積分コンデンサ(C)20 に
蓄積される。この場合、入力信号が直接積分コンデンサ
20に蓄積されるので、入力信号電流が高S/N 比にて積分
される。
(P2)に一定電圧VP2 が印加され入力(P1)に電圧VP1(信号
Vin+VP2)が印加されると、積分期間には(Vin/R) の信号
電流が抵抗(R)12 に流れ、この信号電流が全て積分コン
デンサ20に充電され、積分電圧が出力(Vout)106 から出
力される。たとえば図２に示すように入力(P1)と入力(P
2)との差信号(VP1-VP2) を抵抗(R)12 によって電流変換
し(IQ=(VP1-VP2)/R)、リセット回路18がオフ状態となる
積分期間Ｔには、信号電流IQが積分コンデンサ(C)20 に
蓄積される。この場合、入力信号が直接積分コンデンサ
20に蓄積されるので、入力信号電流が高S/N 比にて積分
される。
【００２２】次いでリセット期間には積分回路10は、リ
セット回路18がオンとなって帰還回路が形成され、積分
コンデンサ(C)20 に蓄電された信号電荷をリセット回路
(B2)18およびバッファアンプ(B1)16の各低インピーダン
ス出力によって直接高速放電させる。また、この帰還回
路は差動増幅器14の出力から直接形成されており、バッ
ファアンプ(B1)16を含まない構成であるため、バッファ
アンプ(B1)16による位相シフトの発生を考慮することが
ない。したがって、差動増幅器(A1)14にて帯域制限を加
える位相補償の量を最小限に低減させることができる。
この結果、高速動作を行なうことができるように積分回
路10が構成される。
セット回路18がオンとなって帰還回路が形成され、積分
コンデンサ(C)20 に蓄電された信号電荷をリセット回路
(B2)18およびバッファアンプ(B1)16の各低インピーダン
ス出力によって直接高速放電させる。また、この帰還回
路は差動増幅器14の出力から直接形成されており、バッ
ファアンプ(B1)16を含まない構成であるため、バッファ
アンプ(B1)16による位相シフトの発生を考慮することが
ない。したがって、差動増幅器(A1)14にて帯域制限を加
える位相補償の量を最小限に低減させることができる。
この結果、高速動作を行なうことができるように積分回
路10が構成される。
【００２３】この積分回路10の詳細構成例を図３に示す
と、差動増幅器(A1)14は、トランジスタQ300,Q302,Q30
4,Q306 と、定電流源i308,i310,i312と、抵抗R314と、
コンデンサC316とを含む。
と、差動増幅器(A1)14は、トランジスタQ300,Q302,Q30
4,Q306 と、定電流源i308,i310,i312と、抵抗R314と、
コンデンサC316とを含む。
【００２４】まず、差動増幅器14の非反転入力(+)102
は、トランジスタQ300のベースに接続され、また、反転
入力(-)100は、トランジスタQ302のベースと積分コンデ
ンサ20とに接続されている。トランジスタQ300,Q302,Q3
04のコレクタは電源Vcc に接続され、トランジスタQ306
のコレクタは、抵抗314 とコンデンサ316 とを並列に接
続して電源Vcc に接続されている。トランジスタQ300お
よびQ302のエミッタは、差動回路を構成するトランジス
タQ304およびQ306のベースにそれぞれ接続され、さらに
定電流源i308およびi312によりバイアスされている。ま
た、トランジスタQ304およびQ306のエミッタは共に接続
され、さらに定電流源i310によりバイアスされている。
は、トランジスタQ300のベースに接続され、また、反転
入力(-)100は、トランジスタQ302のベースと積分コンデ
ンサ20とに接続されている。トランジスタQ300,Q302,Q3
04のコレクタは電源Vcc に接続され、トランジスタQ306
のコレクタは、抵抗314 とコンデンサ316 とを並列に接
続して電源Vcc に接続されている。トランジスタQ300お
よびQ302のエミッタは、差動回路を構成するトランジス
タQ304およびQ306のベースにそれぞれ接続され、さらに
定電流源i308およびi312によりバイアスされている。ま
た、トランジスタQ304およびQ306のエミッタは共に接続
され、さらに定電流源i310によりバイアスされている。
【００２５】このように、差動増幅器14はトランジスタ
Q300,Q302 間のベース電圧が差動増幅されてトランジス
タQ304,Q306 のコレクタ電流が変化するように構成され
ている。トランジスタQ306のコレクタに接続された抵抗
R314およびコンデンサ(C)316は、その出力信号の帯域を
制限し、位相補償する位相補償素子である。この位相補
償素子による位相補償量は後述するように最小限の補正
量でよい。このコンデンサ(C)316の接続端子104 は、バ
ッファアンプ(B1)16とリセット回路(B2)18とに接続され
るとともに差動増幅器(A1)14の出力104 を構成してい
る。
Q300,Q302 間のベース電圧が差動増幅されてトランジス
タQ304,Q306 のコレクタ電流が変化するように構成され
ている。トランジスタQ306のコレクタに接続された抵抗
R314およびコンデンサ(C)316は、その出力信号の帯域を
制限し、位相補償する位相補償素子である。この位相補
償素子による位相補償量は後述するように最小限の補正
量でよい。このコンデンサ(C)316の接続端子104 は、バ
ッファアンプ(B1)16とリセット回路(B2)18とに接続され
るとともに差動増幅器(A1)14の出力104 を構成してい
る。
【００２６】バッファアンプ(B1)16は、トランジスタQ3
18,Q320,Q322,Q324 と、定電流源i326,i328 とを含む。
差動増幅器14の出力104 がトランジスタQ318,Q320 のベ
ースに接続され、PNP トランジスタQ318のエミッタはト
ランジスタQ322のベースに接続されるとともに定電流源
i326に接続されバイアスされている。また、トランジス
タQ320のエミッタは、PNP トランジスタQ324のベースに
接続されるとともに定電流源i328に接続されバイアスさ
れている。トランジスタQ322とQ324とのエミッタは共に
接続され、さらにそれぞれのコレクタは電源Vcc および
グランドGND に接続されている。トランジスタQ322,Q32
4 の各エミッタの接続点106 は積分コンデンサ20の他方
の端子に接続されるとともに、バッファアンプ(B1)16の
出力106を構成している。このような接続によりバッフ
ァアンプ16には入力104 に入力される入力信号をその出
力に形成するダイヤモンドバッファが構成されている。
18,Q320,Q322,Q324 と、定電流源i326,i328 とを含む。
差動増幅器14の出力104 がトランジスタQ318,Q320 のベ
ースに接続され、PNP トランジスタQ318のエミッタはト
ランジスタQ322のベースに接続されるとともに定電流源
i326に接続されバイアスされている。また、トランジス
タQ320のエミッタは、PNP トランジスタQ324のベースに
接続されるとともに定電流源i328に接続されバイアスさ
れている。トランジスタQ322とQ324とのエミッタは共に
接続され、さらにそれぞれのコレクタは電源Vcc および
グランドGND に接続されている。トランジスタQ322,Q32
4 の各エミッタの接続点106 は積分コンデンサ20の他方
の端子に接続されるとともに、バッファアンプ(B1)16の
出力106を構成している。このような接続によりバッフ
ァアンプ16には入力104 に入力される入力信号をその出
力に形成するダイヤモンドバッファが構成されている。
【００２７】リセット回路(B2)18は、ハイ状態・ロー状
態が互いに反転するリセット信号(Rp)105aおよび(Rn)10
5bを各ベースに入力しこのリセット信号に応じてオフ／
オンまたはオン／オフするトランジスタQ330,Q332 と、
トランジスタQ330,Q332 のオフ／オンに応動してリセッ
ト期間にオフ状態となり積分期間にはオン状態となるト
ランジスタQ3,Q4 と、トランジスタQ3,Q4 がオフのとき
にオン状態となってダイヤモンドバッファを形成するト
ランジスタQ1,Q2,Q5,Q6 と、定電流源i334,i336,i338
と、抵抗R340,R342,R344とを含む。トランジスタQ1,Q2
の各ベースには差動増幅器14の出力104 が接続され、ベ
ース電位に応じてそのエミッタ電位をトランジスタQ5,Q
6 のベースに与える。
態が互いに反転するリセット信号(Rp)105aおよび(Rn)10
5bを各ベースに入力しこのリセット信号に応じてオフ／
オンまたはオン／オフするトランジスタQ330,Q332 と、
トランジスタQ330,Q332 のオフ／オンに応動してリセッ
ト期間にオフ状態となり積分期間にはオン状態となるト
ランジスタQ3,Q4 と、トランジスタQ3,Q4 がオフのとき
にオン状態となってダイヤモンドバッファを形成するト
ランジスタQ1,Q2,Q5,Q6 と、定電流源i334,i336,i338
と、抵抗R340,R342,R344とを含む。トランジスタQ1,Q2
の各ベースには差動増幅器14の出力104 が接続され、ベ
ース電位に応じてそのエミッタ電位をトランジスタQ5,Q
6 のベースに与える。
【００２８】PNP トランジスタQ1のコレクタはグランド
GND に接続され、そのエミッタは定電流源i334によって
バイアスされ、さらにトランジスタQ4のエミッタとトラ
ンジスタQ5のベースとに接続されている。また、トラン
ジスタQ2のコレクタは電源Vcc に接続され、そのエミッ
タは電流源i336によってバイアスされ、さらにトランジ
スタQ3のエミッタとPNP トランジスタQ6のベースとに接
続されている。
GND に接続され、そのエミッタは定電流源i334によって
バイアスされ、さらにトランジスタQ4のエミッタとトラ
ンジスタQ5のベースとに接続されている。また、トラン
ジスタQ2のコレクタは電源Vcc に接続され、そのエミッ
タは電流源i336によってバイアスされ、さらにトランジ
スタQ3のエミッタとPNP トランジスタQ6のベースとに接
続されている。
【００２９】トランジスタQ3のベースはトランジスタQ3
30のコレクタと抵抗R340の一方の端子に接続され、PNP
トランジスタQ4のベースはトランジスタQ332のコレクタ
と抵抗R342の一方の端子に接続されている。抵抗R340,R
342 の他方の端子は抵抗R344を介して電源Vcc に接続さ
れている。また、トランジスタQ330,Q332 のエミッタは
それぞれ定電流源i338に接続され差動回路を形成してい
る。
30のコレクタと抵抗R340の一方の端子に接続され、PNP
トランジスタQ4のベースはトランジスタQ332のコレクタ
と抵抗R342の一方の端子に接続されている。抵抗R340,R
342 の他方の端子は抵抗R344を介して電源Vcc に接続さ
れている。また、トランジスタQ330,Q332 のエミッタは
それぞれ定電流源i338に接続され差動回路を形成してい
る。
【００３０】このように本実施例におけるリセット回路
18は、ダイヤモンドバッファを形成するとともに、この
低インピーダンス出力を、リセット信号(Rp)および(Rn)
の状態に従ってオンまたはオフさせる制御用のトランジ
スタQ3,Q4,Q330,Q332 を含むように構成されている。つ
まり、リセット信号(Rp)がロー状態、リセット信号(Rn)
がハイ状態の積分期間Ｔのときには、トランジスタQ330
がオフ、トランジスタQ332がオンとなってトランジスタ
Q3,Q4 がそれぞれオンする。このためトランジスタQ1,Q
2 がそれぞれオフとなるとともにトランジスタQ5のベー
ス電位が低下しトランジスタQ6のベース電位が上昇す
る。この結果、トランジスタQ5,Q6 がオフとなってその
エミッタの接続点、つまりリセット回路18の出力100 は
オープン状態となる。
18は、ダイヤモンドバッファを形成するとともに、この
低インピーダンス出力を、リセット信号(Rp)および(Rn)
の状態に従ってオンまたはオフさせる制御用のトランジ
スタQ3,Q4,Q330,Q332 を含むように構成されている。つ
まり、リセット信号(Rp)がロー状態、リセット信号(Rn)
がハイ状態の積分期間Ｔのときには、トランジスタQ330
がオフ、トランジスタQ332がオンとなってトランジスタ
Q3,Q4 がそれぞれオンする。このためトランジスタQ1,Q
2 がそれぞれオフとなるとともにトランジスタQ5のベー
ス電位が低下しトランジスタQ6のベース電位が上昇す
る。この結果、トランジスタQ5,Q6 がオフとなってその
エミッタの接続点、つまりリセット回路18の出力100 は
オープン状態となる。
【００３１】また、リセット信号(Rp)がハイ状態、リセ
ット信号(Rn)がロー状態のリセット期間は、トランジス
タQ330がオン、トランジスタQ332がオフとなってトラン
ジスタQ3,Q4 がそれぞれオフする。この結果、バッファ
アンプ16と同様にトランジスタQ1,Q2,Q5,Q6 がそれぞれ
オン状態となってダイヤモンドバッファが形成され、リ
セット回路18はバッファとして機能する。そこで差動増
幅器14の出力がリセット回路18の出力に現われ、それと
ともに、積分コンデンサ20に蓄積された電荷が、リセッ
ト回路(B2)18の出力端とバッファアンプ16の出力端との
各低インピーダンス出力により急速に放電される。この
リセット回路18がバッファとして機能し帰還回路が形成
されるリセット時には、このリセット回路18にて付加的
な位相シフトが発生しないので、差動増幅器14のコンデ
ンサ(C)316の位相補償容量Ccを最小限に設定することが
でき、このため高速動作が可能な積分回路となる。
ット信号(Rn)がロー状態のリセット期間は、トランジス
タQ330がオン、トランジスタQ332がオフとなってトラン
ジスタQ3,Q4 がそれぞれオフする。この結果、バッファ
アンプ16と同様にトランジスタQ1,Q2,Q5,Q6 がそれぞれ
オン状態となってダイヤモンドバッファが形成され、リ
セット回路18はバッファとして機能する。そこで差動増
幅器14の出力がリセット回路18の出力に現われ、それと
ともに、積分コンデンサ20に蓄積された電荷が、リセッ
ト回路(B2)18の出力端とバッファアンプ16の出力端との
各低インピーダンス出力により急速に放電される。この
リセット回路18がバッファとして機能し帰還回路が形成
されるリセット時には、このリセット回路18にて付加的
な位相シフトが発生しないので、差動増幅器14のコンデ
ンサ(C)316の位相補償容量Ccを最小限に設定することが
でき、このため高速動作が可能な積分回路となる。
【００３２】また、このリセット回路18は、出力トラン
ジスタQ4,Q5 に対し1/hFE のベース電流で駆動すること
ができるので、わずかな動作電流で大電流を充放電させ
ることができる。この結果、低消費電力で高速動作が可
能な積分回路10が提供される。
ジスタQ4,Q5 に対し1/hFE のベース電流で駆動すること
ができるので、わずかな動作電流で大電流を充放電させ
ることができる。この結果、低消費電力で高速動作が可
能な積分回路10が提供される。
【００３３】次に、本発明が適用された第２の実施例を
図４を参照して説明すると、積分回路40は、バッファア
ンプ42(B3)、カレントミラー回路44,46 およびバッファ
アンプ(B4)48を含む電流帰還型オペアンプ50と、リセッ
ト回路52と、抵抗(R)54 と積分コンデンサ(C)56 とを含
み、リセット回路52は、リセット期間にカレントミラー
回路44,46 の出力を停止または小さくする機能を有す
る。
図４を参照して説明すると、積分回路40は、バッファア
ンプ42(B3)、カレントミラー回路44,46 およびバッファ
アンプ(B4)48を含む電流帰還型オペアンプ50と、リセッ
ト回路52と、抵抗(R)54 と積分コンデンサ(C)56 とを含
み、リセット回路52は、リセット期間にカレントミラー
回路44,46 の出力を停止または小さくする機能を有す
る。
【００３４】本実施例における積分回路40の詳細構成例
をさらに説明すると、図５に示すように、バッファアン
プ(B3)42,(B4)48 は、図３に示したダイヤモンドバッフ
ァを構成するバッファアンプ(B1)とほぼ同様の構成でよ
く、同じ構成は同一の参照符号で示している。バッファ
アンプ42は、入力P2に現われる入力信号(Vin+)をPNPト
ランジスタQ318およびNPN トランジスタQ320のベース40
0 に入力し、また、入力P1に現われる入力信号(Vin-)を
抵抗54を直列に介して、トランジスタQ324とQ322とが接
続されたエミッタ402 に入力する。この接続点(S1) 402
は積分コンデンサ56の一方の端子にも接続され、他方の
端子はバッファアンプ48の出力(Vout)404 に接続され積
分回路40の出力を構成している。
をさらに説明すると、図５に示すように、バッファアン
プ(B3)42,(B4)48 は、図３に示したダイヤモンドバッフ
ァを構成するバッファアンプ(B1)とほぼ同様の構成でよ
く、同じ構成は同一の参照符号で示している。バッファ
アンプ42は、入力P2に現われる入力信号(Vin+)をPNPト
ランジスタQ318およびNPN トランジスタQ320のベース40
0 に入力し、また、入力P1に現われる入力信号(Vin-)を
抵抗54を直列に介して、トランジスタQ324とQ322とが接
続されたエミッタ402 に入力する。この接続点(S1) 402
は積分コンデンサ56の一方の端子にも接続され、他方の
端子はバッファアンプ48の出力(Vout)404 に接続され積
分回路40の出力を構成している。
【００３５】とくに本実施例におけるトランジスタQ322
のコレクタにはカレントミラー回路44が接続されてい
る。カレントミラー回路44は、バッファアンプ42のトラ
ンジスタQ322のコレクタにそのコレクタおよびベースが
接続されたPNP トランジスタQ500と、同様にベースが接
続されたPNP トランジスタQ502とから形成され、各トラ
ンジスタQ500,Q502 のエミッタはそれぞれ抵抗R504,R50
6 を介して電源Vcc に接続されている。
のコレクタにはカレントミラー回路44が接続されてい
る。カレントミラー回路44は、バッファアンプ42のトラ
ンジスタQ322のコレクタにそのコレクタおよびベースが
接続されたPNP トランジスタQ500と、同様にベースが接
続されたPNP トランジスタQ502とから形成され、各トラ
ンジスタQ500,Q502 のエミッタはそれぞれ抵抗R504,R50
6 を介して電源Vcc に接続されている。
【００３６】また、トランジスタQ324のコレクタにはカ
レントミラー回路46が接続され、カレントミラー回路46
は、バッファアンプ42のトランジスタQ324のコレクタに
そのコレクタおよびベースが接続されたトランジスタQ5
08と、同様にベースが接続されたトランジスタQ510とか
ら形成されている。各トランジスタQ508,Q510 のエミッ
タはそれぞれ抵抗R512,R514 を介してグランドGND に接
続されている。トランジスタQ502,Q510 の各コレクタは
ともに接続され、さらにこの接続点(Q)516は、コンデン
サ(Cc)518 とバッファ回路48とリセット回路18とに接続
されている。
レントミラー回路46が接続され、カレントミラー回路46
は、バッファアンプ42のトランジスタQ324のコレクタに
そのコレクタおよびベースが接続されたトランジスタQ5
08と、同様にベースが接続されたトランジスタQ510とか
ら形成されている。各トランジスタQ508,Q510 のエミッ
タはそれぞれ抵抗R512,R514 を介してグランドGND に接
続されている。トランジスタQ502,Q510 の各コレクタは
ともに接続され、さらにこの接続点(Q)516は、コンデン
サ(Cc)518 とバッファ回路48とリセット回路18とに接続
されている。
【００３７】バッファ回路48は、入力516 に現われる信
号電圧をその出力(Vout)404 に出力するダイヤモンドバ
ッファ回路である。この出力404 は積分コンデンサ56の
他方の端子に接続され、積分コンデンサ56には、抵抗
(R)54 を流れる信号電流が充電され、バッファアンプ48
の出力(Vout)404 からはその積分値が出力される。
号電圧をその出力(Vout)404 に出力するダイヤモンドバ
ッファ回路である。この出力404 は積分コンデンサ56の
他方の端子に接続され、積分コンデンサ56には、抵抗
(R)54 を流れる信号電流が充電され、バッファアンプ48
の出力(Vout)404 からはその積分値が出力される。
【００３８】リセット回路18もまた、図３に示したリセ
ット回路と同様の構成でよく、特に本実施例におけるリ
セット回路18は、トランジスタQ1,Q2 のベースに一定電
圧Vrを供給する定電圧源VRを含み、リセット期間に接続
点(Q)516の電位を入力VRの電位に制御する機能を有す
る。また、トランジスタQ1,Q2 の各コレクタは、それぞ
れカレントミラー回路44,46 におけるトランジスタQ50
2,Q510 の各エミッタに接続され、トランジスタQ1,Q2
のオン／オフに応じてカレントミラー回路44,46 の動作
を制御するように構成されている。
ット回路と同様の構成でよく、特に本実施例におけるリ
セット回路18は、トランジスタQ1,Q2 のベースに一定電
圧Vrを供給する定電圧源VRを含み、リセット期間に接続
点(Q)516の電位を入力VRの電位に制御する機能を有す
る。また、トランジスタQ1,Q2 の各コレクタは、それぞ
れカレントミラー回路44,46 におけるトランジスタQ50
2,Q510 の各エミッタに接続され、トランジスタQ1,Q2
のオン／オフに応じてカレントミラー回路44,46 の動作
を制御するように構成されている。
【００３９】このような構成により、リセット回路18
は、バッファアンプ(B3)42の出力がカレントミラー回路
44,46 を介して出力される接続点(Q)516の電位を、リセ
ット期間には定電位Vrとするとともに、トランジスタQ
1,Q2 がオンすることによってカレントミラー回路44,46
の動作が停止され、バッファアンプ(B3)42の出力電流
が接続点(Q)516に流入しないように制御する。
は、バッファアンプ(B3)42の出力がカレントミラー回路
44,46 を介して出力される接続点(Q)516の電位を、リセ
ット期間には定電位Vrとするとともに、トランジスタQ
1,Q2 がオンすることによってカレントミラー回路44,46
の動作が停止され、バッファアンプ(B3)42の出力電流
が接続点(Q)516に流入しないように制御する。
【００４０】積分時は、図３に示した実施例と同様に、
リセット回路18がオフ状態となって抵抗R54 を流れるVi
n/R の信号電流によって、その大部分が積分コンデンサ
56に充電され、積分回路40の出力(Vout)404 からは積分
された電圧が出力される。このときごく一部の電流が接
続点402 から、位相補償用のコンデンサ518 を充電する
ための電流が流入する。しかしこの電流は、コンデンサ
518 の容量(Cc)が積分コンデンサの容量(C) と較べてき
わめて小さい値であるので極わずかである。
リセット回路18がオフ状態となって抵抗R54 を流れるVi
n/R の信号電流によって、その大部分が積分コンデンサ
56に充電され、積分回路40の出力(Vout)404 からは積分
された電圧が出力される。このときごく一部の電流が接
続点402 から、位相補償用のコンデンサ518 を充電する
ための電流が流入する。しかしこの電流は、コンデンサ
518 の容量(Cc)が積分コンデンサの容量(C) と較べてき
わめて小さい値であるので極わずかである。
【００４１】リセット時には、リセット回路18がオン状
態となってバッファ動作を行ない、図３に示した実施例
と同様に接続点(Q)516の電位を放電しリセットする。こ
のときカレントミラー回路44,46 の出力が定電圧Vrに固
定されてオペアンプ50による帰還動作が停止されるた
め、オペアンプの安定性とは無関係に、バッファアンプ
(B3)42,(B4)48 の各低インピーダンス出力端により積分
コンデンサ(C)56 の蓄電容量が高速に放電される。この
とき、バッファアンプ(B3)の出力端より積分コンデンサ
(C)56 を放電するために大電流が流れる。しかし、カレ
ントミラー回路44,46 の動作が抑制されているので接続
点(Q)516への電流は抑えられる。したがって、リセット
回路18は、比較的小さな充放電電流でリセットすること
ができるため高速動作が可能となる。
態となってバッファ動作を行ない、図３に示した実施例
と同様に接続点(Q)516の電位を放電しリセットする。こ
のときカレントミラー回路44,46 の出力が定電圧Vrに固
定されてオペアンプ50による帰還動作が停止されるた
め、オペアンプの安定性とは無関係に、バッファアンプ
(B3)42,(B4)48 の各低インピーダンス出力端により積分
コンデンサ(C)56 の蓄電容量が高速に放電される。この
とき、バッファアンプ(B3)の出力端より積分コンデンサ
(C)56 を放電するために大電流が流れる。しかし、カレ
ントミラー回路44,46 の動作が抑制されているので接続
点(Q)516への電流は抑えられる。したがって、リセット
回路18は、比較的小さな充放電電流でリセットすること
ができるため高速動作が可能となる。
【００４２】ここで本発明と従来例とを比較すると、従
来例では、たとえば図６(a) に示すように、入力信号Vi
n を入力する電圧／電流変換部gmの出力に積分コンデン
サＣとリセットスイッチSWを接続し、その接続点をバッ
ファアンプに接続して図７に示すような積分出力Voを得
る構成があった。このような構成はIC化が比較的容易に
実現でき、高速パルスにて安定にリセットを実行して高
速動作が可能であるという利点がある反面、電圧／電流
変換部のS/N 比を良くすることができない。
来例では、たとえば図６(a) に示すように、入力信号Vi
n を入力する電圧／電流変換部gmの出力に積分コンデン
サＣとリセットスイッチSWを接続し、その接続点をバッ
ファアンプに接続して図７に示すような積分出力Voを得
る構成があった。このような構成はIC化が比較的容易に
実現でき、高速パルスにて安定にリセットを実行して高
速動作が可能であるという利点がある反面、電圧／電流
変換部のS/N 比を良くすることができない。
【００４３】具体的には、電圧／電流変換部gmの各トラ
ンジスタTr（図６(b),(c))には、信号電流(Vin/R) の最
大値以上のバイアス電流Ieを流す必要があり、この電流
により各トランジスタにて発生するショットノイズinの
増大が避けられない。雑音電流inの２乗平均値(in2)
は、次式にて与えられる。
ンジスタTr（図６(b),(c))には、信号電流(Vin/R) の最
大値以上のバイアス電流Ieを流す必要があり、この電流
により各トランジスタにて発生するショットノイズinの
増大が避けられない。雑音電流inの２乗平均値(in2)
は、次式にて与えられる。
【００４４】
【数１】(in2)=2q×Ie×Δf ( q=1.6 ×10-19C , Δ
f ≒1/T ) このノイズ電流in2 は、各トランジスタTr1 〜Tr4 とバ
イアス電流源Ieとにて発生し、これらが合計されたノイ
ズが出力電流Ioに混入してS/N 比を劣化させていた。
f ≒1/T ) このノイズ電流in2 は、各トランジスタTr1 〜Tr4 とバ
イアス電流源Ieとにて発生し、これらが合計されたノイ
ズが出力電流Ioに混入してS/N 比を劣化させていた。
【００４５】このような回路でS/N 比をよくするために
は、抵抗Ｒの値を小さくし、バイアス電流Ieの値をさら
に大きくして信号電流Ioの値を相対的に大きくし、S/N
比(Io/in) を上げる必要がある。しかしこの場合、消費
電流が増大するので、むやみに信号電流Ioを増加させる
ことができない。
は、抵抗Ｒの値を小さくし、バイアス電流Ieの値をさら
に大きくして信号電流Ioの値を相対的に大きくし、S/N
比(Io/in) を上げる必要がある。しかしこの場合、消費
電流が増大するので、むやみに信号電流Ioを増加させる
ことができない。
【００４６】このような問題を改善する構成として図８
に示すような帰還型の積分回路を構成することが考えら
れる。この積分回路は、入力(Vi+) と入力(Vi-) との差
信号((Vi+)−(Vi-))を1/R で電流変換し、積分コンデン
サＣで積分することができる。このような回路では、電
圧／電流変換された信号電流がトランジスタを介するこ
となく直接に積分コンデンサＣを充電するため、S/N 比
の劣化を少なくすることができる。
に示すような帰還型の積分回路を構成することが考えら
れる。この積分回路は、入力(Vi+) と入力(Vi-) との差
信号((Vi+)−(Vi-))を1/R で電流変換し、積分コンデン
サＣで積分することができる。このような回路では、電
圧／電流変換された信号電流がトランジスタを介するこ
となく直接に積分コンデンサＣを充電するため、S/N 比
の劣化を少なくすることができる。
【００４７】リセットスイッチとしては、MOS スイッチ
を使用すると容易に構成することができるが、その他の
回路はバイポーラトランジスタで構成されることが多
く、この場合、１チップにIC化することが困難である。
このときBi-CMOS プロセスを用いればIC化は可能となる
がICのコストが高くなってしまうという問題がある。
を使用すると容易に構成することができるが、その他の
回路はバイポーラトランジスタで構成されることが多
く、この場合、１チップにIC化することが困難である。
このときBi-CMOS プロセスを用いればIC化は可能となる
がICのコストが高くなってしまうという問題がある。
【００４８】図９および図10(a),(b) に示すようなリセ
ットスイッチ(SW)を使用することも可能である。しかし
リセットスイッチの入出力で位相シフトが発生し、この
ため安定して高速リセットを行なうことが困難である。
また差動増幅器(A2)の帯域を低くすれば安定化に寄与す
るのだが、この場合、積分、リセット動作ともに遅くな
って、たとえばCCD から高速に出力される信号に対応す
ることができない。
ットスイッチ(SW)を使用することも可能である。しかし
リセットスイッチの入出力で位相シフトが発生し、この
ため安定して高速リセットを行なうことが困難である。
また差動増幅器(A2)の帯域を低くすれば安定化に寄与す
るのだが、この場合、積分、リセット動作ともに遅くな
って、たとえばCCD から高速に出力される信号に対応す
ることができない。
【００４９】以上説明したように、図１および図３に示
した第１の実施例では、入力される差信号電圧を抵抗Ｒ
で電流変換し、この信号電流で積分コンデンサを充電す
る。このようにトランジスタ等を介さずに直接積分コン
デンサにて積分されるためS/N 比がよい。また、積分コ
ンデンサの信号電荷がバッファアンプ(B1)16とリセット
回路(B2)18の低インピーダンス出力端から高速に放電さ
せることができる。このとき形成される帰還回路はバッ
ファアンプ(B1)16を介さずに差動増幅器(A1)14の出力か
ら直接形成されるので、位相シフトに対する補償量を最
小限に押さえることができ、このため高速動作が可能で
ある。
した第１の実施例では、入力される差信号電圧を抵抗Ｒ
で電流変換し、この信号電流で積分コンデンサを充電す
る。このようにトランジスタ等を介さずに直接積分コン
デンサにて積分されるためS/N 比がよい。また、積分コ
ンデンサの信号電荷がバッファアンプ(B1)16とリセット
回路(B2)18の低インピーダンス出力端から高速に放電さ
せることができる。このとき形成される帰還回路はバッ
ファアンプ(B1)16を介さずに差動増幅器(A1)14の出力か
ら直接形成されるので、位相シフトに対する補償量を最
小限に押さえることができ、このため高速動作が可能で
ある。
【００５０】また、図４および図５に示した第２の実施
例では、第１の実施例と同様に信号電流が直接積分コン
デンサに充電されるためS/N 比がよい。さらにリセット
期間は、積分コンデンサ56の信号電荷がバッファアンプ
(B3)42と(B4)48の低インピーダンス出力端から高速に放
電させることができる。このときカレントミラー回路44
および46の出力がリセット電位に固定されて帰還ループ
がオープンループとなるため、このリセット期間にはき
わめて高速に動作することができる。
例では、第１の実施例と同様に信号電流が直接積分コン
デンサに充電されるためS/N 比がよい。さらにリセット
期間は、積分コンデンサ56の信号電荷がバッファアンプ
(B3)42と(B4)48の低インピーダンス出力端から高速に放
電させることができる。このときカレントミラー回路44
および46の出力がリセット電位に固定されて帰還ループ
がオープンループとなるため、このリセット期間にはき
わめて高速に動作することができる。
【００５１】
【発明の効果】このように本発明によれば、たとえばCC
D 撮像素子の出力信号を処理するのに最適な、高速な積
分動作およびリセット動作を安定して行なうことがで
き、かつS/N 比のよい積分回路を実現できる。また、こ
の積分回路はIC化が容易である。したがって、低コスト
でより低ノイズにて画像検出を行なうことのできる積分
回路が提供される。
D 撮像素子の出力信号を処理するのに最適な、高速な積
分動作およびリセット動作を安定して行なうことがで
き、かつS/N 比のよい積分回路を実現できる。また、こ
の積分回路はIC化が容易である。したがって、低コスト
でより低ノイズにて画像検出を行なうことのできる積分
回路が提供される。
【図１】本発明が適用された積分回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１に示した第１の実施例における積分動作を
説明する波形図である。
説明する波形図である。
【図３】図１に示した第１の実施例の詳細構成例を示す
図である。
図である。
【図４】本発明が適用された積分回路の他の実施例を示
すブロック図である。
すブロック図である。
【図５】図４に示した第２の実施例の詳細構成例を示す
図である。
図である。
【図６】従来技術における積分回路の一例を示す図であ
る。
る。
【図７】積分動作を表わす波形図である。
【図８】従来技術における積分回路の一例を示す図であ
る。
る。
【図９】従来技術における積分回路の一例を示す図であ
る。
る。
【図１０】図９に示した積分回路のリセットスイッチの
構成例を示す図である。
構成例を示す図である。
10 積分回路 12 抵抗 14 差動増幅器 16 バッファアンプ(B1) 18 リセット回路(B2) 20 積分コンデンサ(C)
Claims (7)
- 【請求項１】 入力信号を所定の積分期間ごとに積分し
て出力する積分回路において、該回路は、 前記入力信号を抵抗を介して第１の入力に入力し、第２
の入力との差を増幅する差動増幅器と、 該差動増幅器の出力に応じた積分出力を出力する第１の
バッファアンプと、 前記差動増幅器の出力に接続され、制御入力に入力され
るリセット信号に応動してオンまたはオフし、該リセッ
ト信号がリセット期間を表わすときに前記積分出力をリ
セットする第２のバッファアンプであって、該第２のバ
ッファアンプの出力が前記差動増幅器の第１の入力に接
続された第２のバッファアンプと、 前記第１のバッファアンプの出力と前記差動増幅器の第
１の入力との間に接続され、前記積分期間に前記抵抗を
流れる信号電流を蓄電する積分コンデンサとを有し、 前記第２のバッファアンプは、前記リセット信号に応動
して前記差動増幅器の出力をリセットし、前記積分コン
デンサに蓄電された電荷を前記第１のバッファアンプお
よび第２のバッファアンプの出力端より放電させること
を特徴とする積分回路。 - 【請求項２】 請求項１に記載の積分回路において、前
記第２のバッファアンプは、 前記差動増幅器の出力をベースに入力し、該出力に応じ
て動作する互いに伝導型の異なる第１および第２のトラ
ンジスタと、該第１および第２のトランジスタのエミッ
タに、ベースがそれぞれ接続された第３および第４のト
ランジスタであって、それぞれのエミッタが互いに接続
されて前記第１および第２のトランジスタの動作に応じ
た出力を形成する第３および第４のトランジスタとを含
むダイヤモンドバッファと、 前記リセット信号に応動して、前記リセット期間には前
記ダイヤモンドバッファをオン状態に制御し、前記積分
期間には前記ダイヤモンドバッファをオフ状態に制御す
る制御回路とを含むことを特徴とする積分回路。 - 【請求項３】 請求項２に記載の積分回路において、前
記制御回路は、 互いに反転するリセット信号を入力してそれぞれオン／
オフする差動動作を行なう１組のトランジスタと、 該１組のトランジスタのそれぞれのオン／オフに応動し
て前記ダイヤモンドバッファをオン／オフさせる導電型
の異なる２つのトランジスタとを含むことを特徴とする
積分回路。 - 【請求項４】 第１および第２の入力に入力される入力
信号を所定の積分期間ごとに積分して出力する積分回路
において、該回路は、 前記第２の入力に入力される入力信号に応じて出力する
第１のバッファアンプであって、該バッファアンプの出
力が前記第１の入力に接続された第１のバッファアンプ
と、該第１のバッファアンプの出力電流を検出し、該電
流に応じた出力を形成するカレントミラー回路と、該カ
レントミラー回路の出力に接続され、該出力に応じて出
力する第２のバッファアンプとを含む電流帰還型オペア
ンプと、 前記第１の入力に接続され、前記入力信号を入力して該
第１の入力に供給する抵抗と、 前記カレントミラー回路の出力を一定電位にリセットす
るリセット回路と、 前記第２のバッファアンプの出力と前記第１の入力との
間に接続され、前記抵抗を流れる信号電流を蓄電する積
分コンデンサとを含むことを特徴とする積分回路。 - 【請求項５】 請求項４に記載の積分回路において、前
記リセット回路は、 前記一定電位をベースに入力する互いに伝導型の異なる
第１および第２のトランジスタと、該第１および第２の
トランジスタのエミッタに、ベースがそれぞれ接続され
た第３および第４のトランジスタであって、それぞれの
エミッタが互いに接続されて前記第１および第２のトラ
ンジスタの動作に応じて前記一定電位の出力を形成する
第３および第４のトランジスタとを含むダイヤモンドバ
ッファと、 互いに反転するリセット信号を入力してそれぞれオン／
オフする差動動作を行なう１組のトランジスタと、 該１組のトランジスタのそれぞれのオン／オフに応動し
て前記ダイヤモンドバッファをオン／オフさせる導電型
の異なる２つのトランジスタとを含むことを特徴とする
積分回路。 - 【請求項６】 請求項４に記載の積分回路において、前
記リセット回路は、前記第１および第２のトランジスタ
がオンされるリセット動作に応動して前記カレントミラ
ー回路の動作を抑制し、該カレントミラー回路の出力電
流を低下させる抑制手段を含むことを特徴とする積分回
路。 - 【請求項７】 請求項６に記載の積分回路において、前
記抑制手段は、前記カレントミラー回路の動作を停止さ
せて、該回路の出力電流を遮断させることを特徴とする
積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15194496A JP3810862B2 (ja) | 1996-06-13 | 1996-06-13 | 積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15194496A JP3810862B2 (ja) | 1996-06-13 | 1996-06-13 | 積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09331482A true JPH09331482A (ja) | 1997-12-22 |
| JP3810862B2 JP3810862B2 (ja) | 2006-08-16 |
Family
ID=15529627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15194496A Expired - Fee Related JP3810862B2 (ja) | 1996-06-13 | 1996-06-13 | 積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3810862B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557648B2 (en) | 2005-10-31 | 2009-07-07 | Nec Electronics Corporation | Operational amplifier, integrating circuit, feedback amplifier, and controlling method of the feedback amplifier |
| JP2016042634A (ja) * | 2014-08-14 | 2016-03-31 | キヤノン株式会社 | 固体撮像装置及び撮像システム |
| CN113395469A (zh) * | 2021-06-10 | 2021-09-14 | 成都善思微科技有限公司 | 一种用于光电转换的积分电路 |
-
1996
- 1996-06-13 JP JP15194496A patent/JP3810862B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7557648B2 (en) | 2005-10-31 | 2009-07-07 | Nec Electronics Corporation | Operational amplifier, integrating circuit, feedback amplifier, and controlling method of the feedback amplifier |
| JP2016042634A (ja) * | 2014-08-14 | 2016-03-31 | キヤノン株式会社 | 固体撮像装置及び撮像システム |
| CN113395469A (zh) * | 2021-06-10 | 2021-09-14 | 成都善思微科技有限公司 | 一种用于光电转换的积分电路 |
| CN113395469B (zh) * | 2021-06-10 | 2022-08-26 | 成都善思微科技有限公司 | 一种用于光电转换的积分电路 |
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| Publication number | Publication date |
|---|---|
| JP3810862B2 (ja) | 2006-08-16 |
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