JPH09331624A - デジタル出力回路 - Google Patents

Abstract

(57)【要約】 【課題】 部品点数を増やすことなく出力回路を構成す
る出力素子の故障や誤動作を検出することができ、故障
の拡大や誤動作の再発を未然に防ぐことが可能で、危険
側に作用すると思われる誤出力を防止することが可能な
デジタル出力回路を提供する。 【解決手段】 負荷５と負荷駆動用の電源１２とを結ぶ
両線にそれぞれ出力素子１、２を直列に設けた直列二重
化形のデジタル出力回路であって、一方の出力素子１
（２）の電源１２側と他方の出力素子２（１）の負荷５
側との間にそれぞれ電圧検出回路４（５）を設けて、デ
ジタル出力回路を構成する部品の故障や誤動作を自己検
出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はデジタル出力回路に
関するもので、更に詳しくは自己の回路構成部品の故障
や誤動作を自己検出して誤出力を未然に防ぐデジタル出
力回路に関するものである。

【０００２】

【従来の技術】制御の誤動作、特にオン側出力の誤出力
が事故や故障の直接原因となり得る機器制御に対して、
いわゆるフェールセーフ出力回路や直列多重化出力回路
が採用されている。

【０００３】

【発明が解決しようとする課題】図２はフェールセーフ
出力回路を示すもので、符号２１は電圧変成器、２２は
全波整流器、２３は平滑用コンデンサーである。図２に
示すフェールセーフ出力回路は、この回路を構成してい
るそれぞれの部品が故障した場合、全てその出力は安全
側に作用するので誤出力を未然に防ぐことができる。し
かし、このフェールセーフ出力回路は直流負荷にしか適
用できない上、交流電力を直流電力に変換して出力する
ため効率が悪く小型化や省電力化の妨げとなっていた。
また図３は直列多重化出力回路を示すものである。図３
において、符号３１は第一の出力素子、３２は第二の出
力素子、３３は第一の電圧検出回路、３４は第二の電圧
検出回路、３５は負荷を示している。第一の出力素子３
１と第二の出力素子３２は、電源端子３６ｂと出力端子
３７ｂ間に直列に接続されている。第一の電圧検出回路
３３は一方が第一の出力素子３１の出力側に、他方が電
源線３６に接続されている。また、第二の電圧検出回路
３４は一方が第二の出力素子３２の出力側に、他方が電
源線３６に接続されている。符号３８は第一の出力制御
回路、３９は第二の出力制御回路、４０は第一の比較回
路、４１は第二の比較回路である。

【０００４】この図３に示す直列多重化出力回路は出力
素子３１、３２の両者が同時に故障あるいは誤動作を起
こさない限りオン側の誤出力（以下オン側出力を危険側
出力、オフ側出力を安全側出力と呼ぶ）とはならない。
このため見かけ上の危険率は下がるものの、特定の出力
素子の特定の故障しか検出できないので真の危険側誤出
力の防止とはならなかった。

【０００５】この関係を表１に示す。

【表１】

【０００６】表１において、出力データとは第一の出力
素子３１（表１において出力素子３１）および第二の出
力素子３２（表１において出力素子３２）に対する内部
出力Ａおよび内部出力Ｂの制御値である。出力データが
オンで危険側出力、オフで安全側出力である。第一の出
力素子３１および第二の出力素子３２の欄に示す素子状
態とは、出力素子の誤動作を含む故障状態（故障モー
ド）を示し、またオン／オフは出力素子の実際の出力状
態を示す。第一の電圧検出回路３３および第二の電圧検
出回路３４の欄は、各検出回路で検出した電源電圧を示
し、オンで電圧有り、オフで電圧なしである。

【０００７】出力素子故障検出の欄は、各出力素子３
１、３２の故障検出の可否を示し、原理的に出力データ
（内部出力制御値）と各出力素子３１、３２に対応した
電圧検出回路３３、３４の値が一致していれば検出不
可、異なっていれば検出可能である。ただし出力素子３
１および出力素子３２の両方に故障が発生し、当該素子
の故障と特定できないものは検出不可とした。負荷の欄
は、負荷の動作状態を示し、オンはオン動作すなわち危
険側動作である。

【０００８】表１に基づいて図３の回路について、故障
検出可否と誤出力との関係を説明する。出力素子３１、
３２の故障や誤動作で危険側出力（負荷オン）となるの
は、ｂ１、ｄ１、ｅ１およびｅ０である。このうち真に
危険な出力となるのは、出力データと負荷の動作状態の
異なるｅ０である。ｅ０の状態は、出力素子３１および
出力素子３２の両方とも短絡故障を起こしている状態で
ある。通常の部品の故障率を考えると両方の素子が同時
に短絡故障となるのは極めて希であり、片方の素子の短
絡故障を放置した結果、両素子の短絡故障に至るのが普
通である。

【０００９】このことは、逆に言えば、片方の素子の短
絡故障を確実に検出し、その時点で適切な処置を施せば
故障の拡大（すなわち両方の出力素子の短絡故障）を未
然に防ぐことができる。ところが図３の回路において
は、表１のｂ１、ｅ１、ｈ１、ｂ０およびｈ０の各欄に
示すように、ｅ０の状態に至るまで出力素子３２の短絡
故障が検出できず、故障の拡大すなわち出力素子３１お
よび出力素子３２の同時故障を未然に防ぐことができな
いという問題がある。

【００１０】本発明は上記の課題を解決し、部品点数を
増やすことなく出力回路を構成する出力素子の故障や誤
動作を検出することができ、故障の拡大や誤動作の再発
を未然に防ぐことが可能となるとともに、危険側に作用
すると思われる誤出力を防止することが可能なデジタル
出力回路を提供することを目的とするものである。

【００１１】

【課題を解決するための手段】本発明は上記の課題を解
決するために以下のような手段を有している。

【００１２】本発明のデジタル出力回路は、負荷と負荷
駆動用の電源とを結ぶ両線にそれぞれ出力素子を直列に
設けた直列二重化形のデジタル出力回路であって、前記
一方の出力素子の電源側と他方の出力素子の負荷側との
間にそれぞれ電圧検出回路を設けて、前記デジタル出力
回路を構成する部品の故障や誤動作を自己検出すること
を特徴とする。

【００１３】本発明のデジタル出力回路によれば、一方
の出力素子の電源側と他方の出力素子の負荷側との間に
それぞれ電圧検出回路を設けたので、それぞれの出力素
子の負荷側での電圧を観察することになる。すなわち、
それぞれの出力素子によりオン／オフされた入力電源の
電圧波形が観察されることになる。この電圧波形をモニ
タ入力し、デジタル出力回路の負荷の動作可否状態を検
出することによって異常を認識することが可能となる。

【００１４】

【発明の実施の形態】以下に本発明に係るデジタル出力
回路の実施の形態を図１を参照してより詳細に説明す
る。図１において、符号１は第一の出力素子、２は第二
の出力素子、３は第一の電圧検出回路、４は第二の電圧
検出回路、５は負荷を示している。また、符号６ａ、６
ｂは電源端子、７ａ、７ｂは出力端子である。第一の出
力素子１は電源端子６ａと出力端子７ａ間に、第二の出
力素子２は電源端子６ｂと出力端子７ｂ間にそれぞれ直
列に接続されている。第一の電圧検出回路３は一方が第
二の出力素子２の電源端子６ｂ側に、他方が第一の出力
素子１の出力端子７ａ側に接続されている。また、第二
の電圧検出回路４は一方が第一の出力素子１の電源端子
６ａ側に、他方が第二の出力素子２の出力端子７ｂ側に
接続されている。符号８は第一の出力制御回路、９は第
二の出力制御回路、１０は第一の比較回路、１１は第二
の比較回路である。

【００１５】上記のデジタル出力回路の動作について以
下に説明する。負荷５に対する出力データである内部出
力Ａおよび内部出力Ｂは、例えばＣＰＵを搭載したデジ
タル制御装置における各出力素子１、２に対する内部制
御出力であり、オン／オフを示す極めて短いパルス信号
で出力される。この制御信号は、内部出力Ａについて
は、第一の比較回路１０および第二の比較回路１１にお
ける比較結果とともに第一の出力制御回路８に入力され
る。内部出力Ｂについては、第一の比較回路１０および
第二の比較回路１１における比較結果とともに第二の出
力制御回路９に入力される。

【００１６】第一の出力制御回路８では、内部出力Ａを
パルス信号から状態信号に変換し出力素子１に対する制
御出力（制御出力Ａ）を行なうが、例えば比較回路１０
または比較回路１１により異常が検出された場合は、た
とえ内部出力Ａがオンであっても出力素子１に対してオ
フ出力を続けるよう回路構成されている。同様に第二の
出力制御回路９では、内部出力Ｂをパルス信号から状態
信号に変換し出力素子２に対する制御出力（制御出力
Ｂ）を行なうが、比較回路１０または比較回路１１によ
り異常が検出された場合は、たとえ内部出力Ｂがオンで
あっても出力素子２に対してオフ出力を続けるよう回路
構成されている。

【００１７】出力素子１および出力素子２は、例えばリ
レーやフォトカプラ、フォトＭＯＳ−ＦＥＴといったス
イッチング素子であり、出力制御回路８、９より出力さ
れた制御出力に従って回路の短絡／切断を行なう。した
がって、それぞれの出力素子１、２の後段（負荷側）で
電圧を観察すれば、各出力素子１、２によりオン／オフ
された入力電源の電圧波形が観察されることになる。こ
の電圧波形をモニタ入力し、負荷の動作可否状態として
検出する回路が電圧検出回路３、４である。

【００１８】出力素子１の負荷５側（図１のニ点）と電
源端子６ｂとの間（図１のイ点）の電圧を検出する回路
が第一の電圧検出回路３である。第一の比較回路１０で
は、出力素子１に対する制御出力Ａと第一の電圧検出回
路３で検出した負荷５の動作可否状態との比較を行な
い、不一致の場合異常を検出する。また第二の比較回路
１１では出力素子２に対する制御出力Ｂと第二の電圧検
出回路１１で検出した負荷５の動作可否状態との比較を
行ない、不一致の場合異常を検出する。

【００１９】以上が図１に示すデジタル出力回路の基本
動作である。次に図１のデジタル出力回路における故障
発生時の動作を表２に基づいて説明する。なお表２にお
いて、オンとオフの表示および出力素子の故障検出の可
および不可の表示の仕方等は前記表１と同様である。ま
た各部のオン／オフ状態は故障検出時点のオン／オフ状
態であり、故障検出により各回路が動作した後のオン／
オフ状態ではない。

【００２０】

【表２】

【００２１】図１の出力素子２において、例えば短絡故
障が発生した場合、図１のイ点とロ点が短絡されるとロ
点とハ点の間には負荷駆動用電源１２の電源電圧が常時
かかることになる。この結果、第二の電圧検出回路４は
絶えずオンを検出する。ここで出力データとしてオフ出
力を行なうと、表２のｂ０に示す様に、第二の比較回路
１１はオフの制御出力に対して第二の電圧検出回路４よ
り負荷動作オンを通知されるため直ちに異常と認識し
て、第一の出力制御回路８および第２の出力制御回路９
に対して異常を通知する。

【００２２】逆に、例えば出力素子２において開放故障
が発生した場合、イ点とロ点は常時切断された状態とな
る。したがって、第二の電圧検出回路４には負荷駆動用
電源１２の電源電圧がかかることはなく絶えずオフを検
出する。ここで出力データとしてオン出力を行なうと、
表２のｃ１に示す様に、第二の比較回路１１ではオンの
制御出力に対して第二の電圧検出回路４より負荷動作オ
フが通知されるため直ちに異常と認識し、第一の出力制
御回路８および第二の出力制御回路９に対して異常を通
知する。

【００２３】なお、負荷５および電源１２に対して出力
素子２と対称な関係にある出力素子１についても、全く
同様にして故障の検出が可能である。以上、説明したよ
うに本発明のデジタル出力回路によれば、異常を通知さ
れた第一の出力制御回路８および第二の出力制御回路９
では、出力データとしてオンを出力中であったり途中で
オン出力に変化しても、それぞれの出力素子１、２に対
してオフ出力を出力し続けるため負荷動作もオフのまま
となり、直ちに危険な状態には至らない。また、比較回
路１０、１１により検出された異常信号を装置故障信号
として外部に対して警報出力することにより、入力電源
の切断や多重系構成における装置の自動切替えといった
自動制御や装置交換といった人の手による保守が可能と
なる。

【００２４】さらに、本発明のデジタル出力回路におい
て最も危険な状態は従来例の表１で説明した場合と同
様、オフ出力にもかかわらず負荷がオン動作となるｅ０
である。しかしこの状態は先にも説明したように両出力
素子が短絡故障を起こした二重故障状態であり、片方の
出力素子の短絡故障が事前に検出できれば防げる状態で
ある。従来例の回路では、表１に示すように危険側に作
用する出力素子３２の短絡故障が全く検出できなかった
が、本発明のデジタル出力回路では表２のｂ０およびｈ
０に示すように出力素子２の短絡故障を検出することが
可能となり、適切な処置を施すことにより危険側出力の
誤出力を防止することができる。なお、上記の実施の形
態では、直流電圧出力や交流電圧出力のような電圧出力
回路について説明したが、負荷と駆動源との間で出力素
子によりオン／オフ制御するものであれば、例えば光の
出力回路等についても本発明のデジタル出力回路の適応
が可能である。

【００２５】

【発明の効果】以上述べたように、本発明のデジタル出
力回路によれば、一方の出力素子の電源側と他方の出力
素子の負荷側との間にそれぞれ電圧検出回路を設けたの
で、それぞれの出力素子の負荷側でその電圧を観察する
ことによって異常を認識することが可能となる。

【００２６】その結果、出力素子や電圧検出回路等の出
力回路を構成する部品の故障や誤動作を発見、検出する
ことが可能となり、適切な処置を施すことにより故障の
拡大や誤動作の再発を未然に防止することができる。ま
た、機器制御において危険側に作用する誤出力を未然に
防止することが可能となる。

【００２７】さらに、従来の二重化回路と比較して部品
点数を増やすことなく出力回路を構成することが可能で
あり、また負荷駆動用の入力電源を直接オン／オフする
ため直流および交流いずれの回路にも使用できる等、効
率も極めて高く、制御装置の小型化や低コスト化が可能
である。

【００２８】さらにまた、例えば電圧検出形の回路を用
いることにより、負荷の接続状態によらず出力素子の出
力状態のモニタが可能になり、無負荷状態による誤検出
が防止されるので、将来の機器増設用に予備出力回路を
予め確保したり、機器の廃止に伴い不使用となった出力
回路を撤去せずそのまま放置したり等自由なシステム運
用が可能となる。

【図面の簡単な説明】

【図１】本発明に係るデジタル出力回路の一実施の形態
を示す回路図である。

【図２】従来の出力回路の一例を示す回路図である。

【図３】従来の出力回路の他の一例を示す回路図であ
る。

【符号の説明】

１ 第一の出力素子 ２ 第二の出力素子 ３ 第一の電圧検出回路 ４ 第二の電圧検出回路 ５ 負荷 ６ａ、６ｂ 電源端子 ７ａ、７ｂ 出力端子 １２ 負荷駆動用電源

Claims (1)

【特許請求の範囲】
1. 【請求項１】 負荷と負荷駆動用の電源とを結ぶ両線に
   それぞれ出力素子を直列に設けた直列二重化形のデジタ
   ル出力回路であって、前記一方の出力素子の電源側と他
   方の出力素子の負荷側との間にそれぞれ電圧検出回路を
   設けて、前記デジタル出力回路を構成する部品の故障や
   誤動作を自己検出することを特徴とするデジタル出力回
   路。