JPH0933615A - 半導体メモリ試験装置のメモリ不良解析装置 - Google Patents

半導体メモリ試験装置のメモリ不良解析装置

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JPH0933615A
JPH0933615A JP7205342A JP20534295A JPH0933615A JP H0933615 A JPH0933615 A JP H0933615A JP 7205342 A JP7205342 A JP 7205342A JP 20534295 A JP20534295 A JP 20534295A JP H0933615 A JPH0933615 A JP H0933615A
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隆 斉藤
Hiromi Oshima
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Abstract

(57)【要約】 【目的】 本発明は、半導体メモリ試験装置のフェイル
メモリのフェイル個数計数時に、フェイルメモリ２５０
から複数ビットのデータを同時に読み出して並列にフェ
イルを計数してフェイル計数処理時間を短縮実現する。 【構成】 半導体メモリ試験装置のフェイルメモリのフ
ェイル数の計数装置において、ＭＵＴ測定実施時は、単
一メモリと見なしてフェイルデータが書き込まれ、フェ
イル計数実施時は、Ｍブロックに分割してＭビット並列
に同時読み出しするフェイルメモリブロック３５８を設
け、前記Ｍビットデータを受けて、このデータのハイ／
ロー何れかの論理レベルの個数を２進バイナリコードデ
ータにエンコード変換して累積加算するフェイルカウン
タ３６０を設ける。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、半導体メモリ試験装
置において、被試験メモリデバイス（ＭＵＴ）の不良ビ
ット解析用に使用する不良ビット数の計数装置に関す
る。
【０００２】
【従来の技術】冗長救済機能を有するメモリデバイスで
は、内部回路の縦横のＸ／Ｙアドレス線において本来の
Ｘ／Ｙアドレス線以外に、Ｘ／Ｙ両方向に単一あるいは
複数の救済用のアドレス線を有していて、レーザートリ
ミング等で不良アドレス線と入れ替えることでデバイス
の歩留まりを向上する。
【０００３】半導体試験装置では、各種のＭＵＴ動作マ
ージン試験（電源電圧マージンや、アクセスタイム等の
試験）が行われ、この試験結果でＭＵＴの不良ビット数
がいくつであるかを計数することは重要な試験項目であ
る。例えば、ウエハ試験において、不良数によってその
後のウエハ処理工程が選択される。不良数が所定値より
多ければ救済不可能なので、この時点で不良と判断し処
理され、所定値より少なければ救済のリペア処理が可能
となる。この為に、ＭＵＴの総不良ビット数を計数する
フェイルカウンタが使用される。
【０００４】メモリ・テストシステムの構成例を、図４
に示す。測定時に、複数のＭＵＴからの出力信号とＰＤ
Ｓ（Programable Data Selector）６０からの期待値を
ＤＣ（digital comparator）７５で比較し、結果のＰＡ
ＳＳ／ＦＡＩＬ情報７７failを、ＦＭ（fail analysis
memory）９０内のＡＦＭ（address failure memory）２
００のフェイルメモリへ格納する。測定後にＡＦＭ２０
０は、このフェイルメモリを読み出して不良解析実施す
る。
【０００５】ＡＦＭ２００内には、図５に示すように、
ＭＵＴ毎の総不良ビット数を計数する複数Ｑチャンネル
の回路部分がある。この回路構成は、コントローラ２１
０と、アドレスポインタ２２０と、ＭＵＸ２３０と、Ｍ
ＵＸ２４０と、フェイルメモリ２５０と、フェイルカウ
ンタ２６０とで成る。
【０００６】フェイルメモリ２５０は、少なくともＭＵ
Ｔと同一アドレス空間の格納メモリを有している。これ
は、第１に、測定実施によりＭＵＴ出力信号をＤＣ７５
で期待値と比較した結果のＰＡＳＳ／ＦＡＩＬデータを
このフェイルメモリ２５０に格納する。この時のアドレ
ス情報は、ＰＧ（pattern generator：パターン発生
器）５０からのアドレス信号が使用される。
【０００７】第２に、不良解析時には、このフェイルメ
モリ２５０のデータを読み出して総不良ビット数を計数
実施する。この時のアドレス情報は、ＭＵＸ２３０を切
り替えて、コントローラ２１０からのアドレスポインタ
２２０を使用する。そして、全アドレスを順次発生させ
て、フェイルカウンタ２６０でフェイルを計数する。こ
のフェイルカウンタ２６０は、フェイルが”１”の場合
にカウントアップするカウンタである。
【０００８】コントローラ２１０は、ＣＰＵからの解析
パラメータを受けて、フェイル計数時のアドレス発生順
序を制御をする。アドレスポインタ２２０は、フェイル
メモリ２５０に与えるアドレス発生用であって、Ｎビッ
トアドレス信号の中で所望のビット区間を高速にアップ
・カウントさせたアドレス信号をＭＵＸ２３０に供給す
る。
【０００９】ＭＵＸ２３０は、コントローラ２１０から
の選択信号を受けて、測定実施時には、ＰＧ５０のアド
レス信号を出力し、不良解析時には、前記アドレスポイ
ンタ２２０のアドレス信号を出力するセレクタである。
ＭＵＸ２４０は、フェイルメモリ２５０がＭＵＴと同じ
アドレス空間となるように、供給するアドレス信号２４
２adrを選択するセレクタである。例えば、使用しない
上位アドレス信号を０値固定にして供給する。
【００１０】以上でＡＦＭ２００の構成概要を説明し
た。次に、これによる計数動作について図を示して説明
する。図６は、ＭＵＴのアドレスビット数が８ビットと
した場合におけるフェイルメモリ２５０に格納されてい
るデータ例であり、ここでは、Ｘアドレスを４ビット、
Ｙアドレスを４ビットとした（Ｘ、Ｙ）アドレスを印加
する場合とする。
【００１１】この図において、全フェイルデータを計数
する為には、アドレス（Ｘ、Ｙ）を（０、０）から
（Ｆ、Ｆ）迄順次変化させて２５６アドレス全てをアク
セスしてフェイル数を計数していく。ここの例では、計
数値”１８”として得られる。このように全アドレスを
印加して読み出す必要がある為、メモリ容量に比例した
計数時間を要する。このことは、大容量のメモリデバイ
スでは計数処理時間がかかり、好ましくない。
【００１２】
【発明が解決しようとする課題】上記説明のように、全
フェイルデータを計数する為には、全アドレスを発生さ
せてデータ読みだして、フェイルデータの有無回数をカ
ウントアップする必要がある。このことは、メモリデバ
イス容量に比例してフェイル計数処理時間がかかる難点
となり、大容量の６４Ｍビット、２５６Ｍビットデバイ
スでは、デバイス試験のスループットの低下を招く難点
になる。
【００１３】そこで、本発明が解決しようとする課題
は、フェイル計数時に、フェイルメモリ２５０から複数
ビットのデータを同時に読み出して並列にフェイルを計
数する計数手段とすることでフェイル計数処理時間を短
縮実現することを目的とする。
【００１４】
【課題を解決するための手段】上記課題を解決するため
に、本発明の構成では、半導体メモリ試験装置のフェイ
ルメモリのフェイル数の計数装置において、ＭＵＴ測定
実施時は、単一メモリと見なしてフェイルデータが書き
込まれ、フェイル計数実施時は、Ｍブロックに分割して
Ｍビット並列に同時読み出しするフェイルメモリブロッ
ク３５８を設け、前記Ｍビットデータを受けて、このデ
ータのハイ／ロー何れかの論理レベルの個数を２進バイ
ナリコードデータにエンコード変換して累積加算するフ
ェイルカウンタ３６０を設ける構成手段にする。これに
より、フェイル計数時に、フェイルメモリから複数ビッ
トのフェイルデータを並列に読み出して短時間に総不良
ビット数を計数する半導体メモリ試験装置のメモリ不良
解析装置を実現する。
【００１５】フェイルカウンタ３６０としては、Ｍブロ
ックのフェイルメモリブロック３５８からＭ個のデータ
を受けて、このデータのハイ／ロー何れかの論理レベル
の個数を２進バイナリコードデータに変換するエンコー
ダ３６２を設け、前記エンコーダ３６２からのエンコー
ド値とカウントレジスタ３６６の値を加算して出力する
加算器３６４を設け、前記加算値をラッチ保持するカウ
ントレジスタ３６６を設ける実現手段がある。
【００１６】
【実施例】本実施例は、不良解析メモリを４つのブロッ
クに分割し、４ビット同時に読み出してフェイルカウン
トする場合の例で説明する。ここでＭＵＴのアドレスビ
ット数は、従来説明と同様に８ビットとした場合とす
る。本発明では、ＭＵＴ測定実施時には、従来と同様に
１つのメモリとして動作させて、フェイルメモリブロッ
ク３５８に格納させる。不良解析実施時には、４ビット
並列に読み出してフェイル計数処理する構成としてい
る。
【００１７】図１は、本発明によるフェイル計数手段の
１チャンネル分の回路構成を示していて、総不良ビット
数を４ビット並列で計数するフェイルメモリ３５０とフ
ェイルカウンタ３６０とで成る。フェイルメモリ３５０
の構成は、デコーダ３５２と、ＯＲゲート３５６と、フ
ェイルメモリブロック３５８で成る。
【００１８】フェイルメモリブロック３５８は、フェイ
ルメモリを４ブロックに分割した構成である。第１に、
ＭＵＴ測定実施時には、メモリコントロールレジスタ３
５４を”０”にセットし、このレジスタ出力により各メ
モリのＣＥ端子がイネーブル状態とならない状態にして
おく。この状態で上位アドレスＡ６、Ａ７をデコーダ３
５２に入力して４つのデコード出力信号の何れか１つの
信号により１つのメモリブロックのＣＥ端がイネーブル
になり、従来と同様に単一メモリと見なした書き込み動
作が行われる。図７はこの時のメモリアドレス空間を表
している。この図では、Ｙアドレス０〜３をメモリブロ
ック１、Ｙアドレス４〜７をメモリブロック２、Ｙアド
レス８〜Ｂをメモリブロック３、ＹアドレスＣ〜Ｆをメ
モリブロック４、が分担している。
【００１９】第２に、不良解析実施時には、メモリコン
トロールレジスタ３５４を”１”にセットする。このレ
ジスタ出力が各々のＯＲゲート３５６に与えられ、各メ
モリのＣＥ端子が全てイネーブル状態になる。これによ
り４つのメモリを並列に同時読みだし可能になる。この
状態で、下位アドレスＡ０ー５を順次変えて、メモリブ
ロックの各アドレス空間のデータを同時に読み出す。
【００２０】図２に、１チャンネル分のフェイルカウン
タ３６０の構成図を示す。フェイルカウンタ３６０は、
エンコーダ３６２と、加算器３６４と、カウントレジス
タ３６６とで成る。エンコーダ３６２は、フェイルメモ
リブロック３５８から４つの１ビットデータを受けて、
フェイル時に”１”値の個数を３ビットの２進バイナリ
コードデータ（０〜４の値）に変換するエンコーダであ
る。このエンコーダの論理データ変換コードを図３に示
す。
【００２１】加算器３６４は、累積加算器であって、前
記エンコーダ３６２からのエンコード値とカウントレジ
スタ３６６の値を加算出力する。この出力をカウントレ
ジスタ３６６でラッチ保持する。ここでカウントレジス
タ３６６は、少なくともメモリ容量ビット数を保持可能
なラッチレジスタであり、初期クリアした後使用され
る。これらフェイル計数手段により、１／４のアドレス
発生で良く、計数処理時間も１／４に短縮できる効果が
得られる。
【００２２】上記実施例の説明では、不良解析メモリを
４つのブロックに分割した場合の例で説明していたが、
これをＭ（例えば１６、３２、６４）ブロックに分割
し、これに対応したエンコーダと加算器と、カウントレ
ジスタを設ける構成としても良く、同様にして実施でき
る。
【００２３】
【発明の効果】本発明は、以上説明したように構成され
ているので、下記に記載されるような効果を奏する。フ
ェイルメモリ構成をＭブロックに分割して同時読みだし
可能なフェイルメモリブロック３５８構成とし、ＭＵＴ
測定実施時には、単一メモリと見なした書き込み動作が
行われ、不良解析実施時には、Ｍブロックのメモリ全て
をイネーブル状態にしてＭ個のメモリデータを並列に同
時読みだし、これを２進バイナリコードデータにエンコ
ード変換して累積加算することでフェイル数を計数する
手段とした。これにより、１／Ｍのアドレス発生及び、
計数処理時間に短縮できる効果が得られる。
【図面の簡単な説明】
【図１】本発明の、総不良ビット数を４ビット並列で計
数する場合のフェイルメモリ３５０とフェイルカウンタ
３６０の構成図である。
【図２】本発明の、１チャンネル分のフェイルカウンタ
３６０の構成図である。
【図３】本発明の、２進バイナリコードに変換するエン
コーダの論理データ変換コード図である。
【図４】メモリ・テストシステムの測定構成例である。
【図５】従来の、ＭＵＴの総不良ビット数を計数するＡ
ＦＭ２００の構成図例である。
【図６】従来の、アドレスビット数が８ビットとした場
合におけるフェイル計数を説明するメモリ格納データの
一例である。
【図７】本発明の、書き込み時の単一メモリ空間のデー
タと、読みだし時の４つのメモリブロック分割のデータ
とを対比させた図である。
【符号の説明】
５０ ＰＧ（パターン発生器） ６０ ＰＤＳ ７５ ＤＣ（digital comparator） ７７fail ＰＡＳＳ／ＦＡＩＬ情報 ９０ ＦＭ（fail analysis memory） ２００ ＡＦＭ ２１０ コントローラ ２２０ アドレスポインタ ２３０、２４０ ＭＵＸ ２４２adr アドレス信号 ２５０、３５０ フェイルメモリ ２６０、３６０ フェイルカウンタ ３５２ デコーダ ３５４ メモリコントロールレジスタ ３５６ ＯＲゲート ３５８ フェイルメモリブロック ３６２ エンコーダ ３６４ 加算器 ３６６ カウントレジスタ

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 半導体メモリ試験装置のフェイルメモリ
    のフェイル数の計数装置において、 ＭＵＴ測定実施時は、単一メモリと見なしてフェイルデ
    ータが書き込まれ、フェイル計数実施時は、Ｍブロック
    に分割してＭビット並列に同時読み出しするフェイルメ
    モリブロックを設け、 前記Ｍビットデータを受けて、このデータのハイ／ロー
    何れかの論理レベルの個数を累積加算するフェイルカウ
    ンタを設け、 以上を具備していることを特徴とした半導体メモリ試験
    装置のメモリ不良解析装置。
  2. 【請求項２】 フェイルカウンタは、 ＭブロックのフェイルメモリブロックからＭ個のデータ
    を受けて、このデータのハイ／ロー何れかの論理レベル
    の個数を２進バイナリコードデータに変換するエンコー
    ダを設け、 前記エンコーダからのエンコード値とカウントレジスタ
    の値を加算して出力する加算器を設け、 前記加算値をラッチ保持するカウントレジスタを設け、 以上を具備していることを特徴とした請求項１記載の半
    導体メモリ試験装置のメモリ不良解析装置。
JP7205342A 1995-07-19 1995-07-19 半導体メモリ試験装置のメモリ不良解析装置 Withdrawn JPH0933615A (ja)

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