JPH0935475A - 半導体メモリ装置のサブワードラインドライバ - Google Patents

半導体メモリ装置のサブワードラインドライバ

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JPH0935475A
JPH0935475A JP8183712A JP18371296A JPH0935475A JP H0935475 A JPH0935475 A JP H0935475A JP 8183712 A JP8183712 A JP 8183712A JP 18371296 A JP18371296 A JP 18371296A JP H0935475 A JPH0935475 A JP H0935475A
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JP
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main
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JP8183712A
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Hong-Sun Hwang
泓善 黄
Seung-Moon Yoo
承▲むん▼ 柳
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Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
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  • Microelectronics & Electronic Packaging (AREA)
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Abstract

(57)【要約】 【課題】 昇圧回路の負荷減少が可能で、マイクロブリ
ッジによる待機電流不良を起こし難いサブワードライン
ドライバを提供する。 【解決手段】 サブワードラインドライバ１４０，１６
０は、アドレスラインｉ〜ｌに従いメインワードライン
ＭＷＬの電圧をサブワードラインＳＷＬへ伝達するトラ
ンジスタＱ０〜２６と、インバータ１４２〜１６４によ
るアドレスラインの反転論理に従いサブワードラインＳ
ＷＬを接地させるトランジスタＱ２〜２８と、トランジ
スタＱ０〜２６の制御端子とアドレスラインとの間に設
けられて昇圧電圧を制御電圧とするトランジスタＱ４〜
３０と、を備え、アドレスラインにより選択的にオンし
てメインワードラインの電圧をサブワードラインへ伝達
する構成とする。非選択のメインワードラインは接地電
圧としておけるので昇圧電圧の使用量が減少し昇圧回路
の負荷が軽減され、隣接相補形のメインワードラインで
はないのでマイクロブリッジの発生率が低く待機電流不
良になり難い。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関し、特に、ワードラインエネーブル動作時にワードラ
イン電圧の高速昇圧を遂行するためのサブワードライン
ドライバに関するものである。
【０００２】
【従来の技術】データを記憶するための電荷蓄積素子の
例えばセルキャパシタ、及びこの電荷蓄積素子に対する
電荷の入出力を制御するためのスイッチ素子の例えばセ
ルアクセストランジスタで構成されるメモリセルと、こ
のメモリセルに対し記憶データの読出や書込を行うため
の周辺回路とをもってＤＲＡＭの基本構造になる。図１
に、ＤＲＡＭの基本構造としてセンスアンプ及びカラム
選択ゲートなどの回路を含むメモリコア部の構成をブロ
ック図で示す。このようなコア部の構成及び動作につい
ては当該分野で広く知られている。図２は、図１の回路
における読出動作のタイミング図である。これら図１及
び図２を参照してＤＲＡＭの読出動作について概略的に
説明する。
【０００３】システム（図示せず）による読出動作を遂
行するための制御信号、例えばローアドレスストローブ
信号バーＲＡＳやカラムアドレスストローブ信号バーＣ
ＡＳが論理“ロウ”レベルにトグリング（toggling）さ
れて活性状態になれば、チップ内部でこの信号に同期す
る多様な内部制御信号が発生し、これら内部制御信号に
より所定のタイミングで順次的に動作が遂行されて読出
動作が実行される。一般のメモリ装置においては基本的
に、チップ面積を減少させるためにアドレスマルチプレ
キシング（multiplexing）方式を使用している。これ
は、ローアドレスストローブ信号とカラムアドレススト
ローブ信号に従い入力アドレスに対しローアドレスとカ
ラムアドレスの認識を行ってアクセスする方式である。
そして、ローアドレスが指定されれば該当する所定のワ
ードラインが選択されて昇圧されたワードライン電圧が
供給され、カラムアドレスが指定されれば該当する１対
のビットラインに接続されたカラム選択ラインが選択さ
れる。
【０００４】ＤＲＡＭにおけるワードラインの選択は、
セルデータとビットラインとの間のチャージシェアリン
グ（charge sharing）を意味する。即ち、ワードライン
が選択されてビットラインとセルデータのチャージシェ
アリングが遂行されると、ビットライン対間に所定レベ
ルの電圧差が発生し、このビットライン間の電圧差をセ
ンスアンプが感知増幅してデベロープ（develop)させ
る。現在のセンスアンプは通常、Ｐ−Ｎラッチ構造を使
用している。そして更に、最近のＤＲＡＭではチップサ
イズを減少させるために、隣接するメモリブロックでセ
ンスアンプを共有する形式の共有Ｐ−Ｎセンスアンプ
（share Ｐ−Ｎ sense mplifier)が使用される。この共
有Ｐ−Ｎセンスアンプ回路の構成が図１に示されてい
る。
【０００５】共有Ｐ−Ｎセンスアンプ８，１０に係るメ
モリセル２とメモリセル１４の選択は排他的に遂行され
なければならない。このメモリセル２とメモリセル１４
の排他的選択を行うのが分離ゲート制御信号ＩＳＯｉ，
ＩＳＯｊに従う分離ゲート４，６，１６，１８である。
即ち、メモリセル２の選択である場合、第１制御信号Ｉ
ＳＯｉが論理“ハイ”になって分離ゲート４，６がター
ンオンし且つ第２制御信号ＩＳＯｊが論理“ロウ”にな
って分離ゲート１６，１８がターンオフする。通常、こ
の分離ゲート制御信号ＩＳＯｉ，ＩＳＯｊは、内部電源
電圧ＶＣＣレベルより高くした昇圧電圧ＶＰＰレベルで
伝達される。分離ゲート４，６のオンにより、チャージ
シェアリングで数十〜数百ｍＶの電圧差を有するように
なったビットライン対ＢＬｉ，バーＢＬｉがＮ形センス
アンプ８とＰ形センスアンプ１０とに接続され、それぞ
れネガティブ（negative）増幅及びポジティブ（positi
v)増幅が遂行されて電源電圧ＶＣＣレベル及び接地電圧
ＶＳＳレベルにデベロープされる。
【０００６】ビットライン対ＢＬｉ，バーＢＬｉの電圧
が十分にデベロープされた後には、カラムデコーダ（図
示せず）によるカラムアドレスデコーディングに従い選
択対象のカラム選択ラインＣＳＬが活性化され、これに
よりカラム選択ゲート１２が選択されてビットライン対
ＢＬｉ，バーＢＬｉの電圧が入出力ライン対ＩＯ，バー
ＩＯへ伝達される。入出力ライン対ＩＯ，バーＩＯに送
られたデータは、一連の出力系回路を経てチップ外部へ
出力される。このようにして１ビットのデータ読出動作
が完了する。
【０００７】このようにワードラインの選択でメモリセ
ルの電荷とビットラインに発生する寄生キャパシタンス
との間のチャージシェアリングが遂行されるが、このチ
ャージシェアリングが十分でないうちにセンスアンプが
動作することになると、ビットライン対の電圧は所定の
ＣＭＯＳレベルへ正確にデベロープされず、メモリデバ
イスが誤動作する確率が高くなる。従って、ビットライ
ンとメモリセルとの間の十分なチャージシェアリングの
時間を保障することが、ＤＲＡＭの動作特性を決定する
重要な要素になる。そこで、このチャージシェアリング
時間を保障するための研究が続けられている。
【０００８】その解決手法として、選択ワードラインの
駆動電圧が昇圧レベルＶＣＣ＋Ｖｔ（Ｖｔはアクセスト
ランジスタのしきい値電圧）に到達するまでの時間を減
少させる技術が一般的に提示され、このために従来、ス
トラッピング（strapping ）技法が使用されている。こ
のストラッピング技法は、簡単に説明すると、セルアク
セストランジスタの制御電極（ゲート端子）として使用
されるゲートポリシリコンは高抵抗物質で電導率が低い
ので、該ゲート層上に低抵抗物質であるメタルライン
（metal line）を配置して一定区間ごとにゲート層とメ
タルラインとを結束するものである。即ち、低抵抗物質
のメタルを用いてワードライン電圧の伝達速度を速くす
ることによりワードラインの選択に消費される時間を短
縮し、チャージシェアリング時間を確保する。
【０００９】しかしながらこのようなストラッピング技
法は、デザインルールの比較的大きいＤＲＡＭデバイス
では有用であったが、超高集積でデザインルールが非常
に小さくなるＤＲＡＭデバイスには工程上の難点があ
る。例えば、ＤＲＡＭ製造工程においてメタル工程はゲ
ートポリシリコン工程の後続工程になるが、使用物質の
特性上、平坦化の良くない状態で進行されることになる
ため工程マージン（process margin）の確保がかなり困
難である。従って、デザインルールの非常に小さい２５
６メガ以上のメモリデバイスで、ワードラインごとにメ
タルラインを備えてストラッピングすることはほとんど
不可能に近く、また、結束のためのコンタクトホールに
メタルを満たすことも断面差（cross-sectional differ
ence）のために極めて難しくなる。
【００１０】そこで、これを解決するための１つの手法
として、ワードラインを階層的構造とする手法が試みら
れている。このようなワードラインの階層的構造はサブ
ワードラインにて実現され、このサブワードラインを選
択駆動するのがサブワードラインドライバである。図３
に、ＣＭＯＳサブワードラインドライバの回路図を示
す。
【００１１】メインワードラインＭＷＬを所定数のサブ
ワードラインＳＷＬごとに備えると共にブロックデコー
ダ２２を設け、これらメインワードラインＭＷＬとブロ
ックデコーダ２２の出力信号とを組合せてサブワードラ
インＳＷＬを選択駆動する。即ち、メインワードライン
デコーダ２０によりメインワードラインＭＷＬが論理
“ロウ”活性化されると、ブロックデゴーダ２２による
昇圧電圧が、ＣＭＯＳサブワードラインドライバのＰＭ
ＯＳトランジスタ３０，３４を通じてサブワードライン
ＳＷＬｉ，ＳＷＬｊへ供給される。この場合、メインワ
ードラインＭＷＬはストラッピングと違って各ワードラ
インごとには不要であるので、より広いスペースでメイ
ンワードラインＭＷＬの工程を遂行することができる。
従って、上記ストラッピング工程に伴う問題点は解消さ
れる。
【００１２】しかしながら一方で、図３に示すようなサ
ブワードライン構造はレイアウト上で不利な点を有す
る。即ち、サブワードラインドライバを構成するＰＭＯ
Ｓトランジスタ３０，３４を必要とするので、Ｐ形基板
を使用する場合にはＮ形ウェルを形成しなければならな
い。集積度向上及び工程の容易性のためには多数のメモ
リ素子にＮＭＯＳトランジスタだけを使用することが非
常に有利であることは明らかで、間にＰＭＯＳトランジ
スタのためのＮ形ウェルを形成しなければななくなる
と、集積性において不利となる。
【００１３】これを解消するために、ＮＭＯＳトランジ
スタのみで構成されたサブワードライン構造の回路が、
ＮＥＣ社による１９９３年発表のＩＳＳＣＣ論文に開示
されている。図４に、そのサブワードラインドライバの
回路図を示す。
【００１４】ローアドレスストローブ信号の論理“ロ
ウ”遷移に応じてメインローデコーダ６０が一部ローア
ドレスをデコーディングし、そしてサブローデコーダ８
０が残りのローアドレスをデコーディングする。このメ
インローデコーダ６０の出力によりサブワードラインド
ライバ１００のゲートノードａは、ＶBOOT−ＶTNレベル
にチャージされる。次いでサブローデコーダ８０により
アドレスラインＲＡ中のラインｉが選択されれば、両デ
コーダ６０，８０の出力の組合せ（ｉ及びａ）に従いサ
ブワードラインＳＷＬｉが選択される。即ち、メインワ
ードラインＭＷによりサブワードラインドライバ１００
を選択的にスイッチオンし、アドレスラインＲＡの電圧
をサブワードラインＳＷＬへ送る構成である。
【００１５】
【発明が解決しようとする課題】上記に示すようなサブ
ワードラインドライバの構造には、幾つかの改善点が残
されている。その一つは、昇圧回路の駆動能力に対する
問題である。例えば図４の回路では、非選択の状態にお
いてメインワードラインＭＷＬは接地電圧ＶＳＳレベル
に維持し且つ相補メインワードラインバーＭＷＬはＶ
BOOTレベルに維持しなければならず、これは、メインワ
ードラインを相補対にせざるを得ない回路の構造的な特
性によるものである。ＶBOOTは、メモリ装置のパワーア
ップに伴ってチップ内昇圧回路から所定の昇圧レベルに
クランプ出力される昇圧電圧であるが、この昇圧回路が
駆動すべきライン負荷は、１６メガＤＲＡＭでも計算上
約６ｎＦの相当に大きな値になり、２５６メガにメモリ
容量が増える場合には数十ｎＦもの負荷になる。従っ
て、パワーアップ時や待機状態などでＶBOOTレベルをチ
ャージアップするだけの駆動能力を昇圧回路にもたせる
のは大容量・高集積化に従い難しくなる。
【００１６】もう一つは、粒子（particle）によるマイ
クロブリッジ（micro bridge）発生の問題である。図４
に示す構造では、異なる電位を有するメインワードライ
ンを隣接させて平行配列することになる。即ち、非選択
時にメインワードラインＭＷＬは接地電圧ＶＳＳレベル
で、相補メインワードラインバーＭＷＬは昇圧電圧のＶ
BOOTレベルを有する。もし、これら２本のライン間にマ
イクロブリッジが発生しているとすると、相補メインワ
ードラインバーＭＷＬからメインワードラインＭＷＬ
へ、つまり昇圧電圧ＶBOOTから接地電圧ＶＳＳへ電流パ
ス（current path）が形成され、ＶBOOTのレベルが継続
して降下することになる。ＶBOOTはチップ内部で発生す
る電圧なので、その電圧レベルが降下すればレベル回復
のために発振器及び感知回路等の回路が継続動作する結
果となり、これが、待機電流を増加させる原因となる。
このような消費電流は冗長ワードラインに置き替えた場
合も継続して存在するので、集積度の増加につれてデザ
インルールが小さくなりブリッジの発生率が非常に大き
くなってくると、待機電流不良率も上がって不良チップ
を増発することになる。
【００１７】以上の従来技術に鑑みて本発明の目的は、
高集積形でありながらも昇圧回路の負荷を減少させるこ
とを可能としたサブワードラインドライバの提供、或い
はまた、隣接ラインのマイクロブリッジによる待機電流
不良を起こし難いサブワードラインドライバを提供する
ことにある。
【００１８】
【課題を解決するための手段】この目的のために本発明
は、メインローデコーダにより制御されるメインワード
ライン及びサブローデコーダにより制御される複数のア
ドレスラインに従ってメモリセル選択用のサブワードラ
インを駆動する半導体メモリ装置のサブワードラインド
ライバにおいて、サブローデコーダにより制御される複
数のアドレスラインに従い選択的にスイッチオンしてメ
インローデコーダにより制御されるメインワードライン
の電圧をサブワードラインへ伝達するようにすることを
特徴とする。このときのサブローデコーダは、ローアド
レスをデコーディングして昇圧電圧へレベル変換し複数
のアドレスラインを制御するものとし、この昇圧電圧レ
ベルで制御されるアドレスラインに従い選択的にスイッ
チオンするサブワードラインドライバとすることができ
る。またこの場合、メインローデコーダは、ローアドレ
スをデコーディングして選択メインワードラインへ昇圧
電圧を提供するものとし、該メインワードラインに提供
された昇圧電圧をサブワードラインへ伝達するサブワー
ドラインドライバとする。
【００１９】このようなサブワードラインドライバは、
いずれか１つのアドレスラインに従いオンオフしてメイ
ンワードラインの電圧をサブワードラインへ伝達するプ
ルアップトランジスタと、該アドレスラインの反転論理
に従いオンオフして該サブワードラインを接地させるプ
ルダウントランジスタと、を備えてなる構成が好まし
い。そして、プルアップトランジスタの制御端子とアド
レスラインとの間に、昇圧電圧を制御電圧として受ける
チャージトランジスタを更に備えるようにしておくとよ
い。この場合、各トランジスタはすべてＮＭＯＳトラン
ジスタとするのがなおよい。
【００２０】
【発明の実施の形態】以下、本発明の実施形態につき添
付図面を参照して詳細に説明する。
【００２１】図５の回路図に、本発明によるサブワード
ラインドライバの実施形態を示す。図示のように、メイ
ンローデコーダ６０及びサブローデコーダ８０の出力に
従い動作するサブワードラインドライバ１４０，１６０
が構成されている。メインローデコーダ６０は、一部ロ
ーアドレス（＝Ａｉ）のデコーディング回路及びレベル
シフタから構成され、メインワードラインＭＷＬと接続
される。またサブローデコーダ８０は、他の一部ローア
ドレス（＝Ａｊ）のデコーディング回路及びレベルシフ
タから構成され、プリデコーディングアドレスライン
ｉ，ｊ，ｋ，ｌと接続される。
【００２２】サブワードラインドライバ１４０は、メイ
ンワードラインＭＷＬと第１サブワードラインＳＷＬｉ
との間に設けられる第１プルアップ手段Ｑ０、及び、第
１サブワードラインＳＷＬｉと接地電圧ＶＳＳとの間に
設けられる第１プルダウン手段Ｑ２と、更に、メインワ
ードラインＭＷＬと第２サブワードラインＳＷＬｋとの
間に設けられる第２プルアップ手段Ｑ６、及び、第２サ
ブワードラインＳＷＬｋと接地電圧ＶＳＳとの間に設け
られる第２プルダウン手段Ｑ８と、を備えている。そし
て、昇圧電圧ＶBOOTを制御電圧とし、アドレスライン
ｉ，ｊ，ｋ，ｌ中のいずれか、この例ではアドレスライ
ンｉの電圧を第１プルアップ手段Ｑ０の制御電圧として
伝送する第１チャージ手段Ｑ４、及び、アドレスライン
ｉの論理を反転して第１プルダウン手段Ｑ２の制御電圧
を出力する第１インバータ１４２と、更に、昇圧電圧Ｖ
BOOTを制御電極とし、アドレスラインｉ，ｊ，ｋ，ｌ中
のいずれか、この例ではアドレスラインｋの電圧を第２
プルアップ手段Ｑ６の制御電圧として伝送する第２チャ
ージ手段Ｑ１０、及び、アドレスラインｋの論理を反転
して第１プルダウン手段Ｑ２の制御電圧を出力する第２
インバータ１４４と、を備えている。
【００２３】このサブワードラインドライバ１４０と隣
接するサブワードラインドライバ１６０も同様の基本構
成を有し、プリデコーディングアドレスラインｉ，ｊ，
ｋ，ｌのうちのサブワードラインドライバ１４０に接続
されないアドレスラインｊ，ｌに従って、第３サブワー
ドラインＳＷＬｊと第４サブワードラインＳＷＬｌとを
メインワードラインＭＷＬへ接続する。
【００２４】このようなサブワードラインドライバ回路
は次のように動作する。ローアドレスストローブ信号バ
ーＲＡＳの論理“ハイ”でチップは待機動作にあり、こ
のときのメインローデコーダ６０は、メインワードライ
ンＭＷＬを接地電圧ＶＳＳレベルの論理“ロウ”とす
る。ローアドレスストローブ信号が論理“ロウ”遷移す
れば活性化となり、外部から印加されるアドレスがロー
アドレスバッファ（図示せず）によりローアドレスとし
てラッチされる。そして、そのうちの一部ローアドレス
Ａｊ、例えばローアドレスの最下位２ビットがサブロー
デコーダ８０でデコーディングされ、レベルシフタを通
じて４種のプリデコーディング信号がアドレスライン
ｉ，ｊ，ｋ，ｌに送られる。これにより、アドレスライ
ンｉ，ｊ，ｋ，ｌのいずれか１つが昇圧電圧ＶBOOTのレ
ベルとなる。本説明では、アドレスラインｉ，ｊ，ｋ，
ｌ中のラインｉが選択で昇圧電圧ＶBOOTのレベルになる
ものとする。これと共に前記ローアドレス中の他の一部
アドレスＡｉがメインローデコーダ６０でデコーディン
グされ、このデコーディング信号がレベルシフタで電圧
変換されることにより、昇圧電圧ＶBOOTが選択メインワ
ードラインＭＷＬへ送られる。そして、これらに基づい
て第１サブワードラインＳＷＬｉが駆動されることにな
る。
【００２５】第１サブワードラインＳＷＬｉへ昇圧レベ
ルの電圧が伝達される過程は次のようになる。サブロー
デコーダ８０でのデコーディング結果に従い出力ライン
ｉが論理“ハイ”（ＶBOOT）で、残りの出力ラインｊ，
ｋ，ｌは論理“ロウ”となる。これに応じて第１インバ
ータ１４２の出力が論理“ロウ”となり、第２インバー
タ１４４及び隣接するサブワードラインドライバ１６０
内の第１インバータ１６２及び第２インバータ１６４の
各出力はすべて論理“ハイ”（このインバータ出力はＶ
ＣＣレベルでよい）になる。その結果、プルダウン手段
Ｑ８，Ｑ２２，Ｑ２８が導通してサブワードラインＳＷ
Ｌｊ，ＳＷＬｋ，ＳＷＬｌは接地電圧レベルに放電さ
れ、非活性状態にされる。
【００２６】一方、第１プルダウン手段Ｑ２だけは非導
通になるので、第１サブワードラインＳＷＬｉは第１プ
ルアップ手段Ｑ０により駆動される。即ち、サブワード
ラインドライバ１４０の第１チャージ手段Ｑ４を介して
アドレスラインｉの電圧ＶBO OTが伝送される結果、トラ
ンジスタの動作特性に応じたＶBOOT−Ｖtn（Ｖtnはチャ
ージトランジスタのしきい値電圧）が第１プルアップ手
段Ｑ０の制御電圧として提供される。そして、メインロ
ーデコーダ６０のデコーディング結果に従い昇圧電圧Ｖ
BOOTの駆動電圧がメインワードラインＭＷＬに伝達さ
れ、制御電圧に従いオンした第１プルアップ手段Ｑ０を
通じて第１サブワードラインＳＷＬｉへ提供される。
【００２７】このようなサブワードラインの活性化によ
り、選択されたメモリセルのセルキャパシタとビットラ
インとの間のチャージシェアリングが行われる結果、こ
れをビットラインセンスアンプが感知してＣＭＯＳレベ
ルの電圧へデベロープする。そして、カラム選択ゲート
を通じて入出力ラインへ伝達されて一連のデータバス制
御回路を通じてチップ外部へ出力される。この出力過程
は、当該技術分野でひろく知られたものである。
【００２８】
【発明の効果】本発明によるサブワードラインドライバ
では、アドレスライン（サブローデコーダの出力ライ
ン）により選択的にスイッチオンされてメインワードラ
インのワードライン電圧をサブワードラインへ伝達する
構成としたことより、次のような効果を奏する。
【００２９】選択対象となるメインワードラインに対し
昇圧電圧を提供すればよく、待機時や非選択のメインワ
ードラインは接地電圧としておけばよいので、相補形の
メインワードライン対を使用しなければならない従来回
路に比べ昇圧電圧の使用量が大幅に減少する。その結
果、昇圧回路の負荷が軽減され、パワーアップや待機時
の大容量充電に係る昇圧回路駆動能力の問題が解消され
る。
【００３０】また、少なくとも４本のアドレスラインに
つき１本のメインワードラインを形成すればすみ、しか
も従来のような隣接相補形のメインワードラインではな
いので、マイクロブリッジの発生率は格段に低くなる。
加えて、相補形のメインワードラインのように昇圧電圧
と接地電圧とが隣接しておらず、メインワードラインは
待機時などの非選択で接地電圧のレベルにあるので、仮
に隣接ライン間にマイクロブリッジが発生したとして
も、冗長ワードラインへ置き替えることで昇圧電圧から
接地電圧への電流パスをなくして放電経路を遮断し、待
機電流不良を救済することができる。従って、歩留り向
上につながり、デザインルールがいっそう小さくなる今
後のメモリにおける品質向上に大きく貢献する。
【図面の簡単な説明】
【図１】半導体メモリ装置のコア部構成を示すブロック
図。
【図２】図１の回路の読出動作タイミングを示す信号波
形図。
【図３】従来技術によるＣＭＯＳサブワードラインドラ
イバの回路図。
【図４】従来技術によるＮＭＯＳサブワードラインドラ
イバの回路図。
【図５】本発明によるＮＭＯＳサブワードラインドライ
バの回路図。
【符号の説明】
６０ メインローデコーダ ８０ サブローデコーダ １４０，１６０ サブワードラインドライバ １４２，１４４，１６２，１６４ インバータ Ｑ０，Ｑ６，Ｑ２０，Ｑ２６ プルアップ手段（ＮＭＯ
ＳＦＥＴ） Ｑ２，Ｑ８，Ｑ２２，Ｑ２８ プルダウン手段（ＮＭＯ
ＳＦＥＴ） Ｑ４，Ｑ１０，Ｑ２４，Ｑ３０ チャージ手段（ＮＭＯ
ＳＦＥＴ） ＭＷＬ メインワードライン ＳＷＬ サブワードライン ｉ，ｊ，ｋ，ｌ アドレスライン

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 メインローデコーダにより制御されるメ
    インワードライン及びサブローデコーダにより制御され
    る複数のアドレスラインに従ってメモリセル選択用のサ
    ブワードラインを駆動する半導体メモリ装置のサブワー
    ドラインドライバにおいて、 サブローデコーダにより制御される複数のアドレスライ
    ンに従い選択的にスイッチオンしてメインローデコーダ
    により制御されるメインワードラインの電圧をサブワー
    ドラインへ伝達するようにしたことを特徴とするサブワ
    ードラインドライバ。
  2. 【請求項２】 サブローデコーダは、ローアドレスをデ
    コーディングして昇圧電圧へレベル変換し複数のアドレ
    スラインを制御するものであり、この昇圧電圧レベルで
    制御されるアドレスラインに従い選択的にスイッチオン
    するようになっている請求項１記載のサブワードライン
    ドライバ。
  3. 【請求項３】 メインローデコーダは、ローアドレスを
    デコーディングして選択メインワードラインへ昇圧電圧
    を提供するものであり、該メインワードラインに提供さ
    れた昇圧電圧をサブワードラインへ伝達するようになっ
    ている請求項２記載のサブワードラインドライバ。
  4. 【請求項４】 いずれか１つのアドレスラインに従いオ
    ンオフしてメインワードラインの電圧をサブワードライ
    ンへ伝達するプルアップトランジスタと、該アドレスラ
    インの反転論理に従いオンオフして該サブワードライン
    を接地させるプルダウントランジスタと、を備えてなる
    請求項１〜３のいずれか１項に記載のサブワードライン
    ドライバ。
  5. 【請求項５】 プルアップトランジスタの制御端子とア
    ドレスラインとの間に、昇圧電圧を制御電圧として受け
    るチャージトランジスタを更に備える請求項４記載のサ
    ブワードラインドライバ。
  6. 【請求項６】 各トランジスタがすべてＮＭＯＳトラン
    ジスタである請求項４又は請求項５記載のサブワードラ
    インドライバ。
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