JPH05314770A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH05314770A JPH05314770A JP4122431A JP12243192A JPH05314770A JP H05314770 A JPH05314770 A JP H05314770A JP 4122431 A JP4122431 A JP 4122431A JP 12243192 A JP12243192 A JP 12243192A JP H05314770 A JPH05314770 A JP H05314770A
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- 239000004065 semiconductor Substances 0.000 title claims description 15
- 230000004913 activation Effects 0.000 claims description 16
- 230000005540 biological transmission Effects 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000003071 parasitic effect Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】リフレッシュサイクルが変って選択されるワー
ド線の本数が変っても、選択されるワード線のレベルを
一定に抑える。 【構成】昇圧回路１に昇圧用の複数の容量素子Ｃ１，Ｃ
２を設け、リフレッシュサイクル切換信号ＲＦＳに従っ
てこれら容量素子Ｃ１，Ｃ２の接続を切換えるようにす
る。
ド線の本数が変っても、選択されるワード線のレベルを
一定に抑える。 【構成】昇圧回路１に昇圧用の複数の容量素子Ｃ１，Ｃ
２を設け、リフレッシュサイクル切換信号ＲＦＳに従っ
てこれら容量素子Ｃ１，Ｃ２の接続を切換えるようにす
る。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置に関
し、特にリフレッシュ動作を必要となるダイナミックＲ
ＡＭ型の半導体メモリ装置に関する。
し、特にリフレッシュ動作を必要となるダイナミックＲ
ＡＭ型の半導体メモリ装置に関する。
【０００２】
【従来の技術】従来のこの種の半導体メモリ装置では、
一般にメモリセルのデータに対してその情報を効率よく
読出したり書込んだりするために、ワード線を電源電圧
以上に昇圧している。このような従来の半導体メモリ装
置の一例を図３に示す。
一般にメモリセルのデータに対してその情報を効率よく
読出したり書込んだりするために、ワード線を電源電圧
以上に昇圧している。このような従来の半導体メモリ装
置の一例を図３に示す。
【０００３】この半導体メモリ装置は、複数のワード線
（ＷＬ１〜ＷＬ４…）と、複数の駆動回路３１を備え各
ワード線（ＷＬ１〜ＷＬ４…）とそれぞれ対応するワー
ド選択信号（ＷＳ１〜ＷＳ４…）のうちの選択レベルの
ワード選択信号と対応するワード線を供給されるワード
線駆動電圧Ｖｗｄで駆動するワードドライブ回路３と、
ワード線駆動電圧Ｖｗｄの伝達線を所定のタイミングで
電源電圧レベルにプリチャージするプリチャージ回路２
と、一端をワード線駆動電圧Ｖｗｄの伝達線と接続する
容量素子Ｃ３及び後段の出力端を容量素子Ｃ３の他端と
接続し前段の入力端にワード活性化信号ＷＡＣを入力す
る縦続接続されたインバータＩＶ２，ＩＶ３を備え、ワ
ード活性化信号ＷＡＣが活性化レベルとなったときワー
ド線駆動電圧Ｖｗｄを電源電位以上に昇圧してワードド
ライブ回路３へ供給する昇圧回路１ｂとを有する構成と
なっている。
（ＷＬ１〜ＷＬ４…）と、複数の駆動回路３１を備え各
ワード線（ＷＬ１〜ＷＬ４…）とそれぞれ対応するワー
ド選択信号（ＷＳ１〜ＷＳ４…）のうちの選択レベルの
ワード選択信号と対応するワード線を供給されるワード
線駆動電圧Ｖｗｄで駆動するワードドライブ回路３と、
ワード線駆動電圧Ｖｗｄの伝達線を所定のタイミングで
電源電圧レベルにプリチャージするプリチャージ回路２
と、一端をワード線駆動電圧Ｖｗｄの伝達線と接続する
容量素子Ｃ３及び後段の出力端を容量素子Ｃ３の他端と
接続し前段の入力端にワード活性化信号ＷＡＣを入力す
る縦続接続されたインバータＩＶ２，ＩＶ３を備え、ワ
ード活性化信号ＷＡＣが活性化レベルとなったときワー
ド線駆動電圧Ｖｗｄを電源電位以上に昇圧してワードド
ライブ回路３へ供給する昇圧回路１ｂとを有する構成と
なっている。
【０００４】次にこの半導体メモリ装置の動作について
説明する。
説明する。
【０００５】まず、ワード活性化信号ＷＡＣが非活性レ
ベルの低レベルのとき、ワード線駆動電圧Ｖｗｄは電源
電位レベルにプリチャージされている。
ベルの低レベルのとき、ワード線駆動電圧Ｖｗｄは電源
電位レベルにプリチャージされている。
【０００６】ワード活性化信号ＷＡＣが活性化レベル
（高レベル）になると、インバータＩＶ３の出力端が高
レベルになり、容量素子Ｃ３によりワード線駆動電圧Ｖ
ｗｄが電源電位レベル以上に昇圧される。このときワー
ド選択信号（ＷＳ１〜ＷＳ４…）のうちの所定のものが
選択レベルとなっており、この選択レベルのワード選択
信号と対応するワード線をワード線駆動電圧Ｖｗｄで駆
動する。
（高レベル）になると、インバータＩＶ３の出力端が高
レベルになり、容量素子Ｃ３によりワード線駆動電圧Ｖ
ｗｄが電源電位レベル以上に昇圧される。このときワー
ド選択信号（ＷＳ１〜ＷＳ４…）のうちの所定のものが
選択レベルとなっており、この選択レベルのワード選択
信号と対応するワード線をワード線駆動電圧Ｖｗｄで駆
動する。
【０００７】各ワード線（ＷＬ１〜ＷＬ４…）にはワー
ド線自身及び接続されたメモリセルのトランジスタのゲ
ート容量等の寄生容量Ｃｗが存在する。選択されたワー
ド線の電圧はこのワード線の寄生容量Ｃｗと昇圧回路１
ｂの容量素子Ｃ３の容量値によって決定されるので、こ
の選択されたワード線の電圧が電源電圧以上の所定のレ
ベルとなるように容量素子Ｃ３の容量値が設定されてい
る。
ド線自身及び接続されたメモリセルのトランジスタのゲ
ート容量等の寄生容量Ｃｗが存在する。選択されたワー
ド線の電圧はこのワード線の寄生容量Ｃｗと昇圧回路１
ｂの容量素子Ｃ３の容量値によって決定されるので、こ
の選択されたワード線の電圧が電源電圧以上の所定のレ
ベルとなるように容量素子Ｃ３の容量値が設定されてい
る。
【０００８】ところで、ダイナミックＲＡＭ型の半導体
メモリ装置においては、所定の周期でメモリセルのデー
タをリフレッシュする必要があるが、このリフレッシュ
サイクルは動作モード等により切換えられることがあ
る。例えば４０９６リフレッシュサイクルから２０４８
リフレッシュサイクルに等に切換えられる。
メモリ装置においては、所定の周期でメモリセルのデー
タをリフレッシュする必要があるが、このリフレッシュ
サイクルは動作モード等により切換えられることがあ
る。例えば４０９６リフレッシュサイクルから２０４８
リフレッシュサイクルに等に切換えられる。
【０００９】
【発明が解決しようとする課題】この従来の半導体メモ
リ装置では、選択されるワード線の容量値によって昇圧
回路１ｂの容量素子Ｃ３の容量値が決まっておりその容
量値は一定であるため、例えばリフレッシュサイクルが
４０９６から２０４８に変わり、一度に活性化するワー
ド線の本数が２倍になると、選択されるワード線の総容
量値も２倍となり、容量素子Ｃ３の容量値も大きくしな
いと選択されたワード線の電圧が４０９６リフレッシュ
サイクルの時に比べて低下し、メモリセルに対し情報を
効率よく書込んだりすることができないという欠点があ
った。
リ装置では、選択されるワード線の容量値によって昇圧
回路１ｂの容量素子Ｃ３の容量値が決まっておりその容
量値は一定であるため、例えばリフレッシュサイクルが
４０９６から２０４８に変わり、一度に活性化するワー
ド線の本数が２倍になると、選択されるワード線の総容
量値も２倍となり、容量素子Ｃ３の容量値も大きくしな
いと選択されたワード線の電圧が４０９６リフレッシュ
サイクルの時に比べて低下し、メモリセルに対し情報を
効率よく書込んだりすることができないという欠点があ
った。
【００１０】本発明の目的は、リフレッシュサイクルが
変っても選択されたワード線を所定のレベルに保つこと
ができ、メモリセルに対する情報の書込み，読出しを効
率よく行うことができる半導体メモリ装置を提供するこ
とにある。
変っても選択されたワード線を所定のレベルに保つこと
ができ、メモリセルに対する情報の書込み，読出しを効
率よく行うことができる半導体メモリ装置を提供するこ
とにある。
【００１１】
【課題を解決するための手段】本発明の半導体メモリ装
置は、複数のワード線と、これら各ワード線とそれぞれ
対応するワード選択信号のうちの選択レベルのワード選
択信号と対応する前記ワード線を供給されるワード線駆
動電圧で駆動するワードドライブ回路と、ワード活性化
信号が活性化レベルとなったとき前記ワード線駆動電圧
を所定のレベルに昇圧する複数の容量素子を備えリフレ
ッシュサイクル切換信号に従って前記複数の容量素子の
容量素子の接続を切換え前記ワード線駆動電圧を前記ワ
ードドライブ回路へ供給する昇圧回路とを有している。
置は、複数のワード線と、これら各ワード線とそれぞれ
対応するワード選択信号のうちの選択レベルのワード選
択信号と対応する前記ワード線を供給されるワード線駆
動電圧で駆動するワードドライブ回路と、ワード活性化
信号が活性化レベルとなったとき前記ワード線駆動電圧
を所定のレベルに昇圧する複数の容量素子を備えリフレ
ッシュサイクル切換信号に従って前記複数の容量素子の
容量素子の接続を切換え前記ワード線駆動電圧を前記ワ
ードドライブ回路へ供給する昇圧回路とを有している。
【００１２】また、ワード線駆動電圧の昇圧に寄与しな
いときの容量素子を前記ワード線駆動電圧の伝達線から
切離す容量素子切換回路を設けて構成される。
いときの容量素子を前記ワード線駆動電圧の伝達線から
切離す容量素子切換回路を設けて構成される。
【００１３】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１４】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１５】この実施例が図３に示された従来の半導体
メモリ装置と相違する点は、昇圧回路１を、一端をワー
ド線駆動電圧Ｖｗｄの伝達線と接続する容量素子Ｃ１，
Ｃ２と、後段の出力端を容量素子Ｃ１の他端と接続し前
段の入力端にワード活性化信号ＷＡＣを入力する縦続接
続されたインバータＩＶ２，ＩＶ３と、リフレッシュサ
イクル切換信号ＲＦＳを入力するインバータＩＶ１と、
このインバータＩＶ１の出力信号とワード活性化信号Ｗ
ＡＣとを入力するＮＡＮＤゲートＧ１と、このＮＡＮＤ
ゲートＧ１の出力信号を反転して容量素子Ｃ２の他端に
供給するインバータＩＶ４とを備えた構成とし、リフレ
ッシュサイクル切換信号ＲＦＳに従って容量素子Ｃ１，
Ｃ２の接続を切換え、ワード活性化信号ＷＡＣが活性化
レベルとなったとき容量素子Ｃ１，Ｃ２によって昇圧さ
れたワード線駆動電圧Ｖｗｄをワードドライバ回路３に
供給するようにした点にある。
メモリ装置と相違する点は、昇圧回路１を、一端をワー
ド線駆動電圧Ｖｗｄの伝達線と接続する容量素子Ｃ１，
Ｃ２と、後段の出力端を容量素子Ｃ１の他端と接続し前
段の入力端にワード活性化信号ＷＡＣを入力する縦続接
続されたインバータＩＶ２，ＩＶ３と、リフレッシュサ
イクル切換信号ＲＦＳを入力するインバータＩＶ１と、
このインバータＩＶ１の出力信号とワード活性化信号Ｗ
ＡＣとを入力するＮＡＮＤゲートＧ１と、このＮＡＮＤ
ゲートＧ１の出力信号を反転して容量素子Ｃ２の他端に
供給するインバータＩＶ４とを備えた構成とし、リフレ
ッシュサイクル切換信号ＲＦＳに従って容量素子Ｃ１，
Ｃ２の接続を切換え、ワード活性化信号ＷＡＣが活性化
レベルとなったとき容量素子Ｃ１，Ｃ２によって昇圧さ
れたワード線駆動電圧Ｖｗｄをワードドライバ回路３に
供給するようにした点にある。
【００１６】この実施例において、リフレッシュサイク
ル切換信号ＲＦＳが高レベルのときはインバータＩＶ１
の出力が低レベルとなるので、ワード活性化信号ＷＡＣ
は容量素子Ｃ２に伝達されず、容量素子Ｃ１のみでワー
ド線駆動電圧Ｖｗｄを昇圧する。またリフレッシュサイ
クル切換信号ＲＦＳが低レベルのときはインバータＩＶ
１の出力が高レベルとなるので、ワード活性化信号ＷＡ
ＣがＮＡＮＤゲートＧ１，インバータＩＶ４を介して容
量素子Ｃ２に伝達され、ワード線駆動電圧Ｖｗｄは容量
素子Ｃ１，Ｃ２により昇圧される。
ル切換信号ＲＦＳが高レベルのときはインバータＩＶ１
の出力が低レベルとなるので、ワード活性化信号ＷＡＣ
は容量素子Ｃ２に伝達されず、容量素子Ｃ１のみでワー
ド線駆動電圧Ｖｗｄを昇圧する。またリフレッシュサイ
クル切換信号ＲＦＳが低レベルのときはインバータＩＶ
１の出力が高レベルとなるので、ワード活性化信号ＷＡ
ＣがＮＡＮＤゲートＧ１，インバータＩＶ４を介して容
量素子Ｃ２に伝達され、ワード線駆動電圧Ｖｗｄは容量
素子Ｃ１，Ｃ２により昇圧される。
【００１７】従って、例えば４０９６リフレッシュサイ
クルで選択されるワード線が２本のときはリフレッシュ
サイクル切換信号ＲＦＳを高レベルにして容量素子Ｃ１
により昇圧し、２０４８リフレッシュサイクルで選択さ
れるワード線が４本のときはリフレッシュサイクル切換
信号ＲＦＳを低レベルにして容量素子Ｃ１，Ｃ２により
昇圧すれば、ワード線の数が異なることにより生じる、
選択されたワード線のレベルの変動を抑えることができ
る。
クルで選択されるワード線が２本のときはリフレッシュ
サイクル切換信号ＲＦＳを高レベルにして容量素子Ｃ１
により昇圧し、２０４８リフレッシュサイクルで選択さ
れるワード線が４本のときはリフレッシュサイクル切換
信号ＲＦＳを低レベルにして容量素子Ｃ１，Ｃ２により
昇圧すれば、ワード線の数が異なることにより生じる、
選択されたワード線のレベルの変動を抑えることができ
る。
【００１８】図２は本発明の第２の実施例を示す回路図
である。
である。
【００１９】第１の実施例においては、リフレッシュサ
イクル切換信号ＲＦＳが高レベルのとき、容量素子Ｃ２
は昇圧に寄与しないが、この容量素子Ｃ２と接続するイ
ンバータＩＶ４の出力端は低レベルとなっているので容
量素子Ｃ１による昇圧を阻害するように作用する。そこ
でこの第２の実施例においては、ワード線駆動電圧Ｖｗ
ｄの昇圧に寄与しない容量素子Ｃ２をワード線駆動電圧
Ｖｗｄの伝達線から切離す容量素子切離回路４を設け、
容量素子Ｃ１による昇圧を阻害しないようにしている。
イクル切換信号ＲＦＳが高レベルのとき、容量素子Ｃ２
は昇圧に寄与しないが、この容量素子Ｃ２と接続するイ
ンバータＩＶ４の出力端は低レベルとなっているので容
量素子Ｃ１による昇圧を阻害するように作用する。そこ
でこの第２の実施例においては、ワード線駆動電圧Ｖｗ
ｄの昇圧に寄与しない容量素子Ｃ２をワード線駆動電圧
Ｖｗｄの伝達線から切離す容量素子切離回路４を設け、
容量素子Ｃ１による昇圧を阻害しないようにしている。
【００２０】容量素子切離回路４は、ソース，ドレイン
を容量素子Ｃ２の一端とワード線駆動電圧Ｖｗｄの伝達
線との間に接続するＰ型のトランジスタＱ１と、リフレ
ッシュサイクル切換信号ＲＦＳが高レベルのときはトラ
ンジスタＱ１のゲートをワード線駆動電圧Ｖｗｄと同一
レベルにしてこのトランジスタＱ１をオフにして容量素
子Ｃ２をワード線駆動電圧Ｖｗｄの伝達線から切離し、
リフレッシュサイクル切換信号ＲＦＳが低レベルのとき
はトランジスタＱ１のゲートを低レベルにしてこのトラ
ンジスタＱ１をオンにし容量素子Ｃ２とワード線駆動電
圧Ｖｗｄの伝達線とを接続するレベル変換回路４１と、
ソース，ドレインを容量素子Ｃ２の一端と接地電位点と
の間に接続し、ゲートにリフレッシュサイクル切換信号
ＲＦＳを入力してこのリフレッシュサイクル切換信号Ｒ
ＦＳが高レベルのときはオンとなり容量素子Ｃ２の一端
がフローティング状態となるのを防止し、低レベルのと
きはオフとなるＮ型のトランジスタＱ２とを備えた構成
となっている。
を容量素子Ｃ２の一端とワード線駆動電圧Ｖｗｄの伝達
線との間に接続するＰ型のトランジスタＱ１と、リフレ
ッシュサイクル切換信号ＲＦＳが高レベルのときはトラ
ンジスタＱ１のゲートをワード線駆動電圧Ｖｗｄと同一
レベルにしてこのトランジスタＱ１をオフにして容量素
子Ｃ２をワード線駆動電圧Ｖｗｄの伝達線から切離し、
リフレッシュサイクル切換信号ＲＦＳが低レベルのとき
はトランジスタＱ１のゲートを低レベルにしてこのトラ
ンジスタＱ１をオンにし容量素子Ｃ２とワード線駆動電
圧Ｖｗｄの伝達線とを接続するレベル変換回路４１と、
ソース，ドレインを容量素子Ｃ２の一端と接地電位点と
の間に接続し、ゲートにリフレッシュサイクル切換信号
ＲＦＳを入力してこのリフレッシュサイクル切換信号Ｒ
ＦＳが高レベルのときはオンとなり容量素子Ｃ２の一端
がフローティング状態となるのを防止し、低レベルのと
きはオフとなるＮ型のトランジスタＱ２とを備えた構成
となっている。
【００２１】
【発明の効果】以上説明したように本発明は、昇圧回路
に昇圧用の複数の容量素子を設け、リフレッシュサイク
ル切換信号によりこれら容量素子の接続を切換える構成
とすることにより、リフレッシュサイクルが変り選択さ
れるワード線の数が変化しても、昇圧用の容量素子の容
量値をこれら選択されるワード線の寄生容量の総容量値
に整合させることができるので、選択されるワード線の
電圧を所定のレベルに保持することができ、従ってメモ
リセルに対する情報の書込み，読出しを効率よく行うこ
とができる効果がある。
に昇圧用の複数の容量素子を設け、リフレッシュサイク
ル切換信号によりこれら容量素子の接続を切換える構成
とすることにより、リフレッシュサイクルが変り選択さ
れるワード線の数が変化しても、昇圧用の容量素子の容
量値をこれら選択されるワード線の寄生容量の総容量値
に整合させることができるので、選択されるワード線の
電圧を所定のレベルに保持することができ、従ってメモ
リセルに対する情報の書込み，読出しを効率よく行うこ
とができる効果がある。
【図１】本発明の第１の実施例の回路図である。
【図２】本発明の第２の実施例の回路図である。
【図３】従来の半導体メモリ装置の一例を示す回路図で
ある。
ある。
１，１ａ，１ｂ 昇圧回路 ２ プリチャージ回路 ３ ワードドライブ回路 ４ 容量素子切離回路 ３１ 駆動回路 ４１ レベル変換回路 Ｃ１〜Ｃ３ 容量素子 Ｇ１ ＮＡＮＤゲート ＩＶ１〜ＩＶ４ インバータ Ｑ１，Ｑ２ トランジスタ ＷＬ１〜ＷＬ４ ワード線
Claims (2)
- 【請求項１】 複数のワード線と、これら各ワード線と
それぞれ対応するワード選択信号のうちの選択レベルの
ワード選択信号と対応する前記ワード線を供給されるワ
ード線駆動電圧で駆動するワードドライブ回路と、ワー
ド活性化信号が活性化レベルとなったとき前記ワード線
駆動電圧を所定のレベルに昇圧する複数の容量素子を備
えリフレッシュサイクル切換信号に従って前記複数の容
量素子の容量素子の接続を切換え前記ワード線駆動電圧
を前記ワードドライブ回路へ供給する昇圧回路とを有す
ることを特徴とする半導体メモリ装置。 - 【請求項２】 ワード線駆動電圧の昇圧に寄与しないと
きの容量素子を前記ワード線駆動電圧の伝達線から切離
す容量素子切換回路を設けた請求項１記載の半導体メモ
リ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122431A JP2959273B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4122431A JP2959273B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05314770A true JPH05314770A (ja) | 1993-11-26 |
| JP2959273B2 JP2959273B2 (ja) | 1999-10-06 |
Family
ID=14835677
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4122431A Expired - Fee Related JP2959273B2 (ja) | 1992-05-15 | 1992-05-15 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959273B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279289A (ja) * | 1995-03-31 | 1996-10-22 | Samsung Electron Co Ltd | ワード線電圧昇圧回路 |
-
1992
- 1992-05-15 JP JP4122431A patent/JP2959273B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08279289A (ja) * | 1995-03-31 | 1996-10-22 | Samsung Electron Co Ltd | ワード線電圧昇圧回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959273B2 (ja) | 1999-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990629 |
|
| LAPS | Cancellation because of no payment of annual fees |