JPH0935477A - ブートストラップ回路 - Google Patents

ブートストラップ回路

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JPH0935477A
JPH0935477A JP8189975A JP18997596A JPH0935477A JP H0935477 A JPH0935477 A JP H0935477A JP 8189975 A JP8189975 A JP 8189975A JP 18997596 A JP18997596 A JP 18997596A JP H0935477 A JPH0935477 A JP H0935477A
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bootstrap
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JP8189975A
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Johann Rieger
リーガー ヨハン
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Siemens Corp
Original Assignee
Siemens Corp
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    • H03K17/063—Modifications for ensuring a fully conducting state in field-effect transistor switches
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract

(57)【要約】 （修正有） 【課題】 ブートストラップ回路における信号の一層速
い通過接続を可能にする。 【解決手段】 トランスファトランジスタＴ１のチャネ
ル端子がドライバトランジスタＴ２のゲートと接続され
ており、他方のチャネル端子が第１の信号Ｓ１が与えら
れる第１の信号端子１と、第２の信号Ｓ２が与えられる
第２の信号端子２と、ブートストラップ回路の出力端Ｏ
ＵＴとそれぞれ接続され、トランスファトランジスタＴ
１のゲートが第３の信号Ｓ３を発生する装置Ａの出力端
ＡOUTと接続される。第２の信号Ｓ２がブートストラッ
プ時点で開始する第１のレベルから第２のレベルへの側
縁を有し、ブートストラップ時点に等しい他の時点で第
１の信号Ｓ１が予充電レベルを有し、他方の時点の後で
は第３の信号Ｓ３が、第１のレベルを有し、他方の時点
の前では第３の信号Ｓ３が、第２のレベルを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はブートストラップ回
路に関する。
【０００２】
【従来の技術】既に知られているブートストラップ回路
はトランスファトランジスタから成っており、そのチャ
ネル端子は同一のチャネル形式のドライバトランジスタ
のゲートと接続されている。それらは例えばダイナミッ
クメモリ（ＤＲＡＭ）において、ブーストされたワード
線電圧のスイッチングのために使用される。そのため
に、トランスファトランジスタおよびドライバトランジ
スタがｎチャネル形式であれば、トランスファトランジ
スタのゲートが正の供給電位と接続されている。その場
合ドライバトランジスタのチャネル端子には１つの信号
が与えられるが、この信号は０Ｖからトランスファトラ
ンジスタのゲートにおける供給電位よりも大きいブース
トされた電圧レベルへの正の立上りを有し、またドライ
バトランジスタを介してブートストラップ回路の出力端
を形成するその他方のチャネル端子に通過接続され得
る。そのためにトランスファトランジスタの他方のチャ
ネル端子に０Ｖから供給電位の値への正の立上りを有す
る信号が与えられ、その際にこの立上りはドライバトラ
ンジスタに与えられているブーストされた信号の立上り
の前に位置する。すなわち次いでドライバトランジスタ
のゲートはトランスファトランジスタを介して供給電位
からトランスファトランジスタのカットオフ電圧を差し
引いた値へ予充電される。次いで、ブーストされた信号
の正の立上りが続くと、ドライバトランジスタのゲート
における電位が、ブーストされた信号との容量性結合に
基づいて上昇し、その結果そのレベルは常にブーストさ
れた信号のレベルの上に位置する。その結果として、ト
ランスファトランジスタは遮断状態となり、ドライバト
ランジスタがブーストされた信号の全レベルをブートス
トラップ回路の出力端に通過接続する。
【０００３】
【発明が解決しようとする課題】本発明の課題は、ドラ
イバトランジスタにおける信号の一層速い通過接続が可
能なブートストラップ回路を提供することである。
【０００４】
【課題を解決するための手段】この課題を解決するた
め、本発明によれば、トランスファトランジスタの一方
のチャネル端子が同一のチャネル形式のドライバトラン
ジスタのゲートと接続されており、トランスファトラン
ジスタの他方のチャネル端子が、第１の信号が与えられ
得る第１の信号端子と接続されており、ドライバトラン
ジスタの一方のチャネル端子が、第２の信号が与えられ
得る第２の信号端子と接続されており、ドライバトラン
ジスタの他方のチャネル端子がブートストラップ回路の
出力端を形成し、トランスファトランジスタのゲート
が、第３の信号を発生する役割をする装置の出力端と接
続されており、第２の信号が、ブートストラップ時点で
開始する第１のレベルから第２のレベルへの側縁を有
し、遅くともブートストラップ時点に等しい他の時点で
第１の信号が、第２の信号の第１のレベルと第２のレベ
ルとの間に位置する予充電レベルを有し、他方の時点の
後では第３の信号が、第２の信号の第２のレベルから見
て、第１の信号のレベルの向こう側に位置し、またはこ
れに等しい第１のレベルを有し、他方の時点の前では第
３の信号が、第２の信号の第２のレベルから見て、第１
の信号の予充電レベルのこちら側に位置する第２のレベ
ルを有する。
【０００５】本発明の他の構成は請求項２以下にあげら
れている。
【０００６】本発明により得られる利点として、ドライ
バトランジスタのゲートが、従来の技術の場合のように
第１の信号の予充電レベルからトランスファトランジス
タのカットオフ電圧の値だけ偏差せずに（従来の技術の
場合にはトランスファトランジスタのゲートに常に、供
給電位に等しい第１の信号の予充電レベルの値を有する
電位が与えられている）、予充電レベルにくらべてより
わずかな差を有する電位に予充電される。この差は、第
３の信号のレベルが、第２の信号の第２のレベルから見
て、第１の信号の予充電レベルのこちら側にどれくらい
位置するかに関係している。
【０００７】この差が少なくともトランスファトランジ
スタのカットオフ電圧の値に相当するのが最適である。
すなわち、その場合、第１の信号の予充電レベルは完全
にトランスファトランジスタにより通過接続され、ドラ
イバトランジスタのゲートが相応に予充電される。その
ことからドライバトランジスタのより大きい制御が有利
に生ずる。なぜならば、そのゲート‐ソース間電圧の大
きさが従来の技術による場合にくらべて高められている
からである。それによって第２の信号の第２のレベルが
より速くブートストラップ回路の出力端に通過接続され
る。その結果、従来の技術による場合にくらべて本発明
によるブートストラップ回路は速度が速いという利点を
有する。
【０００８】本発明の別の利点は、代替的に第２の信号
の第２のレベルに対する通過接続速度を等しく維持しな
がら、ドライバトランジスタの寸法をより小さくするこ
とができることであり（より小さいチャネル幅）、それ
によってブートストラップ回路の構成のために顕著な面
積節減が達成され得る。
【０００９】ドライバトランジスタのゲート‐ソース間
電圧の大きさが２Ｖから３Ｖ（＝２Ｖ＋トランスファト
ランジスタの仮定されているカットオフ電圧１Ｖ）へ上
昇する際に例えばロングチャネル近似の簡単化モデル ＩDrain ＝Ｃｏｎｓｔ・（ＵGS−ＵT ）2 による計算により、ドライバトランジスタを通る、係数
４だけ大きい電流の強さＩDrain 、従ってまた４倍の通
過接続速度が生ずる。代替的に、この場合、等しい通過
接続速度または等しい電流の強さＩDrain において、チ
ャネル幅が３／４だけ減ぜられ得る。実際には係数２が
現実的と見做され得る。
【００１０】本発明は特にダイナミックメモリ（ＤＲＡ
Ｍ）のワード線ドライバにおける応用に適している。
【００１１】
【実施例】以下、図面により本発明を一層詳細に説明す
る。
【００１２】本発明によるブートストラップ回路を示す
図１には、トランスファトランジスタＴ１およびドライ
バトランジスタＴ２が示されており、これらのトランジ
スタは共にｎチャネル形式である。本発明の他の構成で
は、これらの両トランジスタＴ１、Ｔ２はｐチャネル形
式であってもよい。トランスファトランジスタＴ１の一
方のチャネル端子はドライバトランジスタＴ２のゲート
と接続されている。トランスファトランジスタＴ１の他
方のチャネル端子は、第１の信号Ｓ１が与えられ得る第
１の信号端子１と接続されている。ドライバトランジス
タＴ２の一方のチャネル端子は、第２の信号Ｓ２が与え
られ得る第２の信号端子２と接続されている。ドライバ
トランジスタＴ２の他方のチャネル端子はブートストラ
ップ回路の出力端ＯＵＴを形成し、そこに出力信号Ｓ
OUT が生ずる。トランスファトランジスタＴ１のゲート
は、第３の信号Ｓ３を発生する役割をする装置Ａの出力
端ＡOUT と接続されている。ドライバトランジスタＴ２
のゲートにゲート信号Ｋが生ずる。
【００１３】ブートストラップ回路の機能をいま本発明
の実施例に対して図２に示されている信号経過により説
明する。
【００１４】時点ｔ0 の前の時間軸の最左端で始まっ
て、この実施例ではすべての信号は、５Ｖの第１のレベ
ルＰ１を有する第３の信号Ｓ３を例外として、０Ｖのレ
ベルを有する。この実施例に対しては、５Ｖはブートス
トラップ回路を構成部分として含んでいる集積回路の供
給電位の値であると仮定される。時点ｔ0 で５Ｖの供給
電位の値を有する予充電レベルＶへの第１の信号Ｓ１の
正の立上りが開始する。ほぼ同時に第３の信号Ｓ３も６
Ｖの値を有する第２のレベルＰ２への正の立上りを有
し、その際にこの１Ｖだけの電位交替は仮定に従って少
なくともトランスファトランジスタＴ１のカットオフ電
圧に等しい。従ってゲート信号Ｋの高レベルは第１の信
号Ｓ１の予充電レベルＶに等しく、これはこの実施例で
はその高レベルに等しい。
【００１５】その結果としてゲート信号Ｋのレベルが同
じく５Ｖに上昇する。他の時点ｔAで第３の信号Ｓ３は
負の立下りで再びその５Ｖの第１のレベルＰ１に戻る。
この他の時点ｔA の後に第３の信号Ｓ３は５Ｖの値にと
どまる。そのレベルが第１の信号Ｓ１の予充電レベルＶ
のレベルをその後にもはや上回らないことは重要であ
る。その場合のみ、トランスファトランジスタＴ１は、
他の時点ｔA でのレベルが予充電レベルＶに等しいゲー
ト信号Ｋに対して遮断することが保証されている。ブー
トストラップ時点ｔB に８Ｖのブーストされた電圧への
第２の信号Ｓ２の正の立上りが続く。ドライバトランジ
スタＴ２の容量性のゲート‐ソース間結合およびトラン
スファトランジスタＴ１の既に行われた遮断に基づい
て、ゲート信号Ｋが第２の信号Ｓ２と平行に約９．５Ｖ
の値に上昇する。従来の技術の場合にくらべて大きく、
ゲート信号Ｋおよび第２の信号Ｓ２の電位の差に相当す
るドライバトランジスタＴ２のゲート‐ソース間電圧に
基づいて、第２の信号Ｓ２のより速い通過接続が行わ
れ、従ってブートストラップ回路の出力端ＯＵＴにおい
て出力信号ＳOUT が第２の信号Ｓ２の値（８Ｖ）への急
峻な上昇を有する。
【００１６】図３には、図１中のトランスファトランジ
スタＴ１およびドライバトランジスタＴ２がｎチャネル
形式のトランジスタではなくｐチャネル形式のトランジ
スタである場合の信号経過が示されている。この実施例
に対しては、時点ｔ0 の前で第３の信号Ｓ３が０Ｖの値
を有する第１のレベルＰ１を有し、一方すべてのその他
の信号Ｓ１、Ｓ２、Ｋ、ＳOUT は５Ｖの値を有すること
が仮定される。時点ｔ0 で、この実施例ではその予充電
電位Ｖである０Ｖの値への第１の信号Ｓ１の負の立下り
が行われる。０Ｖおよび５Ｖは例えばブートストラップ
回路を構成部分として含んでいる集積回路の供給電位の
値であってよい。第１の信号Ｓ１の負の立下りとほぼ同
時に第３の信号Ｓ３も−１Ｖの値を有するその第２のレ
ベルＰ２への負の立下りを有する。再び、この１Ｖの電
位跳躍が少なくともトランスファトランジスタＴ１のカ
ットオフ電圧に等しいことが仮定される。それによりこ
の実施例でも第１の信号Ｓ１の０Ｖの予充電電位Ｖが完
全にドライバトランジスタＴ２のゲートに通過接続され
る（ゲート信号Ｋ参照）。この実施例ではブートストラ
ップ時点ｔB に等しい他の時点ｔA で第３の信号Ｓ３の
第１のレベルＰ１へ復帰する正の立上りが行われ、従っ
てトランスファトランジスタＴ１は遮断する。同時に第
２の信号Ｓ２は、図２の実施例の場合のように０Ｖおよ
び５Ｖの供給電位の電位範囲の外側に位置する−１Ｖの
値への負の立下りを有する。ゲート信号Ｋに対しては負
の立下りが生じ、またそれは第２の信号Ｓ２のレベルの
低下と共にますます負になる。
【００１７】出力信号ＳOUT はドライバトランジスタＴ
２のゲート‐ソース間電圧のより大きい値に基づいて従
来技術の場合よりも速く第２の信号Ｓ２の経過に続く。
【００１８】示されている電位値は例示に過ぎない。本
発明の他の実施例では、信号の経過は図２および図３中
に示されている経過と異なる。例えばすべての信号は示
されているそれぞれ２つの電位レベル以上であってもよ
い。図２中の第３の信号Ｓ３は、示されている５Ｖの代
わりに、０Ｖの第１のレベルＰ１を有し得る。さらに両
実施例におけるその第１の側縁は第１の信号Ｓ１の側縁
よりも早くにまたは遅くに開始し得る。しかし、それが
より遅くに開始するならば、ゲート信号Ｋに対してより
平らな側縁勾配が生じ、従ってドライバトランジスタＴ
２のゲートの予充電は可能なかぎり速くは行われない。
ドライバトランジスタＴ２のゲートの予充電の間に第３
の信号Ｓ３のレベルが第１の信号Ｓ１のそれから大きく
偏差するほど、ゲート信号Ｋは第１の信号Ｓ１に速く続
く。
【００１９】図４には、トランスファトランジスタＴ１
およびドライバトランジスタＴ２がｎチャネル形式であ
り、第３の信号Ｓ３が図２中のようなパルス形態を有す
るべきであるときに、図１からの第３の信号Ｓ３を発生
するための装置Ａの実施例が示されている。コンデンサ
Ｃの一方の電極は装置Ａの出力端ＡOUT と接続されてい
る。コンデンサＣの第２の電極はパルス発生器Ｐの出力
端ＰOUT と接続されており、このパルス発生器には制御
信号ＲＩＮＴが入力端ＰINを介して供給され得る。この
入力端ＰINは出力端ＰOUT と第１のインバータＩ１、第
２のインバータＩ２、第３のインバータＩ３、第１のナ
ンドゲートＮ１および第４のインバータＩ４を介して接
続されている。さらに、この入力端ＰINは第１のナンド
ゲートＮ１の他方の入力端と接続されている。第２のイ
ンバータＩ２および第３のインバータＩ３の入力端はそ
れぞれ遅延コンデンサＣａｐ１、Ｃａｐ２を介して接地
点と接続されている。
【００２０】コンデンサＣの一方の電極は第１のダイオ
ードＤ１として接続されているｎチャネルトランジスタ
を介して、５Ｖの正の供給電位を与えられ得る集積回路
の供給電位端子Ｖ１と接続されている。ダイオードＤ１
は流れ方向に供給電位端子Ｖ１とコンデンサＣの一方の
電極との間に配置されており、従ってこれはほぼ相応の
供給電位の値に予充電可能である。第１のダイオードＤ
１に対して逆並列に、同じくｎチャネルトランジスタに
より構成されている第２のダイオードＤ２が配置されて
いる。
【００２１】パルス発生器Ｐの入力端ＰINに、例えば図
５ａに示されている波形を有し得る制御信号ＲＩＮＴが
与えられ得る。最初に制御信号ＲＩＮＴは０Ｖの値を有
する。相応して第３の信号Ｓ３（図５ｂ）の第１のレベ
ルＰ１に対し装置Ａの出力端ＡOUT に、第１のダイオー
ドＤ１のカットオフ電圧だけ供給電位端子Ｖ１における
供給電位の下側に位置する値が生ずる。５Ｖへの制御信
号ＲＩＮＴの正の立上りの結果としてパルス発生器Ｐは
その出力端ＰOUT に０Ｖの第１の電位値から５Ｖの第２
の電位値への電位切換わりを生じ、また、第１のインバ
ータＩ１、第２のインバータＩ２、第３のインバータＩ
３および両遅延コンデンサＣａｐ１、Ｃａｐ２により惹
起される遅延の後に、再び０Ｖの第１の電位値に復帰す
る。それによりコンデンサＣの一方の電極に第３の信号
Ｓ３の第１のレベルＰ１（４Ｖ）からその第２のレベル
Ｐ２（６Ｖ）への、また続いて再び第１のレベルＰ１
（４Ｖ）への電位上昇が生ずる。第３の信号Ｓ３の第２
のレベルＰ２はその際に第２のダイオードＤ２により供
給電位の値に第２のダイオードＤ２のカットオフ電圧を
加えた値に制限される。
【００２２】図６には、図１（ｎチャネル形式のトラン
スファトランジスタＴ１およびドライバトランジスタＴ
２）からの装置Ａに対する別の実施例が示されている。
これは、第１のダイオードＤ１および第２のダイオード
Ｄ２の代わりに、供給電位端子Ｖ１とコンデンサＣの一
方の電極との間にｐチャネルスイッチングトランジスタ
Ｔ３を有し、その基板端子はコンデンサＣの一方の電極
と接続されている。図４中の構成要素に加えて、図６中
の装置Ａは第３のインバータＩ３の出力端とスイッチン
グトランジスタＴ３のゲートとの間に第５のインバータ
Ｉ５、第６のインバータＩ６、第２のナンドゲートＮ２
および第７のインバータＩ７を有する。さらにパルス発
生器Ｐの入力端ＰINは第２のナンドゲートＮ２の他方の
入力端と接続されている。
【００２３】図７ａおよび図７ｂには制御信号ＲＩＮＴ
及び第３の信号Ｓ３の波形が示されている。
【００２４】図１中のトランスファトランジスタＴ１お
よびドライバトランジスタＴ２がｐチャネル形式であれ
ば、その場合には負のパルス（図３）を有する第３の信
号Ｓ３は図６中の装置と類似の装置Ａにより発生させる
ことができる。そのためにはスイッチングトランジスタ
Ｔ３はｎチャネル形式でなければならず、また供給電位
端子Ｖ１に０Ｖの供給電位が与えられ得なければならな
い。
【図面の簡単な説明】
【図１】本発明の一実施例の原理接続図である。
【図２】図１に示されるブートストラップ回路の信号の
波形図である。
【図３】図１に示されるブートストラップ回路のトラン
スファトランジスタおよびドライバトランジスタがｐチ
ャネル形式である場合の、信号の波形図である。
【図４】本発明の具体的な実施例の接続図である。
【図５】図４に示すブートストラップ回路の信号の波形
図である。
【図６】本発明の具体的な実施例の接続図である。
【図７】図６に示すブートストラップ回路の信号の波形
図である。
【符号の説明】
Ａ 第３の信号を発生するための装置 Ｋ ゲート信号 ＯＵＴ ブートストラップ回路の出力端 Ｓ１ 第１の信号 Ｓ２ 第２の信号 Ｓ３ 第３の信号 Ｔ１ トランスファトランジスタ Ｔ２ ドライバトランジスタ Ｔ３ スイッチングトランジスタ １ 第１の信号端子 ２ 第２の信号端子

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】 トランスファトランジスタ（Ｔ１）の一
    方のチャネル端子が同一のチャネル形式のドライバトラ
    ンジスタ（Ｔ２）のゲートと接続されており、 トランスファトランジスタ（Ｔ１）の他方のチャネル端
    子が、第１の信号（Ｓ１）が与えられ得る第１の信号端
    子（１）と接続されており、 ドライバトランジスタ（Ｔ２）の一方のチャネル端子
    が、第２の信号（Ｓ２）が与えられ得る第２の信号端子
    （２）と接続されており、 ドライバトランジスタ（Ｔ２）の他方のチャネル端子が
    ブートストラップ回路の出力端（ＯＵＴ）を形成し、 トランスファトランジスタ（Ｔ１）のゲートが、第３の
    信号（Ｓ３）を発生する役割をする装置（Ａ）の出力端
    （ＡOUT ）と接続されており、 第２の信号（Ｓ２）が、ブートストラップ時点（ｔB ）
    で開始する第１のレベルから第２のレベルへの側縁を有
    し、 遅くともブートストラップ時点（ｔB ）に等しい他の時
    点（ｔA ）で第１の信号（Ｓ１）が、第２の信号（Ｓ
    ２）の第１のレベルと第２のレベルとの間に位置する予
    充電レベル（Ｖ）を有し、 −他方の時点（ｔA ）の後では第３の信号（Ｓ３）が、
    第２の信号（Ｓ２）の第２のレベルから見て、第１の信
    号（Ｓ１）のレベルの向こう側に位置し、またはこれに
    等しい第１のレベル（Ｐ１）を有し、 他方の時点（ｔA ）の前では第３の信号（Ｓ３）が、第
    ２の信号（Ｓ２）の第２のレベルから見て、第１の信号
    （Ｓ１）の予充電レベル（Ｖ）のこちら側に位置する第
    ２のレベル（Ｐ２）を有することを特徴とするブートス
    トラップ回路。
  2. 【請求項２】 他方の時点（ｔA ）の前で第３の信号
    （Ｓ３）のレベルが第１の信号（Ｓ１）のレベルと少な
    くともトランスファトランジスタ（Ｔ１）のカットオフ
    電圧の値だけ相違していることを特徴とする請求項１記
    載のブートストラップ回路。
  3. 【請求項３】 第３の信号（Ｓ３）がパルス信号である
    ことを特徴とする請求項１または２記載のブートストラ
    ップ回路。
  4. 【請求項４】 第１の信号（Ｓ１）が予充電レベル
    （Ｖ）の到達前に側縁を有し、第３の信号（Ｓ３）がこ
    の側縁の前に既に、第２の信号（Ｓ２）の第２のレベル
    から見て、第１の信号（Ｓ１）の予充電レベル（Ｖ）の
    こちら側に位置することを特徴とする請求項３記載のブ
    ートストラップ回路。
  5. 【請求項５】 コンデンサ（Ｃ）の一方の電極が装置
    （Ａ）の出力端（ＡOU T ）と接続され第３の信号（Ｓ
    ３）の第１のレベル（Ｐ１）に予充電可能であり、コン
    デンサ（Ｃ）の第２の電極がパルス発生器（Ｐ）の出力
    端（ＰOUT ）と接続されており、このパルス発生器に制
    御信号（ＲＩＮＴ）が入力端（ＰIN）を介して供給可能
    であり、制御信号（ＲＩＮＴ）の側縁の結果としてパル
    ス発生器（Ｐ）によりその出力端（ＰOUT ）において第
    １の電位値から第２の電位値へ、及び再び第１の電位値
    への電位切換わりが発生可能であり、その結果として、
    第３の信号（Ｓ３）の第１のレベル（Ｐ１）からその第
    ２のレベル（Ｐ２）へ、及び再び第１のレベル（Ｐ１）
    へのコンデンサ（Ｃ）の第１の電極における電位シフト
    が行われるように装置（Ａ）が形成されていることを特
    徴とする請求項３または４記載のブートストラップ回
    路。
  6. 【請求項６】 コンデンサ（Ｃ）の第１の電極が第３の
    信号（Ｓ３）の第１のレベル（Ｐ１）への予充電のため
    に第１のダイオード（Ｄ１）を介して供給電位端子（Ｖ
    １）と接続されていることを特徴とする請求項５記載の
    ブートストラップ回路。
  7. 【請求項７】 第３の信号（Ｓ３）の第２のレベル（Ｐ
    ２）を制限するため、第１のダイオード（Ｄ１）に対し
    て逆並列に接続されている第２のダイオード（Ｄ２）が
    コンデンサ（Ｃ）の第１の電極と供給電位端子（Ｖ１）
    との間に設けられていることを特徴とする請求項６記載
    のブートストラップ回路。
  8. 【請求項８】 コンデンサ（Ｃ）の第１の電極が第３の
    信号（Ｓ３）の第１のレベル（Ｐ１）への予充電のため
    にスイッチングトランジスタ（Ｔ３）のチャネルパスを
    介して供給電位端子（Ｖ１）と接続されており、スイッ
    チングトランジスタ（Ｔ３）がパルス発生器（Ｐ）の出
    力端（ＰOUT ）への第２の電位値の印加とほぼ同時に遮
    断可能であり、スイッチングトランジスタ（Ｔ３）がパ
    ルス発生器（Ｐ）の出力端（ＰOUT ）における第１の電
    位値への新たな切換わりの後に別の遅れを加えた時点で
    再び導通可能であることを特徴とする請求項５記載のブ
    ートストラップ回路。
  9. 【請求項９】 集積メモリ回路の構成部分であり、第１
    の信号（Ｓ１）がワード線デコーダの出力信号であり、
    第２の信号（Ｓ２）がブーストされたワード線電圧であ
    ることを特徴とする請求項１ないし８のいずれか１つに
    記載のブートストラップ回路。
  10. 【請求項１０】 制御信号（ＲＩＮＴ）が、集積回路に
    与えられ得る外部の列アドレスストローブ信号から導き
    出され得る内部の列アドレスストローブ信号であること
    を特徴とする請求項９記載のブートストラップ回路。
JP8189975A 1995-07-06 1996-07-01 ブートストラップ回路 Pending JPH0935477A (ja)

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