JPH0936178A - 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法 - Google Patents
集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法Info
- Publication number
- JPH0936178A JPH0936178A JP7200398A JP20039895A JPH0936178A JP H0936178 A JPH0936178 A JP H0936178A JP 7200398 A JP7200398 A JP 7200398A JP 20039895 A JP20039895 A JP 20039895A JP H0936178 A JPH0936178 A JP H0936178A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- integrated circuit
- array
- anisotropic conductive
- conductive sheet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
- H10W70/68—Shapes or dispositions thereof
- H10W70/682—Shapes or dispositions thereof comprising holes having chips therein
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/15—Encapsulations, e.g. protective coatings characterised by their shape or disposition on active surfaces of flip-chip devices, e.g. underfills
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/721—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors
- H10W90/724—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bump connectors between a chip and a stacked insulating package substrate, interposer or RDL
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 集積回路チップのパッケ−ジングにおいて、
熱圧着という簡単なプロセスで“アレイパッド型で小型
の集積回路パッケ−ジ”を作製すること。 【解決手段】 集積回路チップのパッケ−ジングにおい
て、加圧した方向にのみ導電性を示す導電性粒子含有の
異方性導電シ−ト10であって、その片面にアレイ配線14
を設けたものを用い、チップ11のデバイス面13と、上記
異方性導電シ−ト10のアレイ配線14を施してない面とを
仮付けした後（工程Ａ）、熱圧着してチップ11の周辺電
極パッド12と、異方性導電シ−ト10のアレイ配線14とを
導通させる（工程Ｂ）。次に、上記アレイ配線14上のア
レイ電極パッド16にバンプ17を形成し、モ−ルド樹脂18
により樹脂封止する（工程Ｃ）。
熱圧着という簡単なプロセスで“アレイパッド型で小型
の集積回路パッケ−ジ”を作製すること。 【解決手段】 集積回路チップのパッケ−ジングにおい
て、加圧した方向にのみ導電性を示す導電性粒子含有の
異方性導電シ−ト10であって、その片面にアレイ配線14
を設けたものを用い、チップ11のデバイス面13と、上記
異方性導電シ−ト10のアレイ配線14を施してない面とを
仮付けした後（工程Ａ）、熱圧着してチップ11の周辺電
極パッド12と、異方性導電シ−ト10のアレイ配線14とを
導通させる（工程Ｂ）。次に、上記アレイ配線14上のア
レイ電極パッド16にバンプ17を形成し、モ−ルド樹脂18
により樹脂封止する（工程Ｃ）。
Description
【０００１】
【本発明の属する技術分野】本発明は、集積回路用パッ
ケ−ジ及びその製造方法並びにパッド配置の変換方法に
関する。特に、本発明は、パッド配置をアレイ状に変換
した集積回路用パッケ−ジであって、スル−ホ−ルを開
ける必要がなく、しかも、熱圧着という簡単なプロセス
で「アレイパッド型のチップに近いサイズの集積回路用
パッケ−ジ」とすることができる該パッケ−ジ及びその
製造方法に関し、また、集積回路チップのパッケ−ジン
グにおいて、特に電極パッド配置を変換する方法に関す
る。
ケ−ジ及びその製造方法並びにパッド配置の変換方法に
関する。特に、本発明は、パッド配置をアレイ状に変換
した集積回路用パッケ−ジであって、スル−ホ−ルを開
ける必要がなく、しかも、熱圧着という簡単なプロセス
で「アレイパッド型のチップに近いサイズの集積回路用
パッケ−ジ」とすることができる該パッケ−ジ及びその
製造方法に関し、また、集積回路チップのパッケ−ジン
グにおいて、特に電極パッド配置を変換する方法に関す
る。
【０００２】
【従来の技術】集積回路チップの高集積化や多ピン化が
進むと、周辺に電極端子を持つパッケ−ジの場合には、
サイズが大きくなり、また、このサイズを小さくするた
めに電極端子ピッチを狭くすると、基板のパタ−ン形成
が複雑になり、実装も難しくなる。
進むと、周辺に電極端子を持つパッケ−ジの場合には、
サイズが大きくなり、また、このサイズを小さくするた
めに電極端子ピッチを狭くすると、基板のパタ−ン形成
が複雑になり、実装も難しくなる。
【０００３】そのため、電極端子数の多いパッケ−ジの
場合には、配線基板に電極パッドがアレイ状となるよう
に配線を施し、該基板の底面にピンをアレイ状に設けた
ピングリッドアレイ(以下“ＰＧＡ”と略記する)や半田
ボ−ルを基板底面にアレイ状に設けたボ−ルグリッドア
レイ(以下“ＢＧＡ”と略記する)が使われることが多
い。これらの方法を用いると、パッケ−ジサイズを小さ
くすることが可能であり、また、電極端子のピツチも狭
くしなくて良いので、実装も容易にできる利点を有す
る。
場合には、配線基板に電極パッドがアレイ状となるよう
に配線を施し、該基板の底面にピンをアレイ状に設けた
ピングリッドアレイ(以下“ＰＧＡ”と略記する)や半田
ボ−ルを基板底面にアレイ状に設けたボ−ルグリッドア
レイ(以下“ＢＧＡ”と略記する)が使われることが多
い。これらの方法を用いると、パッケ−ジサイズを小さ
くすることが可能であり、また、電極端子のピツチも狭
くしなくて良いので、実装も容易にできる利点を有す
る。
【０００４】従来のＰＧＡは、図５に示すように、セラ
ミック等からなる配線基板50の表面に電極パッド53（チ
ップ51の周辺電極パッド52と接続される配線基板50側の
電極パッド53）が、アレイ状の電極パッド配置に変換で
きるように配線を施し、この配線基板50にスル−ホ−ル
55を開け、底面に2.54ｍｍ間隔でアレイ状にピン56を設
ける。そして、キャビティ54部にチップ51を搭載し、ワ
イヤ−ボンディングにより配線基板50との電気的接続を
行い、キャップ57により封止する構造のものである。
ミック等からなる配線基板50の表面に電極パッド53（チ
ップ51の周辺電極パッド52と接続される配線基板50側の
電極パッド53）が、アレイ状の電極パッド配置に変換で
きるように配線を施し、この配線基板50にスル−ホ−ル
55を開け、底面に2.54ｍｍ間隔でアレイ状にピン56を設
ける。そして、キャビティ54部にチップ51を搭載し、ワ
イヤ−ボンディングにより配線基板50との電気的接続を
行い、キャップ57により封止する構造のものである。
【０００５】上記図５に示したＰＧＡは、“キャビティ
アップタイプ”と呼ばれるものであり、このタイプのも
のでは、ピン56を配線基板50の底面全面にわたって配置
することができるので、より小型にしやすい利点をもつ
が、放熱性に劣るという欠点を有する。
アップタイプ”と呼ばれるものであり、このタイプのも
のでは、ピン56を配線基板50の底面全面にわたって配置
することができるので、より小型にしやすい利点をもつ
が、放熱性に劣るという欠点を有する。
【０００６】これに対して、図６に示す“キャビティダ
ウンタイプ”の場合、配線基板60の底面側からチップ61
を搭載するため、ピン66を配線基板60の底面全面に配置
することができないので、前記した“キャビティアップ
タイプ”のものほど小型化は望めないが、放熱性に優れ
た構造となっている。なお、図６において、62はチップ
61の周辺電極パッド、63は配線基板60側の電極パッド、
64はキャビティ、67はキャップである。
ウンタイプ”の場合、配線基板60の底面側からチップ61
を搭載するため、ピン66を配線基板60の底面全面に配置
することができないので、前記した“キャビティアップ
タイプ”のものほど小型化は望めないが、放熱性に優れ
た構造となっている。なお、図６において、62はチップ
61の周辺電極パッド、63は配線基板60側の電極パッド、
64はキャビティ、67はキャップである。
【０００７】ところで、配線基板材料として、ＴＡＢテ
−プやプリント配線基板を用いたものも従来から知られ
ているが、これらの基本的な構造は、前掲の図５あるい
は図６と同様である。なお、ＰＧＡのマザ−ボ−ドへの
実装は、ピン56，66を電極パッド部に挿入して半田付け
を行うか、あるいは、ソケット等を使用することにより
行われている。
−プやプリント配線基板を用いたものも従来から知られ
ているが、これらの基本的な構造は、前掲の図５あるい
は図６と同様である。なお、ＰＧＡのマザ−ボ−ドへの
実装は、ピン56，66を電極パッド部に挿入して半田付け
を行うか、あるいは、ソケット等を使用することにより
行われている。
【０００８】次に、従来のＢＧＡについて図７を参照し
て説明すると、これは、図７に示すように、セラミック
等からなる配線基板70に、前記した従来のＰＧＡと同様
アレイ状の電極パッド配置に変換するように配線を施
し、この配線基板70にスル−ホ−ル75を開け、底面にア
レイ状の半田ボ−ル78を設ける。そして、チップ71は、
フリップチップ、ワイヤ−ボンディング、ＴＡＢなどに
より配線基板70に電気的に接続し、キャップ77により封
止する構造のものである。なお、図７において、72はチ
ップ71の周辺電極パッド、73は配線基板70側の電極パッ
ドである。
て説明すると、これは、図７に示すように、セラミック
等からなる配線基板70に、前記した従来のＰＧＡと同様
アレイ状の電極パッド配置に変換するように配線を施
し、この配線基板70にスル−ホ−ル75を開け、底面にア
レイ状の半田ボ−ル78を設ける。そして、チップ71は、
フリップチップ、ワイヤ−ボンディング、ＴＡＢなどに
より配線基板70に電気的に接続し、キャップ77により封
止する構造のものである。なお、図７において、72はチ
ップ71の周辺電極パッド、73は配線基板70側の電極パッ
ドである。
【０００９】上記ＢＧＡのマザ−ボ−ドへの実装は、Ｂ
ＧＡの半田ボ−ル78とマザ−ボ−ドの電極パッドとを位
置合わせし、半田ボ−ル78を溶融させて接続する。この
ため、ＢＧＡは、前記したＰＧＡよりも基板への実装が
容易であり、高歩留まりが得られ易く、低コスト化も可
能となる利点を有している。
ＧＡの半田ボ−ル78とマザ−ボ−ドの電極パッドとを位
置合わせし、半田ボ−ル78を溶融させて接続する。この
ため、ＢＧＡは、前記したＰＧＡよりも基板への実装が
容易であり、高歩留まりが得られ易く、低コスト化も可
能となる利点を有している。
【００１０】
【発明が解決しようとする課題】従来の電極パッド配置
の変換方法では、図５〜７にみられるように、チップを
配線基板に搭載する領域(チップ領域)の外側にも配線を
施しているため、パッケ−ジサイズは、チップサイズよ
りも大きくなるという欠点を有している。また、図５，
７にみられるように、配線基板に多数のスル−ホ−ルを
開けなければならないため、作業工程が多く複雑とな
り、その結果、コストが増加するという問題が生じる。
の変換方法では、図５〜７にみられるように、チップを
配線基板に搭載する領域(チップ領域)の外側にも配線を
施しているため、パッケ−ジサイズは、チップサイズよ
りも大きくなるという欠点を有している。また、図５，
７にみられるように、配線基板に多数のスル−ホ−ルを
開けなければならないため、作業工程が多く複雑とな
り、その結果、コストが増加するという問題が生じる。
【００１１】ところで、高密度化が求められている現状
において、できるだけチップサイズに近いパッケ−ジサ
イズのものが今日強く要望されており、また、作業工程
が少なく容易に制作できる集積回路用パッケ−ジの出現
が強く要望されている。
において、できるだけチップサイズに近いパッケ−ジサ
イズのものが今日強く要望されており、また、作業工程
が少なく容易に制作できる集積回路用パッケ−ジの出現
が強く要望されている。
【００１２】本発明は、上記要望に沿う集積回路用パッ
ケ−ジを提供することを技術的課題とし、詳細には、前
記従来技術の有する欠点、問題点を解消し、特にスル−
ホ−ルを開ける必要がなく、しかも、熱圧着という簡単
なプロセスで「アレイパッド型のチップに近いサイズの
集積回路パッケ−ジ」とすることができる“パッド配置
をアレイ状に変換した集積回路用パッケ−ジ”及びその
製造方法を提供することを技術的課題とする。また、本
発明は、パッド配置をアレイ状に変換することができる
パッド配置の変換方法を提供することを技術的課題とす
る。
ケ−ジを提供することを技術的課題とし、詳細には、前
記従来技術の有する欠点、問題点を解消し、特にスル−
ホ−ルを開ける必要がなく、しかも、熱圧着という簡単
なプロセスで「アレイパッド型のチップに近いサイズの
集積回路パッケ−ジ」とすることができる“パッド配置
をアレイ状に変換した集積回路用パッケ−ジ”及びその
製造方法を提供することを技術的課題とする。また、本
発明は、パッド配置をアレイ状に変換することができる
パッド配置の変換方法を提供することを技術的課題とす
る。
【００１３】
【課題を解決するための手段】本発明に係る電極パッド
配置の変換手段としては、チップと同程度のサイズの異
方性導電シ−トに、チップの周辺電極パッドと接続され
る配線基板側の電極パッドが、アレイ状の電極パッド配
置に変換できるように配線を施していることを特徴とす
る。また、配線を施した異方性導電シ−トをチップに熱
圧着することにより、チップの電極パッドと異方性導電
シ−トの底面部の電極パッドと電気的接続を行っている
ことを特徴とする。
配置の変換手段としては、チップと同程度のサイズの異
方性導電シ−トに、チップの周辺電極パッドと接続され
る配線基板側の電極パッドが、アレイ状の電極パッド配
置に変換できるように配線を施していることを特徴とす
る。また、配線を施した異方性導電シ−トをチップに熱
圧着することにより、チップの電極パッドと異方性導電
シ−トの底面部の電極パッドと電気的接続を行っている
ことを特徴とする。
【００１４】即ち、本発明に係る集積回路用パッケ−ジ
は、「導電性粒子含有樹脂シ−トであって、該樹脂シ−
トを加圧した方向にのみ導電性を示す異方性導電シ−ト
を用い、熱圧着によりチップの電極パッドと前記異方性
導電シ−ト面に設けられているアレイ配線とを導通さ
せ、樹脂封止してなることを特徴とする集積回路用パッ
ケ−ジ。」(請求項１)を要旨とする。
は、「導電性粒子含有樹脂シ−トであって、該樹脂シ−
トを加圧した方向にのみ導電性を示す異方性導電シ−ト
を用い、熱圧着によりチップの電極パッドと前記異方性
導電シ−ト面に設けられているアレイ配線とを導通さ
せ、樹脂封止してなることを特徴とする集積回路用パッ
ケ−ジ。」(請求項１)を要旨とする。
【００１５】また、本発明に係る集積回路用パッケ−ジ
の製造方法は、「(1) 表面にアレイ配線を設けた導電性
粒子含有の異方性導電シ−ト面と、チップのデバイス面
とを位置合わせし、仮付けする工程、(2) 前記異方性導
電シ−トを熱圧着させ、チップの電極パッドと異方性導
電シ−トのアレイ配線とを導通させる工程、(3) モ−ル
ド樹脂を充填する工程、を含むことを特徴とする集積回
路用パッケ−ジの製造方法。」(請求項２)を要旨とす
る。
の製造方法は、「(1) 表面にアレイ配線を設けた導電性
粒子含有の異方性導電シ−ト面と、チップのデバイス面
とを位置合わせし、仮付けする工程、(2) 前記異方性導
電シ−トを熱圧着させ、チップの電極パッドと異方性導
電シ−トのアレイ配線とを導通させる工程、(3) モ−ル
ド樹脂を充填する工程、を含むことを特徴とする集積回
路用パッケ−ジの製造方法。」(請求項２)を要旨とす
る。
【００１６】さらに、本発明に係るパッド配置の変換方
法は、「集積回路チップのパッド配置を変換する方法に
おいて、導電性粒子含有樹脂シ−トであって、該シ−ト
を加圧した方向にのみ導電性を示す異方性導電シ−トを
用い、パッド配置をアレイ状に変換することを特徴とす
るパッド配置の変換方法。」(請求項３)を要旨とし、こ
の方法を用いてパッド配置をアレイ状に変換した集積回
路用パッケ−ジの構造並びに該集積回路用パッケ−ジを
用いた実装方法を要旨とする。
法は、「集積回路チップのパッド配置を変換する方法に
おいて、導電性粒子含有樹脂シ−トであって、該シ−ト
を加圧した方向にのみ導電性を示す異方性導電シ−トを
用い、パッド配置をアレイ状に変換することを特徴とす
るパッド配置の変換方法。」(請求項３)を要旨とし、こ
の方法を用いてパッド配置をアレイ状に変換した集積回
路用パッケ−ジの構造並びに該集積回路用パッケ−ジを
用いた実装方法を要旨とする。
【００１７】
【発明の実施の形態】本発明で使用する異方性導電シ−
トについて、図４を参照して詳細に説明する。なお、図
４は、本発明で使用する異方性導電シ−トの一例を示す
図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)のａ
−ａ線断面図である。
トについて、図４を参照して詳細に説明する。なお、図
４は、本発明で使用する異方性導電シ−トの一例を示す
図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)のａ
−ａ線断面図である。
【００１８】図４に示す異方性導電シ−ト10は、樹脂31
から成るシ−ト中に直径5〜10μｍ程度の導電性粒子32
が分散した構造からなり、該シ−ト10にある一定以上の
圧力を加えた場合、この圧力を加えた領域において、圧
力を加えた方向にのみ導電性を示すシ−ト10である。上
記導電性粒子32としては、Ａｕ等の導電性粒子から成る
ものや樹脂製ボ−ルの表面にＮｉ、Ａｕ等の導電性材料
が蒸着ないしはメッキなどにより形成されているものを
使用することができる。
から成るシ−ト中に直径5〜10μｍ程度の導電性粒子32
が分散した構造からなり、該シ−ト10にある一定以上の
圧力を加えた場合、この圧力を加えた領域において、圧
力を加えた方向にのみ導電性を示すシ−ト10である。上
記導電性粒子32としては、Ａｕ等の導電性粒子から成る
ものや樹脂製ボ−ルの表面にＮｉ、Ａｕ等の導電性材料
が蒸着ないしはメッキなどにより形成されているものを
使用することができる。
【００１９】また、本発明で使用する異方性導電シ−ト
10のシ−ト厚としては、約50μｍ程度が好ましい。そし
て、本発明では、該シ−ト10をチップに熱圧着して接着
させるものであるが、接着後では、約50μｍ程度のシ−
ト厚が導電性粒子31の粒径程度又はそれ以下の厚さとな
り、その結果、前記したとおり、圧力を加えた方向にの
み導電性を示すものである。なお、本発明で使用する異
方性導電シ−トとしては、上記した導電性粒子（その材
料や粒子径を含む）やシ−ト厚に限定されるものではな
く、「圧力を加えた方向にのみ導電性を示すもの」であ
る限り適宜変更できるものである。
10のシ−ト厚としては、約50μｍ程度が好ましい。そし
て、本発明では、該シ−ト10をチップに熱圧着して接着
させるものであるが、接着後では、約50μｍ程度のシ−
ト厚が導電性粒子31の粒径程度又はそれ以下の厚さとな
り、その結果、前記したとおり、圧力を加えた方向にの
み導電性を示すものである。なお、本発明で使用する異
方性導電シ−トとしては、上記した導電性粒子（その材
料や粒子径を含む）やシ−ト厚に限定されるものではな
く、「圧力を加えた方向にのみ導電性を示すもの」であ
る限り適宜変更できるものである。
【００２０】
【実施例】次に、本発明の実施例を挙げ、本発明を具体
的に説明するが、本発明は、以下の実施例によって限定
されるものではなく、前記した本発明の要旨の範囲内で
種々の変更が可能である。
的に説明するが、本発明は、以下の実施例によって限定
されるものではなく、前記した本発明の要旨の範囲内で
種々の変更が可能である。
【００２１】（実施例１）図１は、本発明の一実施例
(実施例１)を示す集積回路用パッケ−ジの断面図であ
る。本実施例１の集積回路用パッケ−ジは、該図に示す
ように、異方性導電シ−ト10、チップ11、該チップ11の
周辺電極パッド12、アレイ配線14、アレイ電極パッド1
6、バンプ17、モ−ルド樹脂18からなる。
(実施例１)を示す集積回路用パッケ−ジの断面図であ
る。本実施例１の集積回路用パッケ−ジは、該図に示す
ように、異方性導電シ−ト10、チップ11、該チップ11の
周辺電極パッド12、アレイ配線14、アレイ電極パッド1
6、バンプ17、モ−ルド樹脂18からなる。
【００２２】この集積回路用パッケ−ジの製造法を図２
に基づいて説明する。なお、図２は、図１に示した集積
回路用パッケ−ジの工程Ａ〜Ｃからなる製造工程順断面
図である。
に基づいて説明する。なお、図２は、図１に示した集積
回路用パッケ−ジの工程Ａ〜Ｃからなる製造工程順断面
図である。
【００２３】まず、前記図４に示した約50μｍ厚の異方
性導電シ−ト10を使用し、この表面15(片面)にアレイ配
線14を施した異方性導電シ−ト10(図２工程Ａ参照)を準
備する。また、周辺部にのみ電極パッド12が設けられて
いるチップ11(図２工程Ａ参照)を準備する。なお、この
電極パッド12には、無電解メッキ法などを用いてＮｉ，
Ｃｕ等のバンプを設けておいても良い。
性導電シ−ト10を使用し、この表面15(片面)にアレイ配
線14を施した異方性導電シ−ト10(図２工程Ａ参照)を準
備する。また、周辺部にのみ電極パッド12が設けられて
いるチップ11(図２工程Ａ参照)を準備する。なお、この
電極パッド12には、無電解メッキ法などを用いてＮｉ，
Ｃｕ等のバンプを設けておいても良い。
【００２４】次に、図２工程Ａに示すように、チップ11
のデバイス面13と異方性導電シ−ト10のアレイ配線14を
施してない面とを位置合わせし、仮付けする。続いて、
図２工程Ｂに示すように、100〜150℃程度に加熱し、異
方性導電シ−ト10の全面に圧力を加える。（なお、この
圧力は、チップ11の周辺電極パッド12に相当する異方性
導電シ−ト10部分にのみ圧力をかけることもできる。）
のデバイス面13と異方性導電シ−ト10のアレイ配線14を
施してない面とを位置合わせし、仮付けする。続いて、
図２工程Ｂに示すように、100〜150℃程度に加熱し、異
方性導電シ−ト10の全面に圧力を加える。（なお、この
圧力は、チップ11の周辺電極パッド12に相当する異方性
導電シ−ト10部分にのみ圧力をかけることもできる。）
【００２５】この加圧により、異方性導電シ−ト10の厚
さは、初期的には約50μｍであったものが、接着後は含
有する導電性粒子32(前掲の図４参照)の粒径程度又はそ
れ以下の厚さとなる。そして、チップ11の周辺電極パッ
ド12と異方性導電シ−ト10の表面15部分（チップ11の周
辺電極パッド12とそれに相対する異方性導電シ−ト10の
アレイ配線14）とが導通することとなる。
さは、初期的には約50μｍであったものが、接着後は含
有する導電性粒子32(前掲の図４参照)の粒径程度又はそ
れ以下の厚さとなる。そして、チップ11の周辺電極パッ
ド12と異方性導電シ−ト10の表面15部分（チップ11の周
辺電極パッド12とそれに相対する異方性導電シ−ト10の
アレイ配線14）とが導通することとなる。
【００２６】次に、図２工程Ｃに示すように、アレイ配
線14に配設されているアレイ電極パッド16にバンプ17を
形成した後、モ−ルド樹脂18（例えば低熱膨張率のエポ
キシ系樹脂）によりコ−ティングする。なお、バンプ17
は、ボ−ルバンプ法によりスタッドバンプとすることが
でき、また、半田無電解メッキ、溶融半田ディップ等に
より半田バンプとすることもできる。
線14に配設されているアレイ電極パッド16にバンプ17を
形成した後、モ−ルド樹脂18（例えば低熱膨張率のエポ
キシ系樹脂）によりコ−ティングする。なお、バンプ17
は、ボ−ルバンプ法によりスタッドバンプとすることが
でき、また、半田無電解メッキ、溶融半田ディップ等に
より半田バンプとすることもできる。
【００２７】本実施例１では、以上のように異方性導電
シ−ト10を用いて電極パッド配置を変換しているので、
セラミックキャリアを用いる場合のようにスル−ホ−ル
を開ける必要がなく、また、熱圧着という簡単なプロセ
スで、アレイパッド型のチップに近いサイズの集積回路
パッケ−ジとすることができる。そのため、コストの低
減を図ることができる。
シ−ト10を用いて電極パッド配置を変換しているので、
セラミックキャリアを用いる場合のようにスル−ホ−ル
を開ける必要がなく、また、熱圧着という簡単なプロセ
スで、アレイパッド型のチップに近いサイズの集積回路
パッケ−ジとすることができる。そのため、コストの低
減を図ることができる。
【００２８】本実施例１に係る集積回路用パッケ−ジの
サイズの１例を挙げると、例えば５ｍｍ□のチップの場
合、チップ厚を300μｍ、異方性導電シ−ト厚を５μ
ｍ、モ−ルド樹脂の肉厚を50μｍ、バンプ電極高さを10
0μｍとすると、パッケ−ジサイズは、5.1ｍｍ□、厚さ
は455μｍ程度となる。
サイズの１例を挙げると、例えば５ｍｍ□のチップの場
合、チップ厚を300μｍ、異方性導電シ−ト厚を５μ
ｍ、モ−ルド樹脂の肉厚を50μｍ、バンプ電極高さを10
0μｍとすると、パッケ−ジサイズは、5.1ｍｍ□、厚さ
は455μｍ程度となる。
【００２９】（実施例２）図３は、本発明の他の実施例
(実施例２)を示す集積回路用パッケ−ジの断面図であ
る。この実施例２に係る集積回路用パッケ−ジは、図３
に示すように、異方性導電シ−ト10、チップ21、該チッ
プ21の周辺電極パッド22、アレイ配線24、アレイ電極パ
ッド26、バンプ27、モ−ルド樹脂28からなり、アレイ配
線24の位置が前記実施例１と相違する例である。
(実施例２)を示す集積回路用パッケ−ジの断面図であ
る。この実施例２に係る集積回路用パッケ−ジは、図３
に示すように、異方性導電シ−ト10、チップ21、該チッ
プ21の周辺電極パッド22、アレイ配線24、アレイ電極パ
ッド26、バンプ27、モ−ルド樹脂28からなり、アレイ配
線24の位置が前記実施例１と相違する例である。
【００３０】本実施例２の集積回路用パッケ−ジは、前
記実施例１と同様の方法で製造することができる。即
ち、まず、アレイ配線24を片面に施し、対面(反対面)に
アレイ電極パッド26を設けた異方性導電シ−ト10をチッ
プ21のデバイス面に位置合わせし、仮付けする。但し、
本実施例２においてアレイ配線24は、前記実施例１の場
合とは逆に異方性導電シ−ト10のチップ21側とする。
記実施例１と同様の方法で製造することができる。即
ち、まず、アレイ配線24を片面に施し、対面(反対面)に
アレイ電極パッド26を設けた異方性導電シ−ト10をチッ
プ21のデバイス面に位置合わせし、仮付けする。但し、
本実施例２においてアレイ配線24は、前記実施例１の場
合とは逆に異方性導電シ−ト10のチップ21側とする。
【００３１】次いで、100〜150℃程度に加熱し、異方性
導電シ−ト10のアレイ電極パッド26部分に圧力を加え、
異方性導電シ−ト10上のチップ21側のアレイ配線24と、
反対側に設けてあるアレイ電極パッド26との導通を確保
し、そして、チップ21の周辺電極パッド22とそれに対応
する上記のアレイ電極パッド26とを導通するようにす
る。（なお、圧力は、異方性導電シ−ト10の全面にかけ
ても良い。）その後、アレイ電極パッド26に実施例１と
同様バンプ27を形成し、モ−ルド樹脂28によりチップ21
をコ−ティングする。
導電シ−ト10のアレイ電極パッド26部分に圧力を加え、
異方性導電シ−ト10上のチップ21側のアレイ配線24と、
反対側に設けてあるアレイ電極パッド26との導通を確保
し、そして、チップ21の周辺電極パッド22とそれに対応
する上記のアレイ電極パッド26とを導通するようにす
る。（なお、圧力は、異方性導電シ−ト10の全面にかけ
ても良い。）その後、アレイ電極パッド26に実施例１と
同様バンプ27を形成し、モ−ルド樹脂28によりチップ21
をコ−ティングする。
【００３２】本実施例２では、以上のような方法で電極
パッド配置を変換し、集積回路パッケ−ジを作製するも
のであって、前記実施例１と同様の効果が生じる。
パッド配置を変換し、集積回路パッケ−ジを作製するも
のであって、前記実施例１と同様の効果が生じる。
【００３３】
【発明の効果】本発明は、以上詳記したとおり、異方性
導電シ−トを用いてチップの電極パツド配置をアレイパ
ッド配置に変換しているので、スル−ホ−ルを開ける必
要がなく、また、熱圧着という簡単なプロセスで「アレ
イパッド型のチップに近いサイズの集積回路パッケ−
ジ」とすることができる効果が生じる。
導電シ−トを用いてチップの電極パツド配置をアレイパ
ッド配置に変換しているので、スル−ホ−ルを開ける必
要がなく、また、熱圧着という簡単なプロセスで「アレ
イパッド型のチップに近いサイズの集積回路パッケ−
ジ」とすることができる効果が生じる。
【００３４】例えば、本発明に係る集積回路パッケ−ジ
として、5ｍｍ□で225ピンのチップの場合、チップ厚を
300μｍ、異方性導電シ−ト厚を5μｍ、モ−ルド樹脂の
肉厚を50μｍ、バンプ電極高さを100μｍとすると、パ
ッケ−ジサイズは5.1ｍｍ□、厚さは455μｍ程度となる
。これに対して、従来技術の場合、ＢＧＡパッケ−ジ
とすると、25〜30ｍｍ□で厚さは1〜2ｍｍとなる。
として、5ｍｍ□で225ピンのチップの場合、チップ厚を
300μｍ、異方性導電シ−ト厚を5μｍ、モ−ルド樹脂の
肉厚を50μｍ、バンプ電極高さを100μｍとすると、パ
ッケ−ジサイズは5.1ｍｍ□、厚さは455μｍ程度となる
。これに対して、従来技術の場合、ＢＧＡパッケ−ジ
とすると、25〜30ｍｍ□で厚さは1〜2ｍｍとなる。
【００３５】さらに、ＭＣＭ(マルチチップモジュ−ル)
用としてベアチップを用いようとする場合、従来の集積
回路用パッケ−ジでは、出荷する側においてベアチップ
のテスト技術が未確立なため品質保証が困難であった
が、本発明に係る集積回路用パッケ−ジとすれば、品質
保証ができるため出荷が可能となり、ベアチップの代用
としてＭＣＭに用いることができるようになる効果も生
じる。
用としてベアチップを用いようとする場合、従来の集積
回路用パッケ−ジでは、出荷する側においてベアチップ
のテスト技術が未確立なため品質保証が困難であった
が、本発明に係る集積回路用パッケ−ジとすれば、品質
保証ができるため出荷が可能となり、ベアチップの代用
としてＭＣＭに用いることができるようになる効果も生
じる。
【図１】本発明の一実施例(実施例１)を示す集積回路用
パッケ−ジの断面図
パッケ−ジの断面図
【図２】図１に示す集積回路用パッケ−ジの工程Ａ〜Ｃ
からなる製造工程順断面図
からなる製造工程順断面図
【図３】本発明の他の実施例(実施例２)を示す集積回路
用パッケ−ジの断面図
用パッケ−ジの断面図
【図４】本発明で使用する異方性導電シ−トの一例を示
す図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)の
ａ−ａ線断面図
す図であって、(Ａ)はその平面図であり、(Ｂ)は(Ａ)の
ａ−ａ線断面図
【図５】従来のＰＧＡ（キャビティアップタイプ）を示
す断面図
す断面図
【図６】従来のＰＧＡ（キャビティダウンタイプ）を示
す断面図
す断面図
【図７】従来のＢＧＡを示す断面図
【符号の説明】 １０ 異方性導電シ−ト １１，２１ チップ １２，２２ 電極パッド １３， − デバイス面 １４，２４ アレイ配線 １５， − 異方性導電シ−ト表面 １６，２６ アレイ電極パッド １７，２７ バンプ １８，２８ モ−ルド樹脂 ３１ 樹脂 ３２ 導電性粒子 ５０，６０，７０ 配線基板 ５１，６１，７１ チップ ５２，６２，７２ チップの周辺電極パッド ５３，６３，７３ 配線基板側の電極パッド ５４，６４， − キャビティ ５５， − ，７５ スル−ホ−ル ５６，６６， − ピン ５７，６７，７７ キャップ − ， − ，７８ 半田ボ−ル
───────────────────────────────────────────────────── フロントページの続き (72)発明者 日下 輝雄 東京都港区芝五丁目７番１号日本電気株式 会社内
Claims (3)
- 【請求項１】 導電性粒子含有樹脂シ−トであって、該
樹脂シ−トを加圧した方向にのみ導電性を示す異方性導
電シ−トを用い、熱圧着によりチップの電極パッドと前
記異方性導電シ−ト面に設けられているアレイ配線とを
導通させ、樹脂封止してなることを特徴とする集積回路
用パッケ−ジ。 - 【請求項２】 (1) 表面にアレイ配線を設けた導電性粒
子含有の異方性導電シ−ト面と、チップのデバイス面と
を位置合わせし、仮付けする工程、(2) 前記異方性導電
シ−トを熱圧着させ、チップの電極パッドと異方性導電
シ−トのアレイ配線とを導通させる工程、(3) モ−ルド
樹脂を充填する工程、を含むことを特徴とする集積回路
用パッケ−ジの製造方法。 - 【請求項３】 集積回路チップのパッド配置を変換する
方法において、導電性粒子含有樹脂シ−トであって、該
樹脂シ−トを加圧した方向にのみ導電性を示す異方性導
電シ−トを用い、パッド配置をアレイ状に変換すること
を特徴とするパッド配置の変換方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200398A JP2713254B2 (ja) | 1995-07-13 | 1995-07-13 | 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200398A JP2713254B2 (ja) | 1995-07-13 | 1995-07-13 | 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936178A true JPH0936178A (ja) | 1997-02-07 |
| JP2713254B2 JP2713254B2 (ja) | 1998-02-16 |
Family
ID=16423665
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7200398A Expired - Fee Related JP2713254B2 (ja) | 1995-07-13 | 1995-07-13 | 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2713254B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401975B1 (ko) * | 2001-12-27 | 2003-10-17 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330355A (ja) * | 1995-03-24 | 1996-12-13 | Shinko Electric Ind Co Ltd | 半導体装置 |
-
1995
- 1995-07-13 JP JP7200398A patent/JP2713254B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08330355A (ja) * | 1995-03-24 | 1996-12-13 | Shinko Electric Ind Co Ltd | 半導体装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100401975B1 (ko) * | 2001-12-27 | 2003-10-17 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
| KR100444228B1 (ko) * | 2001-12-27 | 2004-08-16 | 삼성전기주식회사 | 칩 패키지 및 그 제조방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2713254B2 (ja) | 1998-02-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3330114B2 (ja) | ポリマースタッドグリッドアレイのための基板の製造のための方法 | |
| JP2644711B2 (ja) | 金属の回路基板を有するチップスケールのパッケージ | |
| US6891276B1 (en) | Semiconductor package device | |
| US6414381B1 (en) | Interposer for separating stacked semiconductor chips mounted on a multi-layer printed circuit board | |
| US6878570B2 (en) | Thin stacked package and manufacturing method thereof | |
| US5786271A (en) | Production of semiconductor package having semiconductor chip mounted with its face down on substrate with protruded electrodes therebetween and semiconductor package | |
| US6531337B1 (en) | Method of manufacturing a semiconductor structure having stacked semiconductor devices | |
| US7190060B1 (en) | Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same | |
| CN101165866B (zh) | 一种集成电路封装体及其制造方法 | |
| US20020158318A1 (en) | Multi-chip module | |
| JPH06244231A (ja) | 気密半導体デバイスおよびその製造方法 | |
| US6486551B1 (en) | Wired board and method of producing the same | |
| US7344916B2 (en) | Package for a semiconductor device | |
| US6989295B1 (en) | Method of making a semiconductor package device that includes an insulative housing with first and second housing portions | |
| JP4581301B2 (ja) | 半導体パッケージ | |
| JPH1197570A (ja) | 半導体装置およびその製造方法ならびに半導体装置の実装方法 | |
| US6710434B1 (en) | Window-type semiconductor package and fabrication method thereof | |
| JP2713254B2 (ja) | 集積回路用パッケ−ジ及びその製造方法並びにパッド配置の変換方法 | |
| KR100192758B1 (ko) | 반도체패키지의 제조방법 및 구조 | |
| KR100199286B1 (ko) | 홈이 형성된 인쇄 회로 기판을 갖는 칩 스케일 패키지 | |
| JPH08148526A (ja) | 半導体装置 | |
| JPH0582713A (ja) | マルチチツプモジユール及びその製造方法 | |
| JP3466354B2 (ja) | 半導体装置 | |
| JPH04164359A (ja) | 混成集積回路装置 | |
| KR20010009995A (ko) | 요홈이 구비된 기판을 포함하는 반도체 패키지 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |