JPH0936244A - Ｃｍｏｓ構造を備えた集積回路及びその製造方法 - Google Patents

Ｃｍｏｓ構造を備えた集積回路及びその製造方法

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  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Element Separation (AREA)
  • Thin Film Transistor (AREA)

Abstract

(57)【要約】 【課題】ＣＭＯＳ構造の所要空間及び特に隣接する能動
領域の間隔をできるたけ小さくしたＣＭＯＳ集積回路並
びにその製造方法を提供する。 【解決手段】フィールドプレートがその下にあるウェル
と共に一緒にドープされ、それによりフィールドプレー
トはｎ型にドープされた領域とｐ型にドープされた領域
とからなり、その移行部分に境界層が形成される。フィ
ールドプレートをそれぞれその下にあるウェルに電気的
に接続する際に基板表面にはフラットバンド条件が成立
する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、少なくとも１つ
のウェルの上にフィールドプレート領域を備え、このフ
ィールドプレート領域がその下にあるウェルの電気的シ
ールド作用をしているＣＭＯＳ構造を備えた集積回路に
関する。さらにこの発明はＣＭＯＳ構造の分離された能
動領域を形成する方法に関する。
【０００２】
【従来の技術】半導体表面にＣＭＯＳ集積回路を構成す
る際に能動デバイス、即ち２つの相補性トランジスタは
相互に分離されなければならない。
【０００３】通常、ＣＭＯＳ集積回路の能動領域はシリ
コンの局部酸化によって分離されている。ここではこの
方法をＬＯＣＯＳ法とも呼ぶ。その場合パターン化され
た窒化膜が酸化バリヤとして使用され、シリコン表面の
覆われていない範囲以外に湿式酸化により約６００乃至
１０００ｎｍのゲート酸化膜が作られる。慣用されてい
る他の方法は平坦なトレンチをエッチングで形成し、次
いでこのトレンチを酸化膜で埋める、いわゆるシャロー
・トレンチ分離（ＳＴＩ）法と呼ばれる方法である。
【０００４】その他に、酸化膜で覆われているドープさ
れたポリシリコンのフィールドプレート領域の使用が公
知である。このフィールドプレート領域は能動領域の電
気的シールド作用をし、従ってその下にあるウェルの対
応の電位に結合されている。それ故相補性のウェルの間
の移行部分でフィールドプレート領域は中断されなけれ
ばならない。
【０００５】
【発明が解決しようとする課題】この発明の課題は、冒
頭に述べた種類の集積回路において、ＣＭＯＳ構造の所
要空間が、特に隣接する能動領域の間隔ができるだけ小
さいものを提供すること、並びに特に所要空間の小さい
ＣＭＯＳ構造の分離された能動領域を形成する方法を提
供することにある。
【０００６】
【課題を解決するための手段】これらの課題は、集積回
路の構成に関しては、請求の範囲の請求項１に示された
特徴により、またＣＭＯＳ構造の分離された能動領域を
形成する方法に関しては、請求項７に示された特徴によ
り解決される。この発明のその他の有効な実施態様はそ
れぞれ請求項１及び請求項７の従属項に記載されてい
る。
【０００７】この発明の基本思想によれば、相補性の能
動領域のフィールドプレート領域はその下に存在するウ
ェルと同一の導電型でかつ実質的に大きくないドーパン
ト濃度でドープされ、フィールドプレート領域は相補性
の能動領域の境界部分で互いに結合され、その際この境
界部分に堰層が形成されている。フィールドプレート領
域はそれ故中断することなく全体にわたって形成され、
相補性ウェルと重なっている。
【０００８】これにより相補性ウェルにある２つの能動
領域の間隔は最小化される。同時に小さい分離ピッチが
得られる。
【０００９】ウェル及びその上にあるフィールドプレー
ト領域のドーパント濃度は約１０17乃至１０18ｃｍ-3で
あることが好ましい。ドーパント濃度を低くすることに
よってウェルの縁部に動作電圧が印加されると充分な耐
電圧を持つ堰層が形成される。同様なことは、その異な
る領域がそれぞれその下にあるウェルに応じてドープさ
れ、従って電気的には分離される必要のない中断のない
フィールドプレート領域に対しても当てはまる。これら
の領域の間には同様にキャリアのない堰層が形成され
る。
【００１０】フィールドプレート領域は好ましくはその
下にあるウェルと電気的に接続される。さらにフィール
ドプレート領域のポリシリコンの導電型はその下にある
ウェルの導電型に相当するので、半導体表面には常にほ
ぼフラットバンド条件が成立している。このことは、隣
接する能動領域間の確実な分離を、少なくとも分離長が
相補性ＭＯＳＦＥＴの最小許容ゲート長より短かくない
場合に保証する。ウェル及び対応するフィールドプレー
ト領域に同時にイオン注入することによりこのことは両
トランジスタ型に対して同様に適合する。フィールドプ
レート領域の接触化はその場合重なり合う或いはずれて
配置されたウェル接触部により行うのがよい。フィール
ドプレート領域のドーピングが低いことによりこれは通
流方向に極性化されたショットキ接触となる。ウェル縁
部におけるフィールドプレート領域のｐｎ接合にはごく
わずかな堰層電流しか流れないので、ショットキ接触に
も取るに足りない電圧降下しか生じない。
【００１１】この発明の改良においてはフィールドプレ
ート領域は部分範囲においてのみ互いに結合される。即
ち通常は、ゲートポリシリコン配線がありさもないとそ
の下にあるウェルに影響を与えるであろう範囲である。
この手段により相補性フィールドプレート領域の間の洩
れ電流がさらに減少される。
【００１２】ＣＭＯＳ構造の分離された能動領域を作る
には、この発明によれば、半導体基板に酸化膜が形成さ
れ、この酸化膜の上に能動領域と重なって中断のないフ
ィールドプレート膜が形成され、マスク工程でウェル及
び同時にその上にあるフィールドプレート領域がイオン
注入によりドープされ、次のマスク工程で相補性のウェ
ルのドーピングがその上にあるフィールドプレート領域
と同時に行われ、中断のないフィールドプレート膜に２
つの電極が設けられ、その一方の電極は第一のドープさ
れたウェルの範囲において、他方の電極は第二のドープ
されたウェルの範囲において接続される。
【００１３】この方法により、その下にあるウェルと同
一のドーピングを持ち電気的接続によりその下にあるウ
ェルと同電位にされる分離されたフィールドプレート領
域が得られる。この場合に半導体表面にはフラットバン
ド条件が成立する。
【００１４】ゲート端子を形成するためのフィールドプ
レート膜のパターン化は殊にフィールドプレート領域及
びそれぞれその下にあるウェルのドーピングの前に行う
のがよい。しかしながらこれに代わって、先ずフィール
ドプレート領域のドーピングを行い、その後に初めて能
動領域のパターン化を行うこともできる。
【００１５】この発明の別の利点は、ポリシリコンから
なるフィールドプレート領域及びその上にあるフィール
ド酸化膜を安価に形成可能であり、全体の製造工程をＣ
ＶＤによる窒化膜の析出及びそれに続く湿式酸化なしで
行うことができ、能動領域の縁部がその形成の際に機械
的に負荷を受けることなく、これにより最小のダイオー
ド洩れ電流しか生じないということにある。
【００１６】他の変形例としてこの方法はまたＳＯＩ
（絶縁体上のシリコン）基材の上にＣＭＯＳ構造を形成
するためにもそのまま適用可能である。
【００１７】
【実施例】以下に図面を参照してこの発明の実施例を詳
細に説明する。
【００１８】図１においてＣＭＯＳ構造は平面図で示さ
れている。半導体基板１の上に、能動領域（典型的には
ソース、チャネル及びドレイン領域からなる）を囲んで
いるフィールドプレート領域４ａ及び４ｂが示されてい
る。その際フィールドプレート領域の横方向の寸法は最
小寸法を下回らない。両フィールドプレート領域４ａ及
び４ｂの間の移行部分にはキャリアのない堰層４ｃが形
成され、この堰層で印加された電圧及び相補性にドープ
されたフィールドプレート領域の移行部分に生じるダイ
オード電圧が降下する。フィールドプレート領域４ａ及
び４ｂはその内部に切欠９を備え、この中でゲート電極
８が下方に向かってゲート酸化膜７及びそれぞれの下に
あるウェルにまで導かれている。フィールドプレート領
域４ａ及び４ｂの接触長はゲートポリシリコン配線の下
側の範囲に限定され、フィールドプレート領域４ａ及び
４ｂの間には切込み１０が形成されている。
【００１９】図２には図１をゲート電極８に沿って切断
した断面図が示されている。半導体基板１にはｎ型にド
ープされたウェル２及びｐ型にドープされたウェル３が
イオン注入により作られ、その上に酸化膜５が析出され
ている。フィールドプレートはＣＭＯＳ構造全体にわた
って広がっている。フィールドプレート領域は、その下
のウェル３と同様にｐ型にドープされたフィールドプレ
ート領域４ａと、その下のウェル２と同様にｎ型にドー
プされたフィールドプレート領域４ｂとからなる。フィ
ールドプレート領域は約７０ｎｍの厚さのポリシリコン
層からなり、基板１もしくはウェル２及び３から約１０
ｎｍの厚さの酸化膜５によって分離されている。この酸
化膜５の厚さは、ウェルに接しているフィールドプレー
ト領域においてはこの酸化膜で電圧降下が生じないので
臨界的なものではない。この酸化膜の欠陥密度及び耐電
圧性も臨界的なものではない。フィールドプレート領域
は完全な空乏が発生しないように充分な厚さを持たなけ
ればならない。これは約７０ｎｍの厚さで保証される。
フィールドプレート領域は上方に向って約１００ｎｍの
厚さを持つフィールド酸化膜６によって囲まれており、
フィールドプレート領域のポリシリコンに著しい反転が
発生することを阻止している。しかしながら総体的に
は、フィールドプレート及びフィールド酸化膜６の厚さ
をできるだけ薄くして、能動トランジスタ領域と分離領
域との間の段差を最小にするようにされている。ゲート
電極８は約２５０ｎｍの厚さを持つポリシリコン膜から
なる。
【００２０】このような構造を作るには、図では半導体
基板１として示されている単結晶シリコン円板に薄い酸
化膜５を熱により形成する。その上に比較的薄い厚さの
ドープされていないシリコン層（後のフィールドプレー
ト）を次の高温処理工程で再結晶するポリシリコン或い
はアモルファスシリコンから形成し、酸化膜６を析出す
る。酸化膜６は特にＴＥＯＳの析出により作るのがよ
い。シリコン層及び酸化膜６は第一のフォト工程で異方
性にパターン化される。次に第二のフォト工程でＭＯＳ
型トランジスタのためのイオン注入が行われる。それに
より例えばｎ型にドープされたウェル２及びその上にあ
るｎ型にドープされたフィールドプレート領域４ｂが作
られる。次に第三のフォト工程で相補性のトランジスタ
型のイオン注入のための相応するマスクが作られる。そ
の場合ｐ型にドープされたウェル３及びその上にあるｐ
型にドープされたフィールドプレート領域４ａが作られ
る。次にフィールドプレート領域で覆われていない部分
９及び１０では第一の薄い酸化膜５が等方性エッチング
で除去され、ゲート酸化膜７が作られ、その上にゲート
電極８が析出されてパターン化される。
【００２１】従来のＬＯＣＯＳ法では半導体素体表面は
ゲート端子の範囲で約２００ｎｍの厚さの層を形成させ
なくてはならなかった。これに対してこの発明による方
法においては、約１０ｎｍ厚さの酸化膜を設ければよ
く、ドーパントの偏析が減少しかつ適用電圧の許容誤差
がより狭くなる。
【図面の簡単な説明】
【図１】この発明によるＣＭＯＳ構造の平面図。
【図２】図１によるＣＭＯＳ構造をゲート電極に沿って
切断した断面図。
【符号の説明】
１ 基板 ２ ｎ型ウェル ３ ｐ型ウェル ４ａ ｐ型フィールドプレート領域 ４ｂ ｎ型フィールドプレート領域 ４ｃ キャリアのない堰層 ５ 酸化膜 ６ フィールド酸化膜 ７ ゲート酸化膜 ８ ゲート電極 ９ 切欠 １０ 切込み

Claims (10)

    【特許請求の範囲】
  1. 【請求項１】少なくとも１つのウェルの上にフィールド
    プレート領域を備え、このフィールドプレート領域がそ
    の下にあるウェルの電気的シールド作用をするＣＭＯＳ
    構造を備え、相補性ＭＯＳトランジスタのフィールドプ
    レート領域（４ａ、４ｂ）がその下にあるウェル（２、
    ３）と同一導電型にドープされ、フィールドプレート領
    域（４ａ、４ｂ）が相補性ウェル（２、３）の境界部分
    において互いに結合され、この境界部分に堰層（４ｃ）
    が生じていることを特徴とするＣＭＯＳ構造を備えた集
    積回路。
  2. 【請求項２】ウェル（２、３）及びフィールドプレート
    領域（４ａ、４ｂ）におけるドーパント濃度が約１０17
    乃至１０18ｃｍ-3であることを特徴とする請求項１記載
    の集積回路。
  3. 【請求項３】フィールドプレート領域（４ａ、４ｂ）が
    それぞれその下にあるウェル（２、３）と電気的に結合
    されていることを特徴とする請求項１又は２記載の集積
    回路。
  4. 【請求項４】フィールドプレート領域（４ａ、４ｂ）が
    それぞれその下にあるウェル（２、３）と重なり合った
    或いは位置をずれて配置されたウェル接触部を介して接
    触化されていることを特徴とする請求項１乃至３の１つ
    に記載の集積回路。
  5. 【請求項５】フィールドプレート領域（４ａ、４ｂ）が
    その部分範囲で互いに結合されていることを特徴とする
    請求項１乃至４の１つに記載の集積回路。
  6. 【請求項６】ウェル（２、３）が逆傾斜にドープされて
    いることを特徴とする請求項１乃至５の１つに記載の集
    積回路。
  7. 【請求項７】請求項１乃至６の１つに記載の集積回路の
    ＣＭＯＳ構造の分離された能動領域を形成するため、 ａ）半導体基板（１）の上に酸化膜（５）を形成し、 ｂ）この酸化膜（５）の上に能動領域と重なる中断のな
    いフィールドプレート領域（４ａ、４ｂ）を形成し、 ｃ）ウェル（２）及び同時にその上にあるフィールドプ
    レート領域（４ｂ）をドープし、 ｄ）相補性のウェル（３）のドーピングはその上にある
    フィールドプレート領域（４ｂ）と共に行い、 ｅ）中断のないフィールドプレート領域に２つの電極を
    取り付け、一方の電極はｃ）の工程でドープされたフィ
    ールドプレート領域（２）の範囲に、他方の電極はｄ）
    の工程でドープされたフィールドプレート領域（３）の
    範囲において接続される ことを特徴とするＣＭＯＳ構造を備えた集積回路の製造
    方法。
  8. 【請求項８】電極がそれぞれその下にあるウェルに結合
    されることを特徴とする請求項７記載の方法。
  9. 【請求項９】ＳＯＩ基材の上に実施することを特徴とす
    る請求項７又は８記載の方法。
  10. 【請求項１０】切欠を形成するためのフィールドプレー
    ト領域のパターン化がｂ）の工程とｃ）の工程との間で
    行われることを特徴とする請求項７乃至９の１つに記載
    の方法。
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