JPH08213638A - Ｓｏｉ基板上のｍｏｓｆｅｔ及びその製造方法 - Google Patents

Ｓｏｉ基板上のｍｏｓｆｅｔ及びその製造方法

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JPH08213638A
JPH08213638A JP7325048A JP32504895A JPH08213638A JP H08213638 A JPH08213638 A JP H08213638A JP 7325048 A JP7325048 A JP 7325048A JP 32504895 A JP32504895 A JP 32504895A JP H08213638 A JPH08213638 A JP H08213638A
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channel
mosfet
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channel region
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JP7325048A
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Martin Dr Rer Nat Kerber
ケルバー マルチン
Reinhard Mahnkopf
マーンコツプフ ラインハルト
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Siemens Corp
Original Assignee
Siemens Corp
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Abstract

(57)【要約】 【課題】 カットオフ電圧及び基板ポテンシャルの作用
に関して改善されたＳＯＩ基板上にあるＭＯＳＦＥＴ及
びその製造方法を提供する。 【解決手段】 ＳＯＩ基板のボディーシリコン層内に、
例えばメサとして、ソース領域２、チャネル領域１及び
ドレイン領域３を備え、このチャネル領域１上のウェブ
５としての部分を有するゲート電極４を備え、チャネル
領域１の電気的接続のためにこれと導電接続され、高度
にドープされ、有利には横方向に配設されているチャネ
ル端子領域８をその上に接触部１３を備えてＳＯＩ基板
上にＭＯＳＦＥＴを形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＳＯＩ基板上にある
ＭＯＳＦＥＴ及びその製造方法に関する。
【０００２】
【従来の技術】完全に空乏化された（ｆｕｌｌｙ ｄｅ
ｐｌｅｔｅｄ）ＭＯＳＦＥＴを製造するために例えば極
めて薄いシリコンから成る有効層（いわゆるボディーシ
リコン層）を有するＳＯＩ基板を使用する場合のよう
に、極めて薄い表面層上のＭＯＳＦＥＴでは、カットオ
フ電圧はボディーシリコンの厚さに著しく依存し、これ
が技術的処理を極めて困難なものとしている。比較的厚
い層を使用した場合にはカットオフ電圧は狭い限度に保
持されるが、しかし印加電圧が増大するにつれて基板電
流が流れなくなって基板ポテンシャルの変動を生じ、基
板電流を誘導することのできるボディーシリコン層の接
触部によってのみ回避することのできるカーク効果が生
じる。完全に空乏化された及び部分的に空乏化されたＭ
ＯＳＦＥＴはボディー接続で実現されている（例えばヴ
ァー・プレグ（Ｅ．Ｐ．ＶｅｒＰｌｏｅｇ）その他によ
る「ＩＥＤＭ ９２」第３３７〜３４０頁（１９９２
年）参照）。しかし上記の解決法は多くの場合全工程と
容易に適合するものではなく、補助的な技術的措置を必
要とするか又は回路の用途には欠点となるＭＯＳＦＥＴ
に非対称性を生じる。
【０００３】
【発明が解決しようとする課題】本発明の課題は、特に
カットオフ電圧及び基板ポテンシャルの作用に関して改
良されたＳＯＩ基板上のＭＯＳＦＥＴ及びその製造方法
を提供することにある。
【０００４】
【課題を解決するための手段】この課題は本発明によれ
ば、請求項１の特徴を有するＭＯＳＦＥＴ及び請求項４
の特徴を有するその製造方法により解決される。
【０００５】本発明によるＭＯＳＦＥＴにおいてはソー
ス、チャネル及びドレイン用領域の他に、好適にはそれ
らに対して横方向に配置され電気的接続のために十分高
度にドープされているもう１つの領域が備えられてい
る。このもう１つの領域はチャネル領域と導電接続され
ており、同じ導電形にドープされているので、その接触
部を介してもう１つのポテンシャルを直接チャネル領域
に印加することができる。ＭＯＳＦＥＴに属するこのド
ープ領域はＳＯＩ基板のボディーシリコン層内に、例え
ばメサ形に又は環状に囲まれたＬＯＣＯＳ絶縁部によっ
て形成される。ゲート電極は原理的にはＭＯＳＦＥＴの
場合と同様に通常の方法で施される。ゲート電極はチャ
ネル領域の上方にウェブ状に通されている。このウェブ
の一端はチャネル領域の上方に突出していないか又は僅
かに突出しているに過ぎない。従ってゲート電極とソー
ス及びドレイン領域との間に不所望な付加的容量は可能
な限り小さく抑制される。ウェブの他端は通常のゲート
端子領域に拡大される。ドーパントの注入は高度にドー
プされたチャネル領域用の端子領域を少なくとも低度に
ドープされているチャネル領域の狭い部分によりそれと
反対の導電形にドープされているソース及びドレイン領
域と分離するようにして行われる。
【０００６】
【実施例】本発明を実施例及び図面に基づき以下に詳述
する。
【０００７】本発明によるＭＯＳＦＥＴをその製造方法
に基づきごく簡単に記載する。環状に電気的に絶縁され
ているＭＯＳＦＥＴ用に備えられている領域をＳＯＩ基
板のボディーシリコン層内に、例えばこの層内にメサ９
（図１の破線に縁取りされた部分）を形成するか又は当
該領域を環状のＬＯＣＯＳ絶縁部により電気的に絶縁す
るようにして形成する。図１に示されている実施例では
覆われた輪郭として破線により記入されているメサ９の
周りのボディーシリコン層のシリコンはその下にある絶
縁層まで完全に除去されている。メサ９のこの領域内に
ハッチングが施されているチャネル領域１用の基本ドー
ピングが入れられる。ＭＯＳＦＥＴの場合に一般的であ
るように、ゲート電極４は例えばメサ９の表面を酸化す
ることにより形成された誘電層上に施してパターンを形
成することができる。
【０００８】本発明によるＭＯＳＦＥＴではゲート電極
４はチャネル領域１上のウェブ５及びそのウェブと接続
されている端子領域６により構成されている。この端子
領域６はメサ９を使用する場合ＳＯＩ基板の絶縁層上に
直接施される。ゲート電極のウェブ５はその側方の寸法
をできるだけソース領域２とドレイン領域３との間にあ
るチャネル領域１の部分と一致するようにする。ウェブ
５の端子領域６に向いている端部は製造工程からどうし
ても必要である以外はソースとドレインとの間にあるこ
のチャネル領域１の部分から突出しないようにする。も
う一方の側のみにウェブ５の短い区間が端子領域６との
接続部として存在する。
【０００９】ソース及びドレイン並びにゲート電極用に
予定される注入はマスクの使用下に一点鎖線により囲ま
れている領域１４内に行われる。チャネル領域１の端子
領域８のための反対の符号の注入は別のマスクの使用下
に一点鎖線で囲まれた領域１５内に行われる。通常同時
に形成される相補的ＭＯＳＦＥＴの場合正負両方の注入
がいずれにせよ必要であり、従って効果的な方法で本発
明によるＭＯＳＦＥＴにとって必要な注入をマスク開口
の適切な選択によりＣＭＯＳ製造プロセスの枠内で行う
ことができる。高度にドープされたチャネル端子領域８
によってＭＯＳＦＥＴの機能を阻害しないために、この
チャネル端子領域８がソース領域２又はドレイン領域３
に直接接することを回避する。上記の図１の実施例にお
いて、このことはチャネル領域１の狭い部分がなおチャ
ネル端子領域８とソース領域２又はドレイン領域３との
間に存在するようにして達成される。チャネル領域１が
比較的低度の基本ドーピングを有することから、符号の
異なる高度にドープされた端子領域が直接互いに接する
ことはこのようにして回避される。原理的にはチャネル
端子領域８とソース及びドレインとの間にあるチャネル
領域１の部分との接続もこのチャネル領域１の幅に制限
することができる。しかしソース、ドレイン及びチャネ
ル端子領域８間のドープ領域を若干広げると形成が容易
になる。注入時にマスクの開口により占められる領域の
間隔によってソース、チャネル及びドレインの長手方向
に、即ちウェブ５の長手方向に対して横に延びている低
度にドープされたチャネル領域の狭い部分がチャネル端
子領域８とソース及びドレイン２、３の領域との間に残
留することになる。
【００１０】図２は図１をＩＩ−ＩＩ線により切断した
断面図である。ゲート電極のチャネル領域１とウェブ５
との間には、ゲート酸化物の役目をする誘電層７が設け
られ、これはこの実施例では簡略化のためウェブ５の幅
に逆エッチングされている。しかし誘電層７は接触部１
０、１１、１３が施される領域だけを除去すれば十分で
ある。チャネル端子領域８上に施されている接触部１３
は図２では遮蔽された輪郭として破線で示されている。
同様に端子用又は他の接触部の接続用の第１の金属化面
が概略的に示されている。このＭＯＳＦＥＴは例えば誘
電層により覆われ、平坦化されている。上記のＭＯＳＦ
ＥＴのパターンはＳＯＩ基板上のＣＭＯＳプロセスと完
全に両立し得るものである。従ってこのＭＯＳＦＥＴは
従来公知のＭＯＳＦＥＴ及び他のデバイスと共に簡単な
方法でこの全プロセスの枠内で実現可能である。
【図面の簡単な説明】
【図１】本発明によるＭＯＳＦＥＴの平面図。
【図２】図１に示されたＭＯＳＦＥＴのＩＩ−ＩＩ線切
断図。
【符号の説明】
１ チャネル領域 ２ ソース領域 ３ ドレイン領域 ４ ゲート電極 ５ ウェブ ６ ゲート端子領域 ７ 誘電層 ８ チャネル端子領域 ９ メサ １０、１１、１２、１３ 接触部

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 絶縁層上にボディーシリコン層を有する
    ＳＯＩ基板上のＭＯＳＦＥＴにおいて、ドープされてい
    るソース領域（２）、ドープされているドレイン領域
    （３）及びその間にある反対の導電形にドープされてい
    るチャネル領域（１）がボディーシリコン層内に形成さ
    れており、チャネル領域（１）の上方にまっすぐ延びて
    いるウェブ（５）及びゲート端子領域（６）から成るゲ
    ート電極（４）が設けられ、このウェブ（５）が誘電層
    （７）によりチャネル領域（１）と電気的に絶縁されて
    おり、チャネル領域（１）と電気的に接続されソース領
    域（２）ともドレイン領域（３）とも直接接していない
    高度にドープされたチャネル端子領域（８）が設けら
    れ、ソース領域（２）、ドレイン領域（３）、ゲート端
    子領域（６）及びチャネル端子領域（８）がそれぞれ接
    触部（１０、１１、１２、１３）を備えていることを特
    徴とするＳＯＩ基板上のＭＯＳＦＥＴ。
  2. 【請求項２】 ゲート電極（４）がポリシリコンである
    ことを特徴とする請求項１記載のＭＯＳＦＥＴ。
  3. 【請求項３】 ゲート端子領域（６）と導電接続される
    必要のある部分を除いてウェブ（５）がチャネル領域
    （１）の上方だけにあることを特徴とする請求項１又は
    ２記載の方法。
  4. 【請求項４】 第１の工程でＭＯＳＦＥＴに用いられる
    領域をＳＯＩ基板のボディーシリコン層内に環状に電気
    的に絶縁し、チャネル領域（１）に用いられる基本ドー
    ピング及びチャネル領域の表面に薄い誘電層（７）を備
    え、第２の工程でゲート電極（４）に用いられる層を施
    してパターン化し、第３の工程でマスクをその開口が隣
    接する領域を侵害しないように使用してソース領域
    （２）、ドレイン領域（３）及びゲート領域（４）のた
    め並びにチャネル端子領域（８）のためのドーパントの
    注入を行い、第４の工程でこれらのドーパントを活性化
    し、接触部を形成することを特徴とする請求項１ないし
    ３の１つに記載のＭＯＳＦＥＴの製造方法。
JP7325048A 1994-11-24 1995-11-20 Ｓｏｉ基板上のｍｏｓｆｅｔ及びその製造方法 Pending JPH08213638A (ja)

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Application Number Priority Date Filing Date Title
DE4441901.5 1994-11-24
DE4441901A DE4441901C2 (de) 1994-11-24 1994-11-24 MOSFET auf SOI-Substrat und Verfahren zu dessen Herstellung

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KR (1) KR100382394B1 (ja)
DE (2) DE4441901C2 (ja)

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Effective date: 20040226