JPH0936332A - キャパシタ及びその製造方法 - Google Patents
キャパシタ及びその製造方法Info
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- JPH0936332A JPH0936332A JP8171361A JP17136196A JPH0936332A JP H0936332 A JPH0936332 A JP H0936332A JP 8171361 A JP8171361 A JP 8171361A JP 17136196 A JP17136196 A JP 17136196A JP H0936332 A JPH0936332 A JP H0936332A
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Abstract
(57)【要約】
【課題】 BST、STO及びPZTのような高誘電膜を使用した
新規のキャパシタの製造方法を提供する。 【解決手段】ストレージ電極／高誘電膜／プレート電極
で構成されるキャパシタの製造において、高誘電膜の蒸
着時に発生するストレージ電極の構造的欠陥を防止する
ために、プレート電極をストレージ電極より先に形成す
ることにより高誘電膜の誘電特性の劣化を防止する。さ
らに、ストレージ電極を第１キャパシタ及び第２キャパ
シタの共通電極として利用し、２つのキャパシタが積層
された二重構造の蓄積キャパシタを形成することにより
キャパシタの容量を増大させる。
新規のキャパシタの製造方法を提供する。 【解決手段】ストレージ電極／高誘電膜／プレート電極
で構成されるキャパシタの製造において、高誘電膜の蒸
着時に発生するストレージ電極の構造的欠陥を防止する
ために、プレート電極をストレージ電極より先に形成す
ることにより高誘電膜の誘電特性の劣化を防止する。さ
らに、ストレージ電極を第１キャパシタ及び第２キャパ
シタの共通電極として利用し、２つのキャパシタが積層
された二重構造の蓄積キャパシタを形成することにより
キャパシタの容量を増大させる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のキャ
パシタ及びその製造方法に係り、特にDRAMに好適な高誘
電率材料を使用したキャパシタ及びその製造方法に関す
る。
パシタ及びその製造方法に係り、特にDRAMに好適な高誘
電率材料を使用したキャパシタ及びその製造方法に関す
る。
【従来の技術】DRAM（Dynamic Random Access Memory）
装置の集積度の向上に伴い、制限されたセル面積内でキ
ャパシタンスを増加させるための多くの方法が提案され
ている。これらの方法は、一般に、次の３つに分けられ
る。即ち、第１は、誘電体膜を薄膜化する方法、第２
は、キャパシタの有効面積を増加させる方法、第３は、
誘電率の大きい物質を使用する方法である。
装置の集積度の向上に伴い、制限されたセル面積内でキ
ャパシタンスを増加させるための多くの方法が提案され
ている。これらの方法は、一般に、次の３つに分けられ
る。即ち、第１は、誘電体膜を薄膜化する方法、第２
は、キャパシタの有効面積を増加させる方法、第３は、
誘電率の大きい物質を使用する方法である。
【０００２】この中で、第１の方法は、誘電体膜を１０
０Å以下の厚さに薄膜化する場合に、ファウラノードハ
イム（Fowler-Nordheim）電流により信頼性が低下され
るため、大容量のメモリ素子への適用が困難であるとい
う短所がある。第２の方法は、３次元構造のキャパシタ
を製造するために工程が複雑になり、製造コストが高く
なる短所がある。従って、最近は、第３の方法、即ち、
ペロブスカイト構造の強誘電体、例えばPZT（PbZrTi
O3）やBST（BaSrTiO3）等を誘電体膜として使用する方
法が採用されている。このような強誘電体を使用する
と、キャパシタの構造を簡単なスタック形構造として形
成しても充分なキャパシタンスが得られため、工程数を
大きく減らすことができる。
０Å以下の厚さに薄膜化する場合に、ファウラノードハ
イム（Fowler-Nordheim）電流により信頼性が低下され
るため、大容量のメモリ素子への適用が困難であるとい
う短所がある。第２の方法は、３次元構造のキャパシタ
を製造するために工程が複雑になり、製造コストが高く
なる短所がある。従って、最近は、第３の方法、即ち、
ペロブスカイト構造の強誘電体、例えばPZT（PbZrTi
O3）やBST（BaSrTiO3）等を誘電体膜として使用する方
法が採用されている。このような強誘電体を使用する
と、キャパシタの構造を簡単なスタック形構造として形
成しても充分なキャパシタンスが得られため、工程数を
大きく減らすことができる。
【０００３】強誘電体は、既存の酸化膜、シリコン窒化
膜、またはタンタルペントオキサイド（Ta2O5）膜とは
異なり、自発分極（spontaneous polarization）現象を
有し、一般に、数１００から１０００ほどの誘電率を有
する物質をいう。このような強誘電体を誘電体膜として
使用する場合、強誘電体を数１００Å程度の厚膜で形成
しても、等価酸化膜の厚さ（シリコン酸化膜に換算した
厚さ）を１０Å以下に薄膜化することができる。従っ
て、誘電層に高誘電率材料または強誘電体材料を使用す
るための研究が加速されており、実際にこの材料等を誘
電層に使用した製品が出荷され、実用化の可能性を示し
ている。最近、STO薄膜をキャパシタの誘電膜として使
用し、６４MのDRAMに適用した研究結果が報告された（J
JAP、Vol．３２、Part１、No、９１３、P４０６９ー４
０７３（１９９３）："Structural and Electrical Cha
racterization of SrTiO3Thin Films Prepared by Meta
l Organic Chemical Vapor Deposition"：H．Yamaguchi
et al参照）。前述のような高誘電率の誘電膜を利用
する場合、キャパシタの電極を構成する物質は、第１
に、電極上でペロブスカイト構造の形成ができること、
第２に、電極と強誘電体との界面に低誘電体膜が生じな
いこと、第３に、シリコンまたは強誘電体の構成原子等
の相互拡散を防止できること、第４に、そのパタニング
が容易であること、等の条件を満足する必要がある。例
えば、高誘電率材料を誘電膜として使用する場合、スト
レージ及びプレート電極としてポリシリコンが使用でき
ない。その理由は、高誘電率材料がポリシリコン膜を容
易に酸化させるために界面に低誘電率の酸化層が発生す
るからである。従って、ストレージ及びプレート電極の
新材料として、高誘電率、強誘電体材料と接触しても酸
化しない性質を有する白金（Pt）のような非酸化性貴金
属が使用されている。一方、PZTやBSTの強誘電体を使用
する際に、キャパシタの電極物質として最も多用されて
いる白金は、基板やプラグを構成している多結晶シリコ
ンと接触すると、その接触部がシリコン化反応を起こ
す。接触部がシリコン化されれば、シリコンは非酸化性
金属の内部に拡散して誘電層にまで影響を与える。従っ
て、非酸化性金属のシリコン化反応を抑制し、シリコン
の非酸化性金属の内部への拡散を防ぐためには、拡散防
止膜または障壁層が必要である。しかし、このような障
壁層（例えば、窒化チタン膜）は、後続の高誘電率材料
の誘電層薄膜蒸着工程において酸化されて、構造的、電
気的な安定性を低下させるという問題点がある。また、
このような低誘電率の酸化層は、誘電特性を劣化させて
キャパシタンスを著しく低下させるという問題点があ
る。
膜、またはタンタルペントオキサイド（Ta2O5）膜とは
異なり、自発分極（spontaneous polarization）現象を
有し、一般に、数１００から１０００ほどの誘電率を有
する物質をいう。このような強誘電体を誘電体膜として
使用する場合、強誘電体を数１００Å程度の厚膜で形成
しても、等価酸化膜の厚さ（シリコン酸化膜に換算した
厚さ）を１０Å以下に薄膜化することができる。従っ
て、誘電層に高誘電率材料または強誘電体材料を使用す
るための研究が加速されており、実際にこの材料等を誘
電層に使用した製品が出荷され、実用化の可能性を示し
ている。最近、STO薄膜をキャパシタの誘電膜として使
用し、６４MのDRAMに適用した研究結果が報告された（J
JAP、Vol．３２、Part１、No、９１３、P４０６９ー４
０７３（１９９３）："Structural and Electrical Cha
racterization of SrTiO3Thin Films Prepared by Meta
l Organic Chemical Vapor Deposition"：H．Yamaguchi
et al参照）。前述のような高誘電率の誘電膜を利用
する場合、キャパシタの電極を構成する物質は、第１
に、電極上でペロブスカイト構造の形成ができること、
第２に、電極と強誘電体との界面に低誘電体膜が生じな
いこと、第３に、シリコンまたは強誘電体の構成原子等
の相互拡散を防止できること、第４に、そのパタニング
が容易であること、等の条件を満足する必要がある。例
えば、高誘電率材料を誘電膜として使用する場合、スト
レージ及びプレート電極としてポリシリコンが使用でき
ない。その理由は、高誘電率材料がポリシリコン膜を容
易に酸化させるために界面に低誘電率の酸化層が発生す
るからである。従って、ストレージ及びプレート電極の
新材料として、高誘電率、強誘電体材料と接触しても酸
化しない性質を有する白金（Pt）のような非酸化性貴金
属が使用されている。一方、PZTやBSTの強誘電体を使用
する際に、キャパシタの電極物質として最も多用されて
いる白金は、基板やプラグを構成している多結晶シリコ
ンと接触すると、その接触部がシリコン化反応を起こ
す。接触部がシリコン化されれば、シリコンは非酸化性
金属の内部に拡散して誘電層にまで影響を与える。従っ
て、非酸化性金属のシリコン化反応を抑制し、シリコン
の非酸化性金属の内部への拡散を防ぐためには、拡散防
止膜または障壁層が必要である。しかし、このような障
壁層（例えば、窒化チタン膜）は、後続の高誘電率材料
の誘電層薄膜蒸着工程において酸化されて、構造的、電
気的な安定性を低下させるという問題点がある。また、
このような低誘電率の酸化層は、誘電特性を劣化させて
キャパシタンスを著しく低下させるという問題点があ
る。
【０００４】すなわち、従来は、層間絶縁膜上に白金の
ストレージ電極を形成するため、ストレージ電極とポリ
シリコンプラグとの接触面でシリコン化反応が起こり、
シリコンがストレージ電極の内部に拡散し、ストレージ
電極上に形成されるＰＺＴやＢＳＴ等の高誘電率材料の
誘電膜にまで影響が及ぶ。そこで、ストレージ電極とポ
リシリコンとの間に拡散防止膜または障壁膜を設ける
と、後続のＰＺＴやＢＳＴ等の高誘電率の誘電膜を蒸着
する際に、当該拡散防止膜または障壁膜が酸化され、構
造的、電気的な安定性が低下すると共に、酸化により生
じた低誘電率の酸化層が誘電特性を劣化させ、キャパシ
タの容量を低下させる。
ストレージ電極を形成するため、ストレージ電極とポリ
シリコンプラグとの接触面でシリコン化反応が起こり、
シリコンがストレージ電極の内部に拡散し、ストレージ
電極上に形成されるＰＺＴやＢＳＴ等の高誘電率材料の
誘電膜にまで影響が及ぶ。そこで、ストレージ電極とポ
リシリコンとの間に拡散防止膜または障壁膜を設ける
と、後続のＰＺＴやＢＳＴ等の高誘電率の誘電膜を蒸着
する際に、当該拡散防止膜または障壁膜が酸化され、構
造的、電気的な安定性が低下すると共に、酸化により生
じた低誘電率の酸化層が誘電特性を劣化させ、キャパシ
タの容量を低下させる。
【発明が解決しょうとする課題】本発明は、上記問題点
に鑑みてなされたものであり、その目的は、キャパシタ
を構成する強誘電性の誘電膜の質を向上させ、キャパシ
タの容量を向上させることにある。
に鑑みてなされたものであり、その目的は、キャパシタ
を構成する強誘電性の誘電膜の質を向上させ、キャパシ
タの容量を向上させることにある。
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るキャパシタの製造方法は、トランジス
ターが形成されている半導体基板上に絶縁及び平坦化の
ための層間絶縁膜を形成する工程と、前記層間絶縁膜上
に第１プレート電極、第１誘電膜及び第１共通ストレー
ジ電極を順次的に積層して第１キャパシタを形成する工
程と、前記第１キャパシタを構成する膜と層間絶縁膜を
順次に蝕刻して前記基板の所定部位を露出させるコンタ
クトホールを開口する工程と、前記開口されたコンタク
トホールの側壁に第１スペーサを形成する工程と、前記
コンタクトホールを充填しながら前記第１共通ストレー
ジ電極の上部に形成されて第２共通ストレージ電極とし
て利用されるポリシリコンプラグを形成する工程と、前
記第１誘電膜、第１及び第２共通ストレージ電極をパタ
ニングした後、両側面に第２スペーサを形成する工程
と、前記結果物の全面に第２誘電膜及び第２プレート電
極を順次的に蒸着して前記共通ストレージパターン／第
２誘電膜／第２プレート電極で構成された第２キャパシ
タを形成する工程とを有する。
に、本発明に係るキャパシタの製造方法は、トランジス
ターが形成されている半導体基板上に絶縁及び平坦化の
ための層間絶縁膜を形成する工程と、前記層間絶縁膜上
に第１プレート電極、第１誘電膜及び第１共通ストレー
ジ電極を順次的に積層して第１キャパシタを形成する工
程と、前記第１キャパシタを構成する膜と層間絶縁膜を
順次に蝕刻して前記基板の所定部位を露出させるコンタ
クトホールを開口する工程と、前記開口されたコンタク
トホールの側壁に第１スペーサを形成する工程と、前記
コンタクトホールを充填しながら前記第１共通ストレー
ジ電極の上部に形成されて第２共通ストレージ電極とし
て利用されるポリシリコンプラグを形成する工程と、前
記第１誘電膜、第１及び第２共通ストレージ電極をパタ
ニングした後、両側面に第２スペーサを形成する工程
と、前記結果物の全面に第２誘電膜及び第２プレート電
極を順次的に蒸着して前記共通ストレージパターン／第
２誘電膜／第２プレート電極で構成された第２キャパシ
タを形成する工程とを有する。
【０００５】また、本発明に係るキャパシタは、半導体
基板上に形成された層間絶縁膜上に第１プレート電極、
第１誘電膜及び第１共通ストレージ電極を順に積層して
なる第１キャパシタと、前記第１キャパシタの所定領域
に開口され、側壁にスペーサを有するコンタクトホール
と、前記コンタクトホールを充填する導電物質からなる
充填部と、前記第１共通ストレージ電極の上部に広が
り、前記充填部と同一物質からなる第２共通ストレージ
電極、第２誘電膜及び第２プレート電極を順に積層して
なる第２キャパシタとを備える。
基板上に形成された層間絶縁膜上に第１プレート電極、
第１誘電膜及び第１共通ストレージ電極を順に積層して
なる第１キャパシタと、前記第１キャパシタの所定領域
に開口され、側壁にスペーサを有するコンタクトホール
と、前記コンタクトホールを充填する導電物質からなる
充填部と、前記第１共通ストレージ電極の上部に広が
り、前記充填部と同一物質からなる第２共通ストレージ
電極、第２誘電膜及び第２プレート電極を順に積層して
なる第２キャパシタとを備える。
【本発明の実施の形態】図１乃至図６は、本発明の好適
な実施の形態に係るキャパシタの製造方法を工程順に示
した断面図である。図１は、第１キャパシタを構成する
第１プレート電極２０、第１誘電膜３０及び第１共通ス
トレージ電極４０を順次蒸着した状態を示す。具体的に
は、トランジスタが形成された半導体基板（図示せず）
の全面を絶縁及び平坦化するための層間絶縁膜１０とし
て、Ｏ3-TEOSを蒸着した後に、第１プレート電極２０、
第１誘電膜３０及び第１共通ストレージ電極４０を順次
蒸着する。この際、第１プレート電極２０及び第１共通
ストレージ電極４０を構成する物質として、本実施の形
態においては、非酸化性貴金属の白金を使用することが
できる。また、第１誘電膜３０としては、ペロブスカイ
ト構造のPZTまたはBSTのような高誘電物質を酸素雰囲気
において反応性スパッタリング方法を利用したり、有機
金属ソースを使用したMOCVD（Metal Organic Chemical
Vapor Deposition）方法を利用して蒸着する。また、層
間絶縁膜１０と第１プレート電極２０との付着力の強化
のために、これらの界面に非常に薄いチタン薄膜をさら
に形成することが望ましい。図２は、前記トランジスタ
の活性領域との接続のためのコンタクトホールＨを形成
した状態を示す。前記第１キャパシタを構成する第１共
通ストレージ電極４０、第１誘電膜３０、第１プレート
電極２０及び層間絶縁膜１０の所定部位を順次蝕刻して
前記半導体基板の所定部位を露出させたコンタクトホー
ルＨを開口する。この際、コンタクトホールＨにより露
出された半導体基板の所定部位は、例えば、トランジス
タのソース領域とすることができる。図３は、第１プレ
ート電極２０と第２共通ストレージ電極のポリシリコン
プラグ６０との絶縁のための第１スペーサ５０を形成
し、ポリシリコンプラグ６０を充填した状態を示す。
な実施の形態に係るキャパシタの製造方法を工程順に示
した断面図である。図１は、第１キャパシタを構成する
第１プレート電極２０、第１誘電膜３０及び第１共通ス
トレージ電極４０を順次蒸着した状態を示す。具体的に
は、トランジスタが形成された半導体基板（図示せず）
の全面を絶縁及び平坦化するための層間絶縁膜１０とし
て、Ｏ3-TEOSを蒸着した後に、第１プレート電極２０、
第１誘電膜３０及び第１共通ストレージ電極４０を順次
蒸着する。この際、第１プレート電極２０及び第１共通
ストレージ電極４０を構成する物質として、本実施の形
態においては、非酸化性貴金属の白金を使用することが
できる。また、第１誘電膜３０としては、ペロブスカイ
ト構造のPZTまたはBSTのような高誘電物質を酸素雰囲気
において反応性スパッタリング方法を利用したり、有機
金属ソースを使用したMOCVD（Metal Organic Chemical
Vapor Deposition）方法を利用して蒸着する。また、層
間絶縁膜１０と第１プレート電極２０との付着力の強化
のために、これらの界面に非常に薄いチタン薄膜をさら
に形成することが望ましい。図２は、前記トランジスタ
の活性領域との接続のためのコンタクトホールＨを形成
した状態を示す。前記第１キャパシタを構成する第１共
通ストレージ電極４０、第１誘電膜３０、第１プレート
電極２０及び層間絶縁膜１０の所定部位を順次蝕刻して
前記半導体基板の所定部位を露出させたコンタクトホー
ルＨを開口する。この際、コンタクトホールＨにより露
出された半導体基板の所定部位は、例えば、トランジス
タのソース領域とすることができる。図３は、第１プレ
ート電極２０と第２共通ストレージ電極のポリシリコン
プラグ６０との絶縁のための第１スペーサ５０を形成
し、ポリシリコンプラグ６０を充填した状態を示す。
【０００６】先ず、上記の工程を通して開口されたコン
タクトホールＨの両側面に第１スペーサ５０を形成し、
コンタクトホールＨが形成された結果物上に導電物質
（例えば、不純物がドーピングされたポリシリコン）を
蒸着した後に、これをエッチバックすることにより、ポ
リシリコンプラグ６０を形成する。ポリシリコンプラグ
６０は、コンタクトホールＨを充填すると共に、第１共
通ストレージ電極４０の上部を覆うように形成され、第
２共通ストレージ電極として利用される。この際、第１
共通ストレージ電極４０の白金と第２共通ストレージ電
極６０のポリシリコンとのシリコン化反応を防止するた
めに、これらの界面にTiN障壁層を形成すeる工程を挿入
することが好ましい。図４は、ストレージノードをパタ
ニングした後に、共通ストレージ電極４０、６０と後述
する第２プレート電極９０との絶縁のための第２スペー
サ７０を形成した状態を示す。先ず、第１誘電膜３０
と、第１及び第２共通ストレージ電極４０、６０をパタ
ニングしてストレージノードパターンを形成する。次い
で、パタニングした蝕刻断面の両側面に第２スペーサ７
０を形成する。図５は、上記工程の結果物の全面に第２
誘電膜８０を形成した状態を示す。第２誘電膜８０の構
成物質としては、第１誘電膜３０のように、例えばBST
やSTOのような高誘電体材料を使用し得る。また、Ta
2O5、Si3N4やONO（Oxide／Nitride／Oxide）を使用し得
る。図６は、上記工程の結果物上に第２プレート電極９
０を蒸着して、第２共通ストレージ電極４０／第２誘電
膜８０／第２プレート電極９０で構成される第２キャパ
シタを形成した状態を示す。
タクトホールＨの両側面に第１スペーサ５０を形成し、
コンタクトホールＨが形成された結果物上に導電物質
（例えば、不純物がドーピングされたポリシリコン）を
蒸着した後に、これをエッチバックすることにより、ポ
リシリコンプラグ６０を形成する。ポリシリコンプラグ
６０は、コンタクトホールＨを充填すると共に、第１共
通ストレージ電極４０の上部を覆うように形成され、第
２共通ストレージ電極として利用される。この際、第１
共通ストレージ電極４０の白金と第２共通ストレージ電
極６０のポリシリコンとのシリコン化反応を防止するた
めに、これらの界面にTiN障壁層を形成すeる工程を挿入
することが好ましい。図４は、ストレージノードをパタ
ニングした後に、共通ストレージ電極４０、６０と後述
する第２プレート電極９０との絶縁のための第２スペー
サ７０を形成した状態を示す。先ず、第１誘電膜３０
と、第１及び第２共通ストレージ電極４０、６０をパタ
ニングしてストレージノードパターンを形成する。次い
で、パタニングした蝕刻断面の両側面に第２スペーサ７
０を形成する。図５は、上記工程の結果物の全面に第２
誘電膜８０を形成した状態を示す。第２誘電膜８０の構
成物質としては、第１誘電膜３０のように、例えばBST
やSTOのような高誘電体材料を使用し得る。また、Ta
2O5、Si3N4やONO（Oxide／Nitride／Oxide）を使用し得
る。図６は、上記工程の結果物上に第２プレート電極９
０を蒸着して、第２共通ストレージ電極４０／第２誘電
膜８０／第２プレート電極９０で構成される第２キャパ
シタを形成した状態を示す。
【０００７】上記の実施の形態に拠れば、ストレージ電
極／高誘電膜／プレート電極で構成されるキャパシタの
製造において、高誘電膜の蒸着時に発生するストレージ
電極の構造的欠陥を防止するために、プレート電極をス
トレージ電極より先に形成することにより高誘電膜の誘
電特性の劣化を防止できる。さらに、ストレージ電極を
第１キャパシタ及び第２キャパシタの共通電極として利
用し、２つのキャパシタが積層された二重構造の蓄積キ
ャパシタを形成することによりキャパシタの容量を増大
させることができる。本発明は、上記の実施の形態に限
定されず、本発明の技術的思想の範囲内で様々な変形が
可能である。
極／高誘電膜／プレート電極で構成されるキャパシタの
製造において、高誘電膜の蒸着時に発生するストレージ
電極の構造的欠陥を防止するために、プレート電極をス
トレージ電極より先に形成することにより高誘電膜の誘
電特性の劣化を防止できる。さらに、ストレージ電極を
第１キャパシタ及び第２キャパシタの共通電極として利
用し、２つのキャパシタが積層された二重構造の蓄積キ
ャパシタを形成することによりキャパシタの容量を増大
させることができる。本発明は、上記の実施の形態に限
定されず、本発明の技術的思想の範囲内で様々な変形が
可能である。
【発明の効果】本発明に拠れば、キャパシタを構成する
強誘電性の誘電膜の質を向上させ、キャパシタの容量を
向上させることができる。
強誘電性の誘電膜の質を向上させ、キャパシタの容量を
向上させることができる。
【０００８】
【図１】本発明の実施の形態に係るキャパシタの製造工
程を示す第１の断面図である。
程を示す第１の断面図である。
【図２】本発明の実施の形態に係るキャパシタの製造工
程を示す第２の断面図である。
程を示す第２の断面図である。
【図３】本発明の実施の形態に係るキャパシタの製造工
程を示す第３の断面図である。
程を示す第３の断面図である。
【図４】本発明の実施の形態に係るキャパシタの製造工
程を示す第４の断面図である。
程を示す第４の断面図である。
【図５】本発明の実施の形態に係るキャパシタの製造工
程を示す第５の断面図である。
程を示す第５の断面図である。
【図６】本発明の実施の形態に係るキャパシタの製造工
程を示す第６の断面図である。
程を示す第６の断面図である。
１０ 層間絶縁膜 ２０ 第１プレート電極 ３０ 第１誘電膜 ４０ 第１共通ストレージ電極 ５０ 第１スペーサ ６０ ポリシリコンプラグ（第２共通ストレージ電極） ７０ 第２スペーサ ８０ 第２誘電膜 ９０ 第２プレート電極
Claims (9)
- 【請求項１】 半導体装置のキャパシタの製造方法にお
いて、 所定領域にトランジスタが形成された半導体基板上に絶
縁及び平坦化のための層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１プレート電極、第１誘電膜及び
第１共通ストレージ電極を順に積層して第１キャパシタ
を形成する工程と、 前記第１キャパシタを構成する各膜と前記層間絶縁膜と
を蝕刻して前記半導体基板の所定部位を露出させるコン
タクトホールを開口する工程と、 前記コンタクトホールの側壁に第１スペーサを形成する
工程と、 前記コンタクトホールを充填すると共に前記第１共通ス
トレージ電極の上部に広がる第２共通ストレージ電極と
なるポリシリコンプラグを形成する工程と、 前記第１誘電膜、第１及び第２共通ストレージ電極をパ
タニングした後、両側面に第２スペーサを形成する工程
と、 結果物の全面に第２誘電膜及び第２プレート電極を順に
蒸着し、前記第２共通ストレージ電極、前記第２誘電
膜、前記第２プレート電極で構成される第２キャパシタ
を形成する工程と、 を有することを特徴とするキャパシタの製造方法。 - 【請求項２】 半導体装置のキャパシタの製造方法にお
いて、 所定領域にトランジスタが形成された半導体基板上に絶
縁及び平坦化のための層間絶縁膜を形成する工程と、 前記層間絶縁膜上に第１プレート電極、第１誘電膜及び
第１共通ストレージ電極を順に積層して第１キャパシタ
を形成する工程と、 前記第１キャパシタを構成する各膜と前記層間絶縁膜と
を蝕刻して前記半導体基板の所定部位を露出させるコン
タクトホールを開口する工程と、 前記コンタクトホールの側壁に第１スペーサを形成する
工程と、 前記コンタクトホールを充填すると共に前記第１共通ス
トレージ電極の上部に広がる第２共通ストレージ電極と
してのポリシリコンプラグを形成する工程と、 前記ポリシリコンプラグの上に第２誘電膜及び第２プレ
ート電極を順に蒸着し、前記第２共通ストレージ電極、
前記第２誘電膜、前記第２プレート電極で構成される第
２キャパシタを形成する工程と、 を有することを特徴とするキャパシタの製造方法。 - 【請求項３】 前記第１プレート電極及び前記第１共通
ストレージ電極は、非酸化性の貴金属であるPtよりなる
ことを特徴とする請求項１または請求項２に記載のキャ
パシタの製造方法。 - 【請求項４】 前記層間絶縁膜と前記第１プレート電極
との界面に前記層間絶縁膜との付着力の強化のためにチ
タン薄膜を形成する工程をさらに有することを特徴とす
る請求項１または請求項２に記載のキャパシタの製造方
法。 - 【請求項５】 前記第１誘電膜は、ペロブスカイト構造
を有する強誘電物質よりなることを特徴とする請求項１
または請求項２に記載のキャパシタの製造方法。 - 【請求項６】 前記強誘電物質は、PZTまたはBSTよりな
ることを特徴とする請求項５に記載のキャパシタの製造
方法。 - 【請求項７】 前記第１共通ストレージ電極と第２共通
ストレージ電極との界面にTiN障壁層を形成する工程を
さらに有することを特徴とする請求項１または請求項２
に記載のキャパシタの製造方法。 - 【請求項８】 前記第２誘電膜は、Ta2O5、Si3N4及びON
O（Oxide／Nitride／Oxide）の何れかよりなることを特
徴とする請求項１または請求項２に記載のキャパシタの
製造方法。 - 【請求項９】 半導体装置のキャパシタであって、 半導体基板上に形成された層間絶縁膜上に第１プレート
電極、第１誘電膜及び第１共通ストレージ電極を順に積
層してなる第１キャパシタと、 前記第１キャパシタの所定領域に開口され、側壁にスペ
ーサを有するコンタクトホールと、 前記コンタクトホールを充填する導電物質からなる充填
部と、 前記第１共通ストレージ電極の上部に広がり、前記充填
部と同一物質からなる第２共通ストレージ電極、第２誘
電膜及び第２プレート電極を順に積層してなる第２キャ
パシタと、 を備えることを特徴とするキャパシタ。
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