JPH11176833A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11176833A JPH11176833A JP9339942A JP33994297A JPH11176833A JP H11176833 A JPH11176833 A JP H11176833A JP 9339942 A JP9339942 A JP 9339942A JP 33994297 A JP33994297 A JP 33994297A JP H11176833 A JPH11176833 A JP H11176833A
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- upper wiring
- insulating film
- interlayer insulating
- wiring
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/45—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their insulating parts
- H10W20/48—Insulating materials thereof
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/071—Manufacture or treatment of dielectric parts thereof
- H10W20/074—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H10W20/077—Manufacture or treatment of dielectric parts thereof of dielectric parts comprising thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers on sidewalls or on top surfaces of conductors
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 層間絶縁膜上にパターニングされた上層配線
の上に、さらに上層レイヤを形成する際のカバレッジを
良好なものとする。 【解決手段】 層間絶縁膜上にパターニングされた上層
配線の側面に絶縁性の物質からなるサイドウォールを付
着形成することで、上層配線と層間絶縁膜との段差を緩
やかな傾斜とする。上層配線及びサイドウォールの表面
を含む上層レイヤ積層面の平坦化を図ることで、さらに
上層に形成する上層レイヤのカバレッジを改善する。
の上に、さらに上層レイヤを形成する際のカバレッジを
良好なものとする。 【解決手段】 層間絶縁膜上にパターニングされた上層
配線の側面に絶縁性の物質からなるサイドウォールを付
着形成することで、上層配線と層間絶縁膜との段差を緩
やかな傾斜とする。上層配線及びサイドウォールの表面
を含む上層レイヤ積層面の平坦化を図ることで、さらに
上層に形成する上層レイヤのカバレッジを改善する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置の上
層レイヤのカバレッジを向上させることが可能な半導体
装置とその製造方法に関するものである。
層レイヤのカバレッジを向上させることが可能な半導体
装置とその製造方法に関するものである。
【０００２】
【従来の技術】図４は特開平８−３０６６６４号公報に
示された半導体装置の断面図であり、半導体基板１０１
上の層間絶縁膜１０２を貫通して形成されたコンタクト
１０３上にコンタクト径と同程度の配線幅の上層配線１
０５を配置した図であり、上層配線１０５とコンタクト
１０３間に配線幅よりも大きな幅をもって形成された密
着層パターン１０４を形成している。また、密着層パタ
ーン１０４は、上層配線１０５と、上層配線１０５上に
パターニングされた保護パターン１０６との側面に付着
形成されたサイドウォール１０７の底面に相当する面積
に付着して形成されている。
示された半導体装置の断面図であり、半導体基板１０１
上の層間絶縁膜１０２を貫通して形成されたコンタクト
１０３上にコンタクト径と同程度の配線幅の上層配線１
０５を配置した図であり、上層配線１０５とコンタクト
１０３間に配線幅よりも大きな幅をもって形成された密
着層パターン１０４を形成している。また、密着層パタ
ーン１０４は、上層配線１０５と、上層配線１０５上に
パターニングされた保護パターン１０６との側面に付着
形成されたサイドウォール１０７の底面に相当する面積
に付着して形成されている。
【０００３】このように形成された半導体装置において
は、密着層パターン１０４を上層配線１０５の配線幅よ
りも大きく形成しているため、上層配線１０５とコンタ
クト１０３とに重ね合わせのズレが生じた場合でも良好
な接続が可能となる。
は、密着層パターン１０４を上層配線１０５の配線幅よ
りも大きく形成しているため、上層配線１０５とコンタ
クト１０３とに重ね合わせのズレが生じた場合でも良好
な接続が可能となる。
【０００４】
【発明が解決しようとする課題】図４に示すような半導
体装置は、上層配線１０５上に絶縁膜からなる保護パタ
ーン１０６を積層しており、サイドウォール１０７を付
着させる側面の垂直方向の寸法を大きくすることで層間
絶縁膜１０２の表面に付着するサイドウォール１０７の
水平方向の寸法を稼き、重ね合わせのズレの補正範囲を
大きくしていた。しかし、上層配線１０５と保護パター
ン１０６との膜厚の合計が大きな値となるほど層間絶縁
膜１０２と上層配線１０５及び保護パターン１０６との
表面段差が大きくなり、上層レイヤをカバレッジ良く形
成することが困難となっていた。
体装置は、上層配線１０５上に絶縁膜からなる保護パタ
ーン１０６を積層しており、サイドウォール１０７を付
着させる側面の垂直方向の寸法を大きくすることで層間
絶縁膜１０２の表面に付着するサイドウォール１０７の
水平方向の寸法を稼き、重ね合わせのズレの補正範囲を
大きくしていた。しかし、上層配線１０５と保護パター
ン１０６との膜厚の合計が大きな値となるほど層間絶縁
膜１０２と上層配線１０５及び保護パターン１０６との
表面段差が大きくなり、上層レイヤをカバレッジ良く形
成することが困難となっていた。
【０００５】また、図４に示すような半導体装置では、
上層配線１０５を複数個並んで配置する場合に、配線間
の距離を最小寸法まで小さくした場合には密着層パター
ン１０４を介して配線がショートする等の問題があっ
た。またこれを避けるためには配線間の間隔を十分にと
るという方法が考えられるが、半導体装置の高集積化が
困難になるという問題があった。
上層配線１０５を複数個並んで配置する場合に、配線間
の距離を最小寸法まで小さくした場合には密着層パター
ン１０４を介して配線がショートする等の問題があっ
た。またこれを避けるためには配線間の間隔を十分にと
るという方法が考えられるが、半導体装置の高集積化が
困難になるという問題があった。
【０００６】この発明は上記のような問題を解決するた
めになされたものであり、上層レイヤをカバレッジ良く
形成することが可能な、表面段差を低減した上層配線を
含む半導体装置、上層配線を複数個連続的に配置し、配
線間距離を最小寸法とした場合においても配線間ショー
トのない良好な半導体装置を得ることを目的とするもの
である。
めになされたものであり、上層レイヤをカバレッジ良く
形成することが可能な、表面段差を低減した上層配線を
含む半導体装置、上層配線を複数個連続的に配置し、配
線間距離を最小寸法とした場合においても配線間ショー
トのない良好な半導体装置を得ることを目的とするもの
である。
【０００７】
【課題を解決するための手段】この発明の請求項１に係
る半導体装置は、基板上に積層された層間絶縁膜、上記
層間絶縁膜上にパターニングされた上層配線、上記上層
配線の側面に付着して形成されたサイドウォールを含
み、上記サイドウォールは絶縁性の物質から構成される
ものである。
る半導体装置は、基板上に積層された層間絶縁膜、上記
層間絶縁膜上にパターニングされた上層配線、上記上層
配線の側面に付着して形成されたサイドウォールを含
み、上記サイドウォールは絶縁性の物質から構成される
ものである。
【０００８】また、この発明の請求項２に係る半導体装
置は、請求項１の構成に加え、さらに上層配線及びサイ
ドウォールの表面を含む領域に誘電体膜を介して積層さ
れたセルプレートを含み、上記上層配線、上記誘電体
膜、上記セルプレートから構成されるキャパシタを有す
るものである。
置は、請求項１の構成に加え、さらに上層配線及びサイ
ドウォールの表面を含む領域に誘電体膜を介して積層さ
れたセルプレートを含み、上記上層配線、上記誘電体
膜、上記セルプレートから構成されるキャパシタを有す
るものである。
【０００９】さらに、この発明の請求項３に係る半導体
装置は、請求項１または請求項２に相当する構成におい
て、上層配線はバリアメタル及び導電性配線パターンの
積層構造であり、上記バリアメタルは層間絶縁膜を貫通
するコンタクトと接するものである。
装置は、請求項１または請求項２に相当する構成におい
て、上層配線はバリアメタル及び導電性配線パターンの
積層構造であり、上記バリアメタルは層間絶縁膜を貫通
するコンタクトと接するものである。
【００１０】また、この発明の請求項４に係る半導体装
置は、請求項１または請求項２に相当する構成におい
て、層間絶縁膜を貫通するコンタクトの第一の領域は上
層配線と重畳し、上記第一の領域表面の形成位置よりも
低い位置に表面が形成され上記上層配線と重畳しない上
記コンタクトの第二の領域にはリセスが生じ、サイドウ
ォールの一部が上記リセスに埋設されているものであ
る。
置は、請求項１または請求項２に相当する構成におい
て、層間絶縁膜を貫通するコンタクトの第一の領域は上
層配線と重畳し、上記第一の領域表面の形成位置よりも
低い位置に表面が形成され上記上層配線と重畳しない上
記コンタクトの第二の領域にはリセスが生じ、サイドウ
ォールの一部が上記リセスに埋設されているものであ
る。
【００１１】この発明の請求項５に係る半導体装置の製
造方法は、基板上に層間絶縁膜を積層する工程、上記層
間絶縁膜の表面に上層配線をパターニングする工程、上
記上層配線の表面を含む上記層間絶縁膜の表面に絶縁膜
を積層する工程、上記絶縁膜に対して異方性エッチング
を行い上記上層配線の側面に付着するサイドウォールを
得る工程を含むものである。
造方法は、基板上に層間絶縁膜を積層する工程、上記層
間絶縁膜の表面に上層配線をパターニングする工程、上
記上層配線の表面を含む上記層間絶縁膜の表面に絶縁膜
を積層する工程、上記絶縁膜に対して異方性エッチング
を行い上記上層配線の側面に付着するサイドウォールを
得る工程を含むものである。
【００１２】また、この発明の請求項６に係る半導体装
置の製造方法は、請求項５の半導体装置の製造方法に加
え、さら上層配線及びサイドウォールの表面を含む領域
に誘電体膜を積層する工程、上記誘電体膜の表面にセル
プレートを形成する工程を含み、上記上層配線、上記誘
電体膜、上記セルプレートから構成されるキャパシタを
得るものである。
置の製造方法は、請求項５の半導体装置の製造方法に加
え、さら上層配線及びサイドウォールの表面を含む領域
に誘電体膜を積層する工程、上記誘電体膜の表面にセル
プレートを形成する工程を含み、上記上層配線、上記誘
電体膜、上記セルプレートから構成されるキャパシタを
得るものである。
【００１３】
【発明の実施の形態】実施の形態１．この発明の実施の
形態１について説明する。図１はこの発明の実施の形態
１によって形成される半導体装置の断面構造を示す図で
あり、基板上の層間絶縁膜の表面に上層配線がパターニ
ングされ、その上面にカバレッジ良く上層レイヤが形成
された例を示すものである。図１において、１は半導体
基板、２は半導体基板１上に積層された層間絶縁膜、３
は層間絶縁膜２を貫通して形成された導電性物質からな
るコンタクト、４は層間絶縁膜２上にパターニングさ
れ、コンタクト３に接して配置されるバリアメタル、５
はバリアメタル４の上層に積層された配線パターンであ
り、バリアメタル４と配線パターン５から上層配線６が
構成されている。
形態１について説明する。図１はこの発明の実施の形態
１によって形成される半導体装置の断面構造を示す図で
あり、基板上の層間絶縁膜の表面に上層配線がパターニ
ングされ、その上面にカバレッジ良く上層レイヤが形成
された例を示すものである。図１において、１は半導体
基板、２は半導体基板１上に積層された層間絶縁膜、３
は層間絶縁膜２を貫通して形成された導電性物質からな
るコンタクト、４は層間絶縁膜２上にパターニングさ
れ、コンタクト３に接して配置されるバリアメタル、５
はバリアメタル４の上層に積層された配線パターンであ
り、バリアメタル４と配線パターン５から上層配線６が
構成されている。
【００１４】さらに、上層配線６の側面は絶縁性の物質
からなるサイドウォール７で覆われており、上層配線６
と層間絶縁膜２との表面段差をサイドウォール７を形成
することで緩やかな傾斜としていることで、上層配線６
の表面に上層レイヤ８をカバレッジ良く形成することが
可能となるものである。
からなるサイドウォール７で覆われており、上層配線６
と層間絶縁膜２との表面段差をサイドウォール７を形成
することで緩やかな傾斜としていることで、上層配線６
の表面に上層レイヤ８をカバレッジ良く形成することが
可能となるものである。
【００１５】次に、図１の半導体装置の製造方法を図２
を用いて説明する。まず、図２（ａ）に示すように、半
導体基板１の表面領域に能動素子を形成した後、６００
０Å程度の膜厚のシリコン酸化膜からなる層間絶縁膜２
を積層する。次に層間絶縁膜２を貫通するコンタクトホ
ールを開口して能動素子の表面を一部露出させ、次にド
ープトポリシリコンを積層することで埋設し、コンタク
ト３を得る。層間絶縁膜２の表面に残るドープトポリシ
リコンはＣＭＰ(chemical mechanical polishing)研磨
によって除去する。
を用いて説明する。まず、図２（ａ）に示すように、半
導体基板１の表面領域に能動素子を形成した後、６００
０Å程度の膜厚のシリコン酸化膜からなる層間絶縁膜２
を積層する。次に層間絶縁膜２を貫通するコンタクトホ
ールを開口して能動素子の表面を一部露出させ、次にド
ープトポリシリコンを積層することで埋設し、コンタク
ト３を得る。層間絶縁膜２の表面に残るドープトポリシ
リコンはＣＭＰ(chemical mechanical polishing)研磨
によって除去する。
【００１６】その後、層間絶縁膜２の表面に５００Å程
度の膜厚のチタンナイトライド膜と３００Å程度の膜厚
のチタン膜の積層膜で構成されるバリアメタル層４ａを
形成し、さらにバリアメタル層４ａの表面に、１０００
Å程度の膜厚のタングステン層５ａを積層する。次に、
タングステン層５ａの表面に上層配線６に相当する形状
のレジストパターン９を形成する。
度の膜厚のチタンナイトライド膜と３００Å程度の膜厚
のチタン膜の積層膜で構成されるバリアメタル層４ａを
形成し、さらにバリアメタル層４ａの表面に、１０００
Å程度の膜厚のタングステン層５ａを積層する。次に、
タングステン層５ａの表面に上層配線６に相当する形状
のレジストパターン９を形成する。
【００１７】次に、図２（ｂ）に示すように、レジスト
パターン９をエッチングマスクとしてタングステン層５
ａ、バリアメタル層４ａに対して順次異方性エッチング
を行い上層配線６をパターニングする。このエッチング
後、レジストパターン９は除去する。
パターン９をエッチングマスクとしてタングステン層５
ａ、バリアメタル層４ａに対して順次異方性エッチング
を行い上層配線６をパターニングする。このエッチング
後、レジストパターン９は除去する。
【００１８】その後、図２（ｃ）に示すように、１５０
０Å程度の膜厚のＴＥＯＳ(tetraethyl orthosilicate)
酸化膜７ａを積層する。次に、図２（ｄ）に示すように
ＴＥＯＳ酸化膜７ａに対してＲＩＥ(reactiveion etchi
ng)法によるエッチングを行い、上層配線６の側面に付
着するサイドウォール７を得る。サイドウォール７の表
面は上層配線６の上面から層間絶縁膜２の表面にかけて
緩やかに傾斜した状態となる。
０Å程度の膜厚のＴＥＯＳ(tetraethyl orthosilicate)
酸化膜７ａを積層する。次に、図２（ｄ）に示すように
ＴＥＯＳ酸化膜７ａに対してＲＩＥ(reactiveion etchi
ng)法によるエッチングを行い、上層配線６の側面に付
着するサイドウォール７を得る。サイドウォール７の表
面は上層配線６の上面から層間絶縁膜２の表面にかけて
緩やかに傾斜した状態となる。
【００１９】サイドウォール７は、その高さ方向の寸法
が最大で上層配線７の膜厚に相当する大きさであるた
め、従来の技術の図４において示した場合と比較して、
高さ方向の寸法が保護パターン１０６の膜厚分だけ低減
でき、その分、表面段差を低減できるとともに、サイド
ウォール７表面の傾斜角度も低減することが可能であ
り、平坦化された表面を得ることができる。
が最大で上層配線７の膜厚に相当する大きさであるた
め、従来の技術の図４において示した場合と比較して、
高さ方向の寸法が保護パターン１０６の膜厚分だけ低減
でき、その分、表面段差を低減できるとともに、サイド
ウォール７表面の傾斜角度も低減することが可能であ
り、平坦化された表面を得ることができる。
【００２０】次に、上層配線６及びサイドウォール７及
び層間絶縁膜２の表面に上層レイヤ８を積層する際、こ
の上層レイヤ８の積層面が平坦化されているため、カバ
レッジの良い成膜を行うことが可能である。
び層間絶縁膜２の表面に上層レイヤ８を積層する際、こ
の上層レイヤ８の積層面が平坦化されているため、カバ
レッジの良い成膜を行うことが可能である。
【００２１】また、図１及び図２に示すように、上層配
線６は複数本近接して配置されている場合であって、配
線間の距離が最小寸法と小さく設定されている場合、サ
イドウォール７を導電物質で形成すると、このサイドウ
ォールを介して配線のショートが起こるという不都合が
あるが、この実施の形態１の半導体装置ではサイドウォ
ール７が絶縁性の物質によって構成されているため、シ
ョートの恐れがない。また、サイドウォール７の底面に
導電性の物質からなる密着層パターンを付着させること
もないため、この点においても配線のショートの恐れが
ない。
線６は複数本近接して配置されている場合であって、配
線間の距離が最小寸法と小さく設定されている場合、サ
イドウォール７を導電物質で形成すると、このサイドウ
ォールを介して配線のショートが起こるという不都合が
あるが、この実施の形態１の半導体装置ではサイドウォ
ール７が絶縁性の物質によって構成されているため、シ
ョートの恐れがない。また、サイドウォール７の底面に
導電性の物質からなる密着層パターンを付着させること
もないため、この点においても配線のショートの恐れが
ない。
【００２２】上記の説明においては、サイドウォール７
はＴＥＯＳ酸化膜からなる絶縁膜で構成されるとした
が、非導電性物質であれば同様に他の物質を用いること
も可能であり、例えばシリコン窒化膜、シリコン窒化膜
とシリコン酸化膜の複合膜を用いても良い。
はＴＥＯＳ酸化膜からなる絶縁膜で構成されるとした
が、非導電性物質であれば同様に他の物質を用いること
も可能であり、例えばシリコン窒化膜、シリコン窒化膜
とシリコン酸化膜の複合膜を用いても良い。
【００２３】配線パターン５についても同様であり、タ
ングステンに限ることなく、ドープトポリシリコン、Ｐ
ｔ、ＷＳｉ、ＴｉＳｉ、ＭｏＳｉ、Ａｌ、ＡｌＣｕ等、
またはそれらの積層膜を同様に用いることが可能であ
る。
ングステンに限ることなく、ドープトポリシリコン、Ｐ
ｔ、ＷＳｉ、ＴｉＳｉ、ＭｏＳｉ、Ａｌ、ＡｌＣｕ等、
またはそれらの積層膜を同様に用いることが可能であ
る。
【００２４】コンタクト３を構成する導電性物質につい
ても、ドープトポリシリコンによって構成する他、Ｔｉ
Ｎ、Ｔｉ、Ｐｔ、Ｒｕ、ＲｕＯ2、ＷＳｉ、ＴｉＳｉ、
ＭｏＳｉ、Ａｌ、ＡｌＣｕ等、またはそれらの積層膜に
よっても同様に構成することが可能である。
ても、ドープトポリシリコンによって構成する他、Ｔｉ
Ｎ、Ｔｉ、Ｐｔ、Ｒｕ、ＲｕＯ2、ＷＳｉ、ＴｉＳｉ、
ＭｏＳｉ、Ａｌ、ＡｌＣｕ等、またはそれらの積層膜に
よっても同様に構成することが可能である。
【００２５】実施の形態２．次に、この発明の実施の形
態２の半導体装置について説明する。実施の形態１で
は、単に上層配線６の側面に絶縁性のサイドウォール７
を形成することで表面平坦化を図る例を示したが、この
実施の形態２では、上層配線６をＤＲＡＭのメモリセル
を構成するキャパシタのストレージノードとして用い、
その上層に誘電体膜を介してセルプレートを形成する点
に特徴がある。
態２の半導体装置について説明する。実施の形態１で
は、単に上層配線６の側面に絶縁性のサイドウォール７
を形成することで表面平坦化を図る例を示したが、この
実施の形態２では、上層配線６をＤＲＡＭのメモリセル
を構成するキャパシタのストレージノードとして用い、
その上層に誘電体膜を介してセルプレートを形成する点
に特徴がある。
【００２６】図３はこの発明の実施の形態３の半導体装
置の断面図であり、図において、符号１０は上層配線６
の表面に積層された誘電体膜、１１は誘電体膜１０の表
面に積層されたセルプレートを示しており、上層配線６
と誘電体膜１０とセルプレート１１とによってキャパシ
タ１２が構成されている。その他、既に説明のために用
いた符号と同一符号は同一、若しくは相当部分を示すも
のである。
置の断面図であり、図において、符号１０は上層配線６
の表面に積層された誘電体膜、１１は誘電体膜１０の表
面に積層されたセルプレートを示しており、上層配線６
と誘電体膜１０とセルプレート１１とによってキャパシ
タ１２が構成されている。その他、既に説明のために用
いた符号と同一符号は同一、若しくは相当部分を示すも
のである。
【００２７】図３の半導体装置は、実施の形態１の図２
の製造フローに従って、上層配線６及びサイドウォール
７を形成後、その表面に膜厚５００Å程度のＢＳＴ（Ｂ
ａＳｒＴｉＯ）膜からなる誘電体膜１０を積層し、さら
に１０００Å程度の膜厚のＰｔをセルプレート１１とし
て積層することによって得られ、上層配線６及び誘電体
膜１０、セルプレート１１によってキャパシタ１２が構
成される。
の製造フローに従って、上層配線６及びサイドウォール
７を形成後、その表面に膜厚５００Å程度のＢＳＴ（Ｂ
ａＳｒＴｉＯ）膜からなる誘電体膜１０を積層し、さら
に１０００Å程度の膜厚のＰｔをセルプレート１１とし
て積層することによって得られ、上層配線６及び誘電体
膜１０、セルプレート１１によってキャパシタ１２が構
成される。
【００２８】図３に示すように、上層配線６をキャパシ
タ１２のストレージノードとして用いた場合、上層配線
６の側面にサイドウォール７を形成して表面の平坦化が
できているため、誘電体膜１０をカバレッジ良く成膜す
ることが可能となる。
タ１２のストレージノードとして用いた場合、上層配線
６の側面にサイドウォール７を形成して表面の平坦化が
できているため、誘電体膜１０をカバレッジ良く成膜す
ることが可能となる。
【００２９】また、実施の形態１においても示したが、
隣接する上層配線６間の距離が最小寸法と小さな場合に
おいても、サイドウォール７を絶縁物質によって構成し
ているため、両者がショートすることがない。また、サ
イドウォール７の下部にも導電性の密着層パターンが形
成されるということがなく、この点においてもショート
の恐れがない。
隣接する上層配線６間の距離が最小寸法と小さな場合に
おいても、サイドウォール７を絶縁物質によって構成し
ているため、両者がショートすることがない。また、サ
イドウォール７の下部にも導電性の密着層パターンが形
成されるということがなく、この点においてもショート
の恐れがない。
【００３０】上記の説明においては、誘電体膜１０とし
てＢＳＴ（ＢａＳｒＴｉＯ）膜を用いた例を示したが、
これは一例に過ぎず、その他、酸化膜、窒化膜、酸化膜
と窒化膜との複合膜を用いても良く、また、タンタルオ
キサイド（Ｔａ2Ｏ5）や（Ｂａ,Ｓｒ）ＴｉＯ3等の高誘
電体膜、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、Ｌ
ｉＮｂＯ3、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いて
も問題ない。
てＢＳＴ（ＢａＳｒＴｉＯ）膜を用いた例を示したが、
これは一例に過ぎず、その他、酸化膜、窒化膜、酸化膜
と窒化膜との複合膜を用いても良く、また、タンタルオ
キサイド（Ｔａ2Ｏ5）や（Ｂａ,Ｓｒ）ＴｉＯ3等の高誘
電体膜、ＢａＴｉＯ3、ＳｒＴｉＯ3、ＰｂＴｉＯ3、Ｌ
ｉＮｂＯ3、ＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いて
も問題ない。
【００３１】実施の形態３．上記の実施の形態１、２に
おいては、層間絶縁膜２を貫通するように配置されるコ
ンタクト３と上層配線６とに重ね合わせのズレがなく、
コンタクト３の上面全面が上層配線６の底面と接する場
合について示した。この発明の実施の形態３ではコンタ
クト３と上層配線６とに重ね合わせのズレがある場合に
ついて示す。
おいては、層間絶縁膜２を貫通するように配置されるコ
ンタクト３と上層配線６とに重ね合わせのズレがなく、
コンタクト３の上面全面が上層配線６の底面と接する場
合について示した。この発明の実施の形態３ではコンタ
クト３と上層配線６とに重ね合わせのズレがある場合に
ついて示す。
【００３２】図４（ａ）はこの発明の実施の形態３の半
導体装置の断面図を示すものであり、上層配線６とコン
タクト３とに重ね合わせのズレがあるため、コンタクト
３の上面の一部が上層配線６と重畳していない状態とな
っているものである。この図４（ａ）において符号１３
は上層配線６を構成する導電膜であり、タングステンか
らなる配線パターン５の上面に積層されたバリアメタル
層を示しており、１４はコンタクト３の上部にエッチン
グによって形成されたリセス（凹部）を指しており、こ
のリセス１４を埋設するように絶縁膜からなるサイドウ
ォール７が形成されている。その他、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示す
ものである。
導体装置の断面図を示すものであり、上層配線６とコン
タクト３とに重ね合わせのズレがあるため、コンタクト
３の上面の一部が上層配線６と重畳していない状態とな
っているものである。この図４（ａ）において符号１３
は上層配線６を構成する導電膜であり、タングステンか
らなる配線パターン５の上面に積層されたバリアメタル
層を示しており、１４はコンタクト３の上部にエッチン
グによって形成されたリセス（凹部）を指しており、こ
のリセス１４を埋設するように絶縁膜からなるサイドウ
ォール７が形成されている。その他、既に説明のために
用いた符号と同一符号は同一、若しくは相当部分を示す
ものである。
【００３３】リセス１４は、図４（ｂ）に示すように、
コンタクト３の上面であって、上層配線６と重畳しない
領域が掘り下げられて形成されるものである。図４
（ｂ）までの製造方法は、次に示す通りであり、半導体
基板１上の層間絶縁膜２を貫通するようにコンタクトホ
ールを開口し、その後バリアメタル４及び配線パターン
５となるタングステンを積層することでコンタクトホー
ルを埋設し、コンタクト３を得る。配線パターン５とな
るタングステンの表面にさらにバリアメタル層１３を積
層する。次に、層間絶縁膜２の表面上に積層された多層
導電膜を上層配線６に相当する形状のマスクパターンを
用いてパターニングする。このマスクパターンを形成す
る際にコンタクト３とマスクパターンとに重ね合わせの
ズレが生じた場合、図４（ｂ）に示すように、ズレに相
当する部分が過剰にエッチングされ、リセス１４が形成
される。
コンタクト３の上面であって、上層配線６と重畳しない
領域が掘り下げられて形成されるものである。図４
（ｂ）までの製造方法は、次に示す通りであり、半導体
基板１上の層間絶縁膜２を貫通するようにコンタクトホ
ールを開口し、その後バリアメタル４及び配線パターン
５となるタングステンを積層することでコンタクトホー
ルを埋設し、コンタクト３を得る。配線パターン５とな
るタングステンの表面にさらにバリアメタル層１３を積
層する。次に、層間絶縁膜２の表面上に積層された多層
導電膜を上層配線６に相当する形状のマスクパターンを
用いてパターニングする。このマスクパターンを形成す
る際にコンタクト３とマスクパターンとに重ね合わせの
ズレが生じた場合、図４（ｂ）に示すように、ズレに相
当する部分が過剰にエッチングされ、リセス１４が形成
される。
【００３４】図４（ｂ）に示すように、リセス１４が形
成されることによって、上層配線６を形成した段階での
表面段差は、リセス１４の深さ分だけ大きくなり、この
段階で上層レイヤを形成しようとすれば、カバレッジが
悪化してしまう。
成されることによって、上層配線６を形成した段階での
表面段差は、リセス１４の深さ分だけ大きくなり、この
段階で上層レイヤを形成しようとすれば、カバレッジが
悪化してしまう。
【００３５】そこで、実施の形態１の場合と同様に、絶
縁膜からなるサイドウォール７を形成して表面平坦化を
図るとともに、同時にリセス１４を絶縁膜で埋め込んで
表面段差の低減を図る。これによって上層レイヤ８のカ
バレッジを向上させることが可能であり、図４（ａ）に
示す半導体装置を得ることができる。
縁膜からなるサイドウォール７を形成して表面平坦化を
図るとともに、同時にリセス１４を絶縁膜で埋め込んで
表面段差の低減を図る。これによって上層レイヤ８のカ
バレッジを向上させることが可能であり、図４（ａ）に
示す半導体装置を得ることができる。
【００３６】このように、コンタクト３と上層配線６と
に重ね合わせのズレが生じた場合においても、絶縁物質
からなるサイドウォール７を上層配線６の側面に付着形
成させることによって、表面の平坦化を可能にすると同
時に、コンタクト３の上部に生じてしまうリセス１４の
埋設も行い、表面段差の低減を図ることが可能となる。
また、サイドウォール７を絶縁性物質によって構成して
いるため、隣接する上層配線６の間隔が最小寸法と小さ
いような場合であっても、サイドウォール７を介して両
者がショートするという恐れがなく、確実に複数の上層
配線６間の絶縁を行うことが可能となる。
に重ね合わせのズレが生じた場合においても、絶縁物質
からなるサイドウォール７を上層配線６の側面に付着形
成させることによって、表面の平坦化を可能にすると同
時に、コンタクト３の上部に生じてしまうリセス１４の
埋設も行い、表面段差の低減を図ることが可能となる。
また、サイドウォール７を絶縁性物質によって構成して
いるため、隣接する上層配線６の間隔が最小寸法と小さ
いような場合であっても、サイドウォール７を介して両
者がショートするという恐れがなく、確実に複数の上層
配線６間の絶縁を行うことが可能となる。
【００３７】なお、この実施の形態３においては、層間
絶縁膜２を貫通するコンタクトホールの埋設と上層配線
６を構成する多層導電膜の積層を同時に行っている例を
示したが、実施の形態１において示した場合と同様に、
コンタクト３を形成後、別の工程で上層配線６となる多
層導電膜の積層を行うことも可能であることは言うまで
もない。
絶縁膜２を貫通するコンタクトホールの埋設と上層配線
６を構成する多層導電膜の積層を同時に行っている例を
示したが、実施の形態１において示した場合と同様に、
コンタクト３を形成後、別の工程で上層配線６となる多
層導電膜の積層を行うことも可能であることは言うまで
もない。
【００３８】実施の形態４．次に、この発明の実施の形
態４について説明する。この実施の形態４による半導体
装置は実施の形態３の場合と同様にコンタクト３と上層
配線６とに重ね合わせのズレが生じた例を示しているも
のであり、実施の形態２の場合と同様に上層配線６をキ
ャパシタを構成するストレージノードとして用いた例を
示すものであり、コンタクト３と上層配線６とは別の工
程で積層した導電性物質によって構成しているものであ
る。
態４について説明する。この実施の形態４による半導体
装置は実施の形態３の場合と同様にコンタクト３と上層
配線６とに重ね合わせのズレが生じた例を示しているも
のであり、実施の形態２の場合と同様に上層配線６をキ
ャパシタを構成するストレージノードとして用いた例を
示すものであり、コンタクト３と上層配線６とは別の工
程で積層した導電性物質によって構成しているものであ
る。
【００３９】この発明の実施の形態４による半導体装置
を図５（ａ）に示す。図５（ａ）において用いた符号の
うち、既に説明のために用いた符号と同一符号は同一、
若しくは相当部分を示すものであり、コンタクト３の上
面の一部を掘り下げた状態にリセス１４が形成され、こ
のリセス１４を埋設するようにサイドウォール７が形成
されている。
を図５（ａ）に示す。図５（ａ）において用いた符号の
うち、既に説明のために用いた符号と同一符号は同一、
若しくは相当部分を示すものであり、コンタクト３の上
面の一部を掘り下げた状態にリセス１４が形成され、こ
のリセス１４を埋設するようにサイドウォール７が形成
されている。
【００４０】この実施の形態４においても、実施の形態
３の場合と同様に、リセス１４を埋設するサイドウォー
ル７を形成することで上層配線６とリセス１４の底面と
の絶対段差を解消し、さらに上層配線６の上面と層間絶
縁膜２の上面との段差部分の傾斜を緩やかにすることが
でき、表面の平坦化が可能になるものである。従って、
誘電体膜１０及びセルプレート１１をカバレッジ良く形
成することが可能であり、良好な形状のキャパシタ１２
を得られるという効果がある。また、サイドウォール７
を絶縁性物質によって構成しているため、隣接する上層
配線６の間隔が最小寸法と小さいような場合であって
も、サイドウォール７を介して両者がショートするとい
う恐れがなく、確実に上層配線６間の絶縁を行うことが
可能となる。
３の場合と同様に、リセス１４を埋設するサイドウォー
ル７を形成することで上層配線６とリセス１４の底面と
の絶対段差を解消し、さらに上層配線６の上面と層間絶
縁膜２の上面との段差部分の傾斜を緩やかにすることが
でき、表面の平坦化が可能になるものである。従って、
誘電体膜１０及びセルプレート１１をカバレッジ良く形
成することが可能であり、良好な形状のキャパシタ１２
を得られるという効果がある。また、サイドウォール７
を絶縁性物質によって構成しているため、隣接する上層
配線６の間隔が最小寸法と小さいような場合であって
も、サイドウォール７を介して両者がショートするとい
う恐れがなく、確実に上層配線６間の絶縁を行うことが
可能となる。
【００４１】また、上記の図５（ａ）ではコンタクト３
の上面と層間絶縁膜２の表面との高さが等しく、それら
の面が一つの平坦な面を構成している例を示したが、図
５（ｂ）に示すように、コンタクト３を構成する導電物
質と層間絶縁膜２を構成する物質とのエッチング選択比
が相違するために、コンタクトホールの埋設後に行うエ
ッチバックの際にコンタクト３の上面が過剰にエッチン
グされ、層間絶縁膜２の上面よりも低くなってしまう場
合がある。その場合においても、コンタクト３と上層配
線６とに重ね合わせのズレが生じるとコンタクト３の一
部の領域にリセス１４が形成され、上層配線６の上面と
リセス１４の底面との段差が一層大きくなってしまう。
しかし、上層配線６の側面にサイドウォール７を形成す
ることによって段差を小さくすることが可能になり、ま
た表面をより平坦化できるために、誘電体膜１０、セル
プレート１１等の上層レイヤをカバレッジ良く形成する
ことが可能となる。図５（ｂ）では、上層配線６をキャ
パシタ１２を構成するセルプレートとして示したが、別
の配線として用いる場合にも同様の効果があることは言
うまでもない。
の上面と層間絶縁膜２の表面との高さが等しく、それら
の面が一つの平坦な面を構成している例を示したが、図
５（ｂ）に示すように、コンタクト３を構成する導電物
質と層間絶縁膜２を構成する物質とのエッチング選択比
が相違するために、コンタクトホールの埋設後に行うエ
ッチバックの際にコンタクト３の上面が過剰にエッチン
グされ、層間絶縁膜２の上面よりも低くなってしまう場
合がある。その場合においても、コンタクト３と上層配
線６とに重ね合わせのズレが生じるとコンタクト３の一
部の領域にリセス１４が形成され、上層配線６の上面と
リセス１４の底面との段差が一層大きくなってしまう。
しかし、上層配線６の側面にサイドウォール７を形成す
ることによって段差を小さくすることが可能になり、ま
た表面をより平坦化できるために、誘電体膜１０、セル
プレート１１等の上層レイヤをカバレッジ良く形成する
ことが可能となる。図５（ｂ）では、上層配線６をキャ
パシタ１２を構成するセルプレートとして示したが、別
の配線として用いる場合にも同様の効果があることは言
うまでもない。
【００４２】
【発明の効果】以下に、この発明の各請求項の効果につ
いて記載する。この発明の請求項１に係る半導体装置に
おいては、上層配線の側面に絶縁性のサイドウォールを
形成することで、上層配線と層間絶縁膜の絶対段差を低
減した上で、段差部分の傾斜を緩やかにすることがで
き、これによって上層配線及びサイドウォールの表面を
含む層間絶縁膜上にカバレッジ良く上層レイヤを形成す
ることが可能となる。さらに、サイドウォールを絶縁膜
で形成することによって隣接する配線同士のショートを
抑制することも可能である。
いて記載する。この発明の請求項１に係る半導体装置に
おいては、上層配線の側面に絶縁性のサイドウォールを
形成することで、上層配線と層間絶縁膜の絶対段差を低
減した上で、段差部分の傾斜を緩やかにすることがで
き、これによって上層配線及びサイドウォールの表面を
含む層間絶縁膜上にカバレッジ良く上層レイヤを形成す
ることが可能となる。さらに、サイドウォールを絶縁膜
で形成することによって隣接する配線同士のショートを
抑制することも可能である。
【００４３】また、この発明の請求項２に係る半導体装
置においては、上層配線をストレージノードとし、その
上層に誘電体膜及びセルプレートを積層してキャパシタ
を形成する際、上層配線の側面のサイドウォールの表面
が緩やかに傾斜し表面平坦化がなされていることからカ
バレッジ良く成膜を行うことが可能である。
置においては、上層配線をストレージノードとし、その
上層に誘電体膜及びセルプレートを積層してキャパシタ
を形成する際、上層配線の側面のサイドウォールの表面
が緩やかに傾斜し表面平坦化がなされていることからカ
バレッジ良く成膜を行うことが可能である。
【００４４】さらに、この発明の請求項３に係る半導体
装置においては、請求項１、２のいずれかに対応する発
明の効果に加え、さらに、層間絶縁膜に形成されたコン
タクトを介して上層配線と半導体基板とを電気的に接続
でき、また上層配線を配線パターンとその底面に成膜さ
れたバリアメタルからなるものとしてコンタクトと上層
配線との接続を良好に行うことが可能となる。
装置においては、請求項１、２のいずれかに対応する発
明の効果に加え、さらに、層間絶縁膜に形成されたコン
タクトを介して上層配線と半導体基板とを電気的に接続
でき、また上層配線を配線パターンとその底面に成膜さ
れたバリアメタルからなるものとしてコンタクトと上層
配線との接続を良好に行うことが可能となる。
【００４５】また、この発明の請求項４に係る半導体装
置においては、上層配線と層間絶縁膜を貫通するコンタ
クトとに重ね合わせのズレが生じ、これに起因するリセ
スがコンタクトの上部に生じた場合であっても、リセス
をサイドウォールによって埋設することで表面段差を低
減し、表面を平坦化することができ、上層配線上に配置
する上層レイヤをカバレッジ良く形成することが可能と
なる。
置においては、上層配線と層間絶縁膜を貫通するコンタ
クトとに重ね合わせのズレが生じ、これに起因するリセ
スがコンタクトの上部に生じた場合であっても、リセス
をサイドウォールによって埋設することで表面段差を低
減し、表面を平坦化することができ、上層配線上に配置
する上層レイヤをカバレッジ良く形成することが可能と
なる。
【００４６】さらに、この発明の請求項５に係る半導体
装置の製造方法においては、上層配線形成後に、絶縁性
のサイドウォールを上層配線の側面に形成する工程を設
けていることにより、表面の平坦化を行い、次工程にお
いて積層される上層レイヤのカバレッジを向上すること
が可能となる。
装置の製造方法においては、上層配線形成後に、絶縁性
のサイドウォールを上層配線の側面に形成する工程を設
けていることにより、表面の平坦化を行い、次工程にお
いて積層される上層レイヤのカバレッジを向上すること
が可能となる。
【００４７】また、この発明の請求項６に係る半導体装
置の製造方法においては、請求項５に係る半導体装置の
製造方法の効果に加え、具体的に上層配線をキャパシタ
のストレージノードとし、上層配線及びストレージノー
ドから構成される平坦化された表面に、カバレッジ良く
誘電体膜を積層することが可能となる。
置の製造方法においては、請求項５に係る半導体装置の
製造方法の効果に加え、具体的に上層配線をキャパシタ
のストレージノードとし、上層配線及びストレージノー
ドから構成される平坦化された表面に、カバレッジ良く
誘電体膜を積層することが可能となる。
【図１】 この発明の実施の形態１の半導体装置を示す
図である。
図である。
【図２】 この発明の実施の形態１の半導体装置の製造
工程を示す図である。
工程を示す図である。
【図３】 この発明の実施の形態２の半導体装置を示す
図である。
図である。
【図４】 この発明の実施の形態３の半導体装置を示す
図である。
図である。
【図５】 この発明の実施の形態４の半導体装置を示す
図である。
図である。
【図６】 従来の技術を示す図である。
１．半導体基板 ２．層間絶縁膜 ３．コンタクト ４．バリアメタル ４ａ、１３．バリアメタル層 ５．配線パターン ５ａ．タングステン層 ６．上層配線 ７．サイドウォール ７ａ．ＴＥＯＳ酸化膜 ８．上層レイヤ ９．レジストパターン １０．誘電体膜 １１．セルプレート １２．キャパシタ
Claims (6)
- 【請求項１】 基板上に積層された層間絶縁膜、上記層
間絶縁膜上にパターニングされた上層配線、上記上層配
線の側面に付着して形成されたサイドウォールを含み、
上記サイドウォールは絶縁性の物質から構成されること
を特徴とする半導体装置。 - 【請求項２】 上層配線及びサイドウォールの表面を含
む領域に誘電体膜を介して積層されたセルプレートを含
み、上記上層配線、上記誘電体膜、上記セルプレートか
ら構成されるキャパシタを有することを特徴とする請求
項１記載の半導体装置。 - 【請求項３】 上層配線はバリアメタル及び導電性配線
パターンの積層構造であり、上記バリアメタルは層間絶
縁膜を貫通するコンタクトと接することを特徴とする請
求項１、２のいずれか一項記載の半導体装置。 - 【請求項４】 層間絶縁膜を貫通するコンタクトの第一
の領域は上層配線と重畳し、上記第一の領域表面の形成
位置よりも低い位置に表面が形成され上記上層配線と重
畳しない上記コンタクトの第二の領域にはリセスが生
じ、サイドウォールの一部が上記リセスに埋設されてい
ることを特徴とする請求項１、２のいずれか一項記載の
半導体装置。 - 【請求項５】 基板上に層間絶縁膜を積層する工程、上
記層間絶縁膜の表面に上層配線をパターニングする工
程、上記上層配線の表面を含む上記層間絶縁膜の表面に
絶縁膜を積層する工程、上記絶縁膜に対して異方性エッ
チングを行い上記上層配線の側面に付着するサイドウォ
ールを得る工程を含むことを特徴とする半導体装置の製
造方法。 - 【請求項６】 上層配線及びサイドウォールの表面を含
む領域に誘電体膜を積層する工程、上記誘電体膜の表面
にセルプレートを形成する工程を含み、上記上層配線、
上記誘電体膜、上記セルプレートから構成されるキャパ
シタを得ることを特徴とする請求項５記載の半導体装置
の製造方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339942A JPH11176833A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置及びその製造方法 |
| TW087106955A TW444263B (en) | 1997-12-10 | 1998-05-06 | Semiconductor device and manufacturing process therefor |
| US09/090,261 US6023101A (en) | 1997-12-10 | 1998-06-04 | Semiconductor device and method for manufacturing the same |
| KR1019980026568A KR100295383B1 (ko) | 1997-12-10 | 1998-07-02 | 반도체장치 |
| DE19831349A DE19831349A1 (de) | 1997-12-10 | 1998-07-13 | Halbleitereinrichtung und Verfahren zum Herstellen derselben |
| CNB981185630A CN1146017C (zh) | 1997-12-10 | 1998-09-03 | 半导体器件及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9339942A JPH11176833A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176833A true JPH11176833A (ja) | 1999-07-02 |
Family
ID=18332224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9339942A Pending JPH11176833A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置及びその製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6023101A (ja) |
| JP (1) | JPH11176833A (ja) |
| KR (1) | KR100295383B1 (ja) |
| CN (1) | CN1146017C (ja) |
| DE (1) | DE19831349A1 (ja) |
| TW (1) | TW444263B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3856544B2 (ja) | 1997-10-29 | 2006-12-13 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH11186382A (ja) * | 1997-12-19 | 1999-07-09 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JP2001036036A (ja) | 1999-07-21 | 2001-02-09 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2001127174A (ja) | 1999-10-25 | 2001-05-11 | Mitsubishi Electric Corp | 半導体装置 |
| KR100849821B1 (ko) * | 2002-02-18 | 2008-07-31 | 매그나칩 반도체 유한회사 | 반도체 장치의 제조 방법 |
| CN102173377B (zh) * | 2011-03-15 | 2015-12-09 | 上海集成电路研发中心有限公司 | 半导体器件及其制造方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2917348B2 (ja) * | 1990-01-12 | 1999-07-12 | セイコーエプソン株式会社 | Ｍｉｓ型半導体装置の製造方法 |
| KR950009813B1 (ko) * | 1993-01-27 | 1995-08-28 | 삼성전자주식회사 | 반도체장치 및 그 제조방법 |
| KR970007967B1 (en) * | 1994-05-11 | 1997-05-19 | Hyundai Electronics Ind | Fabrication method and semiconductor device |
| JPH08250589A (ja) * | 1995-03-14 | 1996-09-27 | Sony Corp | 半導体装置の製造方法 |
| JPH08306664A (ja) * | 1995-05-10 | 1996-11-22 | Sony Corp | 半導体装置の製造方法 |
| KR0147655B1 (ko) * | 1995-07-13 | 1998-08-01 | 김광호 | 반도체 장치의 캐패시터 제조방법 |
-
1997
- 1997-12-10 JP JP9339942A patent/JPH11176833A/ja active Pending
-
1998
- 1998-05-06 TW TW087106955A patent/TW444263B/zh not_active IP Right Cessation
- 1998-06-04 US US09/090,261 patent/US6023101A/en not_active Expired - Fee Related
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- 1998-09-03 CN CNB981185630A patent/CN1146017C/zh not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| KR100295383B1 (ko) | 2001-08-07 |
| TW444263B (en) | 2001-07-01 |
| CN1146017C (zh) | 2004-04-14 |
| KR19990062445A (ko) | 1999-07-26 |
| US6023101A (en) | 2000-02-08 |
| CN1219753A (zh) | 1999-06-16 |
| DE19831349A1 (de) | 1999-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050819 |