JPH0936357A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0936357A JPH0936357A JP7181288A JP18128895A JPH0936357A JP H0936357 A JPH0936357 A JP H0936357A JP 7181288 A JP7181288 A JP 7181288A JP 18128895 A JP18128895 A JP 18128895A JP H0936357 A JPH0936357 A JP H0936357A
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- concentration
- semiconductor substrate
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 低抵抗ソース、ドレインを有するトランジス
タを用いたＬＳＩの静電破壊耐圧を向上させる。 【構成】 Ｎ型拡散領域１０はＮウェル５に囲まれるよ
うに形成され、入出力パッド１３に接続され、Ｎ型拡散
領域１１は、Ｎウェル５からはみ出して形成されてい
て、シリコン酸化膜８近傍ではＰ型半導体基板１００と
直接接合する。またＮ型拡散領域１２はＧＮＤパッド９
８に接続されているとともにシリコン酸化膜８によりＮ
型拡散領域１１とは分離されている。これにサージが印
加された場合、Ｎウェル５が抵抗成分となるため、Ｎ型
拡散領域１１とＰ型半導体基板１００との接合部分１５
の電界が緩和され、放電によるこの接合部分１５での破
壊が防止できる。
タを用いたＬＳＩの静電破壊耐圧を向上させる。 【構成】 Ｎ型拡散領域１０はＮウェル５に囲まれるよ
うに形成され、入出力パッド１３に接続され、Ｎ型拡散
領域１１は、Ｎウェル５からはみ出して形成されてい
て、シリコン酸化膜８近傍ではＰ型半導体基板１００と
直接接合する。またＮ型拡散領域１２はＧＮＤパッド９
８に接続されているとともにシリコン酸化膜８によりＮ
型拡散領域１１とは分離されている。これにサージが印
加された場合、Ｎウェル５が抵抗成分となるため、Ｎ型
拡散領域１１とＰ型半導体基板１００との接合部分１５
の電界が緩和され、放電によるこの接合部分１５での破
壊が防止できる。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置にお
ける静電破壊防止のための保護トランジスタおよび出力
トランジスタに関するものである。
ける静電破壊防止のための保護トランジスタおよび出力
トランジスタに関するものである。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化、高速化に向け
て、トランジスタの寄生抵抗の削減がはかられている。
その代表的な技術としてトランジスタのソース、ドレイ
ンのシリサイド化技術が挙げられる。これはソース、ド
レイン拡散領域表面をシリサイド化することによりソー
ス、ドレイン抵抗を削減するというものである。更にこ
の技術によりソース、ドレイン面積を縮小化が容易にな
るため、ＬＳＩの高集積化及び高速化が実現できる。し
かしながら、ソース、ドレインの低抵抗化はＬＳＩの静
電破壊耐圧の著しい低下をもたらす。これはＬＳＩの静
電破壊を防止するための保護トランジスタにおいて、サ
ージ印加時にソース、ドレインの低抵抗化のためＰＮ接
合の電界強度が著しく増大し、保護トランジスタ自体が
静電破壊してしまうからである。
て、トランジスタの寄生抵抗の削減がはかられている。
その代表的な技術としてトランジスタのソース、ドレイ
ンのシリサイド化技術が挙げられる。これはソース、ド
レイン拡散領域表面をシリサイド化することによりソー
ス、ドレイン抵抗を削減するというものである。更にこ
の技術によりソース、ドレイン面積を縮小化が容易にな
るため、ＬＳＩの高集積化及び高速化が実現できる。し
かしながら、ソース、ドレインの低抵抗化はＬＳＩの静
電破壊耐圧の著しい低下をもたらす。これはＬＳＩの静
電破壊を防止するための保護トランジスタにおいて、サ
ージ印加時にソース、ドレインの低抵抗化のためＰＮ接
合の電界強度が著しく増大し、保護トランジスタ自体が
静電破壊してしまうからである。
【０００３】そこで上記の破壊を防止するため、従来以
下のような構造の保護トランジスタが提案されている。
下のような構造の保護トランジスタが提案されている。
【０００４】図９は従来の保護トランジスタの構造断面
図を示すものである。図９において、１００はＰ型半導
体基板、１は低濃度のＮウェル（例えば１０17/ｃｍ3程
度)、２及び１０３はシリコン酸化膜、３及び４は高濃
度(例えば１０20/ｃｍ3程度)のＮ型拡散領域、１０１及
び１０２は各々Ｎ型拡散領域３及び４表面上に形成され
たチタンシリサイド膜、１３は外部電極となる入出力パ
ッド、９８はＧＮＤパッドである。ここでN型拡散領域
３はP型半導体基板１００上にＮウェル１に囲まれるよ
うに形成されており、Ｎ型拡散領域４はＧＮＤパッドに
接続されている。
図を示すものである。図９において、１００はＰ型半導
体基板、１は低濃度のＮウェル（例えば１０17/ｃｍ3程
度)、２及び１０３はシリコン酸化膜、３及び４は高濃
度(例えば１０20/ｃｍ3程度)のＮ型拡散領域、１０１及
び１０２は各々Ｎ型拡散領域３及び４表面上に形成され
たチタンシリサイド膜、１３は外部電極となる入出力パ
ッド、９８はＧＮＤパッドである。ここでN型拡散領域
３はP型半導体基板１００上にＮウェル１に囲まれるよ
うに形成されており、Ｎ型拡散領域４はＧＮＤパッドに
接続されている。
【０００５】上記の構成により静電破壊保護用のＮＰＮ
ラテラルバイポーラトランジスタ９５が形成されてい
る。即ちＮ型拡散領域３及びＮウェル１がコレクタ、Ｐ
型半導体基板１００がベース、Ｎ型拡散領域４がエミッ
タとなっている。
ラテラルバイポーラトランジスタ９５が形成されてい
る。即ちＮ型拡散領域３及びＮウェル１がコレクタ、Ｐ
型半導体基板１００がベース、Ｎ型拡散領域４がエミッ
タとなっている。
【０００６】以上のように構成された保護トランジスタ
に、入出力パッド１３から＋のサージが印加されたと
き、保護トランジスタ９５がＯＮしてＮ型拡散領域４か
らＧＮＤパッドを通じて外部に放電電流が流れるが、Ｎ
ウェル１が抵抗成分となりＮ型拡散領域３とＰ型半導体
基板１００間の電界を緩和して破壊を防止することがで
きる。
に、入出力パッド１３から＋のサージが印加されたと
き、保護トランジスタ９５がＯＮしてＮ型拡散領域４か
らＧＮＤパッドを通じて外部に放電電流が流れるが、Ｎ
ウェル１が抵抗成分となりＮ型拡散領域３とＰ型半導体
基板１００間の電界を緩和して破壊を防止することがで
きる。
【０００７】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、Ｎウェル１、Ｎ型拡散領域４は別々のマ
スクを用いて形成するために、両者間の距離即ち保護ト
ランジスタのベース幅を拡げなければならず、従って放
電速度が低下し、その結果ＬＳＩの内部回路の破壊耐圧
が低下するという問題点を有していた。また加えて上記
ベース幅のばらつきが大きいため、保護トランジスタ９
５の放電特性を均一にすることができないという問題点
も有していた。
うな構成では、Ｎウェル１、Ｎ型拡散領域４は別々のマ
スクを用いて形成するために、両者間の距離即ち保護ト
ランジスタのベース幅を拡げなければならず、従って放
電速度が低下し、その結果ＬＳＩの内部回路の破壊耐圧
が低下するという問題点を有していた。また加えて上記
ベース幅のばらつきが大きいため、保護トランジスタ９
５の放電特性を均一にすることができないという問題点
も有していた。
【０００８】本発明は上記問題点に鑑み、トランジスタ
のソース、ドレインの低抵抗化をはかっても、高い静電
破壊耐圧を保持することのできる保護トランジスタを提
供するものである。
のソース、ドレインの低抵抗化をはかっても、高い静電
破壊耐圧を保持することのできる保護トランジスタを提
供するものである。
【０００９】
【課題を解決するための手段】上記問題点を解決するた
めに本発明の半導体装置は、第１道電型の半導体基板上
に形成された第２道電型の第１、第２および第３の高濃
度の拡散領域および第２道電型の低濃度の拡散層を有
し、第１の拡散領域は拡散層内に形成され且つ外部電極
に接続され、第２の拡散領域は電源電極または接地電極
に接続され、第３の拡散領域は拡散層により第１の拡散
領域と分離され且つ拡散層と接触且つ電気的に接続さ
れ、更に第２の拡散領域と第１道電型の半導体基板によ
って分離された構成となっている。
めに本発明の半導体装置は、第１道電型の半導体基板上
に形成された第２道電型の第１、第２および第３の高濃
度の拡散領域および第２道電型の低濃度の拡散層を有
し、第１の拡散領域は拡散層内に形成され且つ外部電極
に接続され、第２の拡散領域は電源電極または接地電極
に接続され、第３の拡散領域は拡散層により第１の拡散
領域と分離され且つ拡散層と接触且つ電気的に接続さ
れ、更に第２の拡散領域と第１道電型の半導体基板によ
って分離された構成となっている。
【００１０】また本発明の半導体装置は、第１道電型の
半導体基板上に形成された第２道電型の第１、第２、第
３および第４の高濃度の拡散領域および第２道電型の第
１および第２の低濃度の拡散層を有し、第１の拡散領域
は第１の拡散層内に形成され且つ外部電極に接続され、
第２の拡散領域は第２の拡散層内に形成され且つ電源電
極または接地電極に接続され、第３の拡散領域は第１の
拡散層により第１の拡散領域と分離され且つ第１の拡散
層と接触且つ電気的に接続され、第４の拡散領域は第２
の拡散層により第２の拡散領域と分離され且つ第２の拡
散層と接触且つ電気的に接続され、更に第３と第４の拡
散領域は第１道電型の半導体基板によって分離された構
成となっている。
半導体基板上に形成された第２道電型の第１、第２、第
３および第４の高濃度の拡散領域および第２道電型の第
１および第２の低濃度の拡散層を有し、第１の拡散領域
は第１の拡散層内に形成され且つ外部電極に接続され、
第２の拡散領域は第２の拡散層内に形成され且つ電源電
極または接地電極に接続され、第３の拡散領域は第１の
拡散層により第１の拡散領域と分離され且つ第１の拡散
層と接触且つ電気的に接続され、第４の拡散領域は第２
の拡散層により第２の拡散領域と分離され且つ第２の拡
散層と接触且つ電気的に接続され、更に第３と第４の拡
散領域は第１道電型の半導体基板によって分離された構
成となっている。
【００１１】
【作用】本発明は上記した構成によって、高濃度の拡散
領域間で形成されたバイポーラ保護トランジスタ及びそ
のコレクタまたはエミッタに低濃度の拡散層により抵抗
成分を形成することにより、保護トランジスタのベース
幅を微細に形成でき、かつその放電特性のばらつきを小
さくすることができる。
領域間で形成されたバイポーラ保護トランジスタ及びそ
のコレクタまたはエミッタに低濃度の拡散層により抵抗
成分を形成することにより、保護トランジスタのベース
幅を微細に形成でき、かつその放電特性のばらつきを小
さくすることができる。
【００１２】
【実施例】以下本発明の実施例について、図面を参照し
ながら説明する。
ながら説明する。
【００１３】（実施例１）図１は本発明の第１の実施例
における集積回路装置の静電破壊保護トランジスタの構
造断面図、図２は同実施例における平面図を示すもので
ある。図１において、１００はＰ型半導体基板、５は低
濃度のＮウェル（例えば１０17/ｃｍ3程度)、６、７、
８、９はシリコン酸化膜、１０、１１、１２は高濃度
(例えば１０20/ｃｍ3程度)のN型拡散領域、８０、８
１、８２はN型拡散領域１０、１１、１２表面上に形成
されたチタンシリサイド膜、１３は外部電極となる入出
力パッド、９８はＧＮＤパッドである。Ｎ型拡散領域１
０はＰ型半導体基板１００上にＮウェル５に囲まれるよ
うに形成されている。またこのN型拡散領域１０は入出
力パッド１３に接続されている。またこの入出力パッド
１３は集積回路装置の内部回路と接続している。
における集積回路装置の静電破壊保護トランジスタの構
造断面図、図２は同実施例における平面図を示すもので
ある。図１において、１００はＰ型半導体基板、５は低
濃度のＮウェル（例えば１０17/ｃｍ3程度)、６、７、
８、９はシリコン酸化膜、１０、１１、１２は高濃度
(例えば１０20/ｃｍ3程度)のN型拡散領域、８０、８
１、８２はN型拡散領域１０、１１、１２表面上に形成
されたチタンシリサイド膜、１３は外部電極となる入出
力パッド、９８はＧＮＤパッドである。Ｎ型拡散領域１
０はＰ型半導体基板１００上にＮウェル５に囲まれるよ
うに形成されている。またこのN型拡散領域１０は入出
力パッド１３に接続されている。またこの入出力パッド
１３は集積回路装置の内部回路と接続している。
【００１４】Ｎ型拡散領域１１は、Ｎウェル５からはみ
出した形で形成されており、Ｎウェル５とは領域１４で
接続しているが、シリコン酸化膜８近傍の領域１５では
Ｐ型半導体基板１００と直接接合している。またN型拡
散領域１０とはシリコン酸化膜７により分離されてい
る。Ｎ型拡散領域１２はＧＮＤパッド９８に接続されて
いるとともにシリコン酸化膜８によりＮ型拡散領域１１
とは分離されている。上記の構成により静電破壊保護用
のＮＰＮラテラルバイポーラトランジスタ１６が形成さ
れている。即ちＮ型拡散領域１０、Ｎウェル５およびＮ
型拡散領域１１がコレクタ、Ｐ型半導体基板１００がベ
ース、Ｎ型拡散領域１２がエミッタとなっている。
出した形で形成されており、Ｎウェル５とは領域１４で
接続しているが、シリコン酸化膜８近傍の領域１５では
Ｐ型半導体基板１００と直接接合している。またN型拡
散領域１０とはシリコン酸化膜７により分離されてい
る。Ｎ型拡散領域１２はＧＮＤパッド９８に接続されて
いるとともにシリコン酸化膜８によりＮ型拡散領域１１
とは分離されている。上記の構成により静電破壊保護用
のＮＰＮラテラルバイポーラトランジスタ１６が形成さ
れている。即ちＮ型拡散領域１０、Ｎウェル５およびＮ
型拡散領域１１がコレクタ、Ｐ型半導体基板１００がベ
ース、Ｎ型拡散領域１２がエミッタとなっている。
【００１５】このような構造の保護トランジスタ１６
に、入出力パッド１３から＋のサージが印加されＧＮＤ
パッド９８に放電される場合、放電電流はＮ型拡散領域
１０、Ｎウェル５を介してＮ型拡散領域１１に流れ込
み、保護トランジスタ１６がＯＮしてＰ型半導体基板１
００を通じてＮ型拡散領域１２から流れ出すが、このと
きＮ型拡散領域１０、１１表面がチタンシリサイド化さ
れ低抵抗となっていても、N型拡散領域１０と１１間のN
ウェル５が抵抗成分となるため、Ｎ型拡散領域１１とＰ
型半導体基板１００との接合部分１５の電界が緩和さ
れ、放電によるこの接合部分１５での破壊が防止でき
る。又、Ｎ型拡散領域１０はＮウェル５に囲まれている
ため、Ｐ型半導体基板１００との間で接合破壊は生じな
い。更に本実施例ではＮ型拡散領域１１と１２との分離
幅が保護トランジスタ１６のベース幅となるため、ベー
ス幅を微細化することができ、その結果保護トランジス
タ１６の放電速度の向上による内部回路の静電破壊耐圧
向上がはかられる。又、拡散領域間の分離は寸法制御が
容易なので保護トランジスタ１６の放電特性を均一にす
ることができる。
に、入出力パッド１３から＋のサージが印加されＧＮＤ
パッド９８に放電される場合、放電電流はＮ型拡散領域
１０、Ｎウェル５を介してＮ型拡散領域１１に流れ込
み、保護トランジスタ１６がＯＮしてＰ型半導体基板１
００を通じてＮ型拡散領域１２から流れ出すが、このと
きＮ型拡散領域１０、１１表面がチタンシリサイド化さ
れ低抵抗となっていても、N型拡散領域１０と１１間のN
ウェル５が抵抗成分となるため、Ｎ型拡散領域１１とＰ
型半導体基板１００との接合部分１５の電界が緩和さ
れ、放電によるこの接合部分１５での破壊が防止でき
る。又、Ｎ型拡散領域１０はＮウェル５に囲まれている
ため、Ｐ型半導体基板１００との間で接合破壊は生じな
い。更に本実施例ではＮ型拡散領域１１と１２との分離
幅が保護トランジスタ１６のベース幅となるため、ベー
ス幅を微細化することができ、その結果保護トランジス
タ１６の放電速度の向上による内部回路の静電破壊耐圧
向上がはかられる。又、拡散領域間の分離は寸法制御が
容易なので保護トランジスタ１６の放電特性を均一にす
ることができる。
【００１６】（実施例２）図３は本発明第２の実施例に
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図４はその平面図を示すものである。N型拡散
領域２４、２５、Ｎウェル２０は、図１及び図２のＮ型
拡散領域１０、１１、Ｎウェル５と同様の構成になって
いる。
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図４はその平面図を示すものである。N型拡散
領域２４、２５、Ｎウェル２０は、図１及び図２のＮ型
拡散領域１０、１１、Ｎウェル５と同様の構成になって
いる。
【００１７】図３では高濃度のＮ型拡散領域２５、２６
及びゲート電極２７によりＭＯＳトランジスタが形成さ
れており、Ｎ型拡散領域２５は、Ｎウェル２０からはみ
出した形で形成されており、ゲート電極２７近傍の領域
ではＰ型半導体基板１００と直接接合している。このよ
うな構成において、入出力パッド１３に＋のサージが印
加されＧＮＤパッド９８に放電される場合、放電電流は
Ｎ型拡散領域２４、Ｎウェル２０を介してＮ型拡散領域
２５に流れ込み、更にＮ型拡散領域２５、２６、Ｐ型半
導体基板１００より形成される寄生ＮＰＮラテラルバイ
ポーラトランジスタ９４がＯＮしてＰ型半導体基板１０
０を通じてＮ型拡散領域２６から外部へ流れ出すが、上
記第１の実施例と同様にＮ型拡散領域２５、２６表面が
チタンシリサイド化され低抵抗となっていても、Ｎ型拡
散領域２４、２５間のＮウェル２０が抵抗成分となるた
め、Ｎ型拡散領域２５とＰ型半導体基板１００との接合
部分３２の電界が緩和され、放電によるこの接合部分３
２での破壊が防止できる。そして上記の構成のＭＯＳト
ランジスタを集積回路装置内部からの信号を外部へ伝達
する出力トランジスタとして用いることにより高静電破
壊耐圧の出力トランジスタが実現出きる。
及びゲート電極２７によりＭＯＳトランジスタが形成さ
れており、Ｎ型拡散領域２５は、Ｎウェル２０からはみ
出した形で形成されており、ゲート電極２７近傍の領域
ではＰ型半導体基板１００と直接接合している。このよ
うな構成において、入出力パッド１３に＋のサージが印
加されＧＮＤパッド９８に放電される場合、放電電流は
Ｎ型拡散領域２４、Ｎウェル２０を介してＮ型拡散領域
２５に流れ込み、更にＮ型拡散領域２５、２６、Ｐ型半
導体基板１００より形成される寄生ＮＰＮラテラルバイ
ポーラトランジスタ９４がＯＮしてＰ型半導体基板１０
０を通じてＮ型拡散領域２６から外部へ流れ出すが、上
記第１の実施例と同様にＮ型拡散領域２５、２６表面が
チタンシリサイド化され低抵抗となっていても、Ｎ型拡
散領域２４、２５間のＮウェル２０が抵抗成分となるた
め、Ｎ型拡散領域２５とＰ型半導体基板１００との接合
部分３２の電界が緩和され、放電によるこの接合部分３
２での破壊が防止できる。そして上記の構成のＭＯＳト
ランジスタを集積回路装置内部からの信号を外部へ伝達
する出力トランジスタとして用いることにより高静電破
壊耐圧の出力トランジスタが実現出きる。
【００１８】なお上記の第１及び第２の実施例のＮ型拡
散領域１２、２６はそれぞれＧＮＤパッドに接続されて
いるが、これらは電源パッドに接続されていてもよいこ
とはいうまでもない。
散領域１２、２６はそれぞれＧＮＤパッドに接続されて
いるが、これらは電源パッドに接続されていてもよいこ
とはいうまでもない。
【００１９】（実施例３）図５は本発明第３の実施例に
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図６はその平面図を示すものである。図５にお
いて、１００はＰ型半導体基板、３３、３４は低濃度の
Ｎウェル（例えば１０17/ｃｍ3程度)、３５、３６、３
７、３８、３９はシリコン酸化膜、３９、４０、４１、
４２は高濃度(例えば１０20/ｃｍ3程度)のＮ型拡散領
域、８６、８７、８８、８９はＮ型拡散領域３９、４
０、４１、４２表面上に形成されたチタンシリサイド
膜、１３は外部電極となる入出力パッド、９９は電源パ
ッドである。Ｎ型拡散領域３９、４０、Ｎウェル３３
は、図１のＮ型拡散領域１０、１１、Ｎウェル５と同様
の構成になっている。更に本実施例では、Ｎ型拡散領域
４２はＰ型半導体基板１００上にＮウェル３４に囲まれ
るように形成されている。またこのＮ型拡散領域４２は
電源パッド９９に接続されている。Ｎ型拡散領域４１
は、Ｎウェル３４からはみ出した形で形成されていて、
Ｎウェル３４とは領域４６で接続しているが、シリコン
酸化膜３７近傍の領域ではＰ型半導体基板１００と直接
接合している。またＮ型拡散領域４０と４１とはシリコ
ン酸化膜３７により分離されている。
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図６はその平面図を示すものである。図５にお
いて、１００はＰ型半導体基板、３３、３４は低濃度の
Ｎウェル（例えば１０17/ｃｍ3程度)、３５、３６、３
７、３８、３９はシリコン酸化膜、３９、４０、４１、
４２は高濃度(例えば１０20/ｃｍ3程度)のＮ型拡散領
域、８６、８７、８８、８９はＮ型拡散領域３９、４
０、４１、４２表面上に形成されたチタンシリサイド
膜、１３は外部電極となる入出力パッド、９９は電源パ
ッドである。Ｎ型拡散領域３９、４０、Ｎウェル３３
は、図１のＮ型拡散領域１０、１１、Ｎウェル５と同様
の構成になっている。更に本実施例では、Ｎ型拡散領域
４２はＰ型半導体基板１００上にＮウェル３４に囲まれ
るように形成されている。またこのＮ型拡散領域４２は
電源パッド９９に接続されている。Ｎ型拡散領域４１
は、Ｎウェル３４からはみ出した形で形成されていて、
Ｎウェル３４とは領域４６で接続しているが、シリコン
酸化膜３７近傍の領域ではＰ型半導体基板１００と直接
接合している。またＮ型拡散領域４０と４１とはシリコ
ン酸化膜３７により分離されている。
【００２０】上記の構成により静電破壊保護用のＮＰＮ
ラテラルバイポーラトランジスタ４３が形成されてい
る。即ちＮ型拡散領域３９、Ｎウェル３３およびＮ型拡
散領域４０がコレクタ、Ｐ型半導体基板１００がベー
ス、Ｎ型拡散領域４１、Ｎウェル３４およびＮ型拡散領
域４２がエミッタとなっている。
ラテラルバイポーラトランジスタ４３が形成されてい
る。即ちＮ型拡散領域３９、Ｎウェル３３およびＮ型拡
散領域４０がコレクタ、Ｐ型半導体基板１００がベー
ス、Ｎ型拡散領域４１、Ｎウェル３４およびＮ型拡散領
域４２がエミッタとなっている。
【００２１】このような構造の保護トランジスタ４３
に、入出力パッド１３から＋のサージが印加され電源パ
ッド９９に放電される場合、第１の実施例と同様にＮ型
拡散領域３９、４０間のＮウェル３３が抵抗成分となる
ため、Ｎ型拡散領域４０とＰ型半導体基板１００との接
合部分４４の電界が緩和され、放電によるこの接合部分
４４での破壊が防止できる。更に本実施例では、電源パ
ッド９９から＋のサージが印加され入出力パッド１３に
放電される場合、同様にN型拡散領域４１、４２間のNウ
ェル３４が抵抗成分となるため、N型拡散領域４１とＰ
型半導体基板１００との接合部分４５の電界が緩和さ
れ、放電によるこの接合部分４５での破壊が防止でき
る。又、Ｎ型拡散領域４０と４１との分離幅が保護トラ
ンジスタ４３のベース幅となるため、ベース幅を微細化
することができ、その結果保護トランジスタ４３の放電
速度の向上による内部回路の静電破壊耐圧向上が図られ
る。
に、入出力パッド１３から＋のサージが印加され電源パ
ッド９９に放電される場合、第１の実施例と同様にＮ型
拡散領域３９、４０間のＮウェル３３が抵抗成分となる
ため、Ｎ型拡散領域４０とＰ型半導体基板１００との接
合部分４４の電界が緩和され、放電によるこの接合部分
４４での破壊が防止できる。更に本実施例では、電源パ
ッド９９から＋のサージが印加され入出力パッド１３に
放電される場合、同様にN型拡散領域４１、４２間のNウ
ェル３４が抵抗成分となるため、N型拡散領域４１とＰ
型半導体基板１００との接合部分４５の電界が緩和さ
れ、放電によるこの接合部分４５での破壊が防止でき
る。又、Ｎ型拡散領域４０と４１との分離幅が保護トラ
ンジスタ４３のベース幅となるため、ベース幅を微細化
することができ、その結果保護トランジスタ４３の放電
速度の向上による内部回路の静電破壊耐圧向上が図られ
る。
【００２２】（実施例４）図７は本発明第４の実施例に
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図８はその平面図を示すものである。第４の実
施例は第３の実施例とほぼ同様の構造になっているが、
第３の実施例ではＮ型拡散領域４０と４１がシリコン酸
化膜３７で分離されているのに対し、第４の実施例では
Ｎ型拡散領域５９、６０およびゲート電極によりＭＯＳ
トランジスタが形成されている点が異なる。
おける集積回路装置の静電破壊保護トランジスタの構造
断面図、図８はその平面図を示すものである。第４の実
施例は第３の実施例とほぼ同様の構造になっているが、
第３の実施例ではＮ型拡散領域４０と４１がシリコン酸
化膜３７で分離されているのに対し、第４の実施例では
Ｎ型拡散領域５９、６０およびゲート電極によりＭＯＳ
トランジスタが形成されている点が異なる。
【００２３】このような構成において、入出力パッド１
３に＋のサージが印加され電源パッド９９に放電される
場合、あるいは電源パッド９９から＋のサージが印加さ
れ入出力パッド１３に放電される場合、第３の実施例と
同様にＮ型拡散領域５８、５９間のＮウェル５２が抵抗
成分となるため、あるいはＮ型拡散領域６０、６１間の
Ｎウェル５３が抵抗成分となるため、Ｎ型拡散領域５９
とＰ型半導体基板１００との接合部分９６あるいはＮ型
拡散領域６０とＰ型半導体基板１００との接合部分６５
の電界が緩和され、これら接合部分での破壊が防止でき
る。そして上記の構成のＭＯＳトランジスタを集積回路
装置内部からの信号を外部へ伝達する出力トランジスタ
として用いることにより高静電破壊耐圧の出力トランジ
スタが実現できる。
３に＋のサージが印加され電源パッド９９に放電される
場合、あるいは電源パッド９９から＋のサージが印加さ
れ入出力パッド１３に放電される場合、第３の実施例と
同様にＮ型拡散領域５８、５９間のＮウェル５２が抵抗
成分となるため、あるいはＮ型拡散領域６０、６１間の
Ｎウェル５３が抵抗成分となるため、Ｎ型拡散領域５９
とＰ型半導体基板１００との接合部分９６あるいはＮ型
拡散領域６０とＰ型半導体基板１００との接合部分６５
の電界が緩和され、これら接合部分での破壊が防止でき
る。そして上記の構成のＭＯＳトランジスタを集積回路
装置内部からの信号を外部へ伝達する出力トランジスタ
として用いることにより高静電破壊耐圧の出力トランジ
スタが実現できる。
【００２４】なお上記の第３及び第４の実施例のＮ型拡
散領域４２、６１はそれぞれ電源パッドに接続されてい
るが、これらはＧＮＤパッドに接続されていてもよい。
散領域４２、６１はそれぞれ電源パッドに接続されてい
るが、これらはＧＮＤパッドに接続されていてもよい。
【００２５】又、第１、第２、第３及び第４の実施例で
はいずれもＮＰＮの寄生バイポーラトランジスタが形成
されているが、ＰＮＰで寄生バイポーラトランジスタが
形成されていてもよい。
はいずれもＮＰＮの寄生バイポーラトランジスタが形成
されているが、ＰＮＰで寄生バイポーラトランジスタが
形成されていてもよい。
【００２６】更に第１、第２、第３及び第４の実施例の
Ｎ型拡散領域表面にはチタンシリサイド膜が形成されて
いるが、例えばコバルトシリサイド膜等他のシリサイド
膜が形成されていても、または金属膜が堆積されていて
も静電破壊耐圧向上に対し同様の効果が得られる。
Ｎ型拡散領域表面にはチタンシリサイド膜が形成されて
いるが、例えばコバルトシリサイド膜等他のシリサイド
膜が形成されていても、または金属膜が堆積されていて
も静電破壊耐圧向上に対し同様の効果が得られる。
【００２７】
【発明の効果】以上のように本発明は、分離された高濃
度の拡散領域間で形成されたバイポーラ保護トランジス
タ及びそのコレクタまたはエミッタに低濃度の拡散層に
より抵抗成分を形成することにより、サージ印加時、高
濃度の拡散領域と半導体基板との接合部分の電界が緩和
され、サージ放電によるこの接合部分の破壊が防止出
き、また保護トランジスタのベース幅を微細化すること
ができるので、その保護トランジスタの放電速度の向上
による内部回路の静電破壊耐圧向上がはかられる。又、
高濃度拡散領域間の分離は寸法制御が容易なので保護ト
ランジスタの放電特性を均一にすることができる。
度の拡散領域間で形成されたバイポーラ保護トランジス
タ及びそのコレクタまたはエミッタに低濃度の拡散層に
より抵抗成分を形成することにより、サージ印加時、高
濃度の拡散領域と半導体基板との接合部分の電界が緩和
され、サージ放電によるこの接合部分の破壊が防止出
き、また保護トランジスタのベース幅を微細化すること
ができるので、その保護トランジスタの放電速度の向上
による内部回路の静電破壊耐圧向上がはかられる。又、
高濃度拡散領域間の分離は寸法制御が容易なので保護ト
ランジスタの放電特性を均一にすることができる。
【図１】本発明の第１の実施例における静電破壊保護ト
ランジスタの構造断面図
ランジスタの構造断面図
【図２】本発明の第１の実施例における静電破壊保護ト
ランジスタの平面図
ランジスタの平面図
【図３】本発明の第２の実施例における静電破壊保m護
トランジスタの構造断面図
トランジスタの構造断面図
【図４】本発明の第２の実施例における静電破壊保護ト
ランジスタの平面図
ランジスタの平面図
【図５】本発明の第３の実施例における静電破壊保護ト
ランジスタの構造断面図
ランジスタの構造断面図
【図６】本発明の第３の実施例における静電破壊保護ト
ランジスタの平面図
ランジスタの平面図
【図７】本発明の第４の実施例における静電破壊保護ト
ランジスタの構造断面図
ランジスタの構造断面図
【図８】本発明の第４の実施例における静電破壊保護ト
ランジスタの平面図
ランジスタの平面図
【図９】従来の静電破壊保護トランジスタの構造断面図
１、５、２０ Ｎウェル ２、６、７、８、９ シリコン酸化膜 ３、４、１０、１１、１２ Ｎ型拡散領域 １３ 入出力パッド １４ Ｎ型拡散領域とＮウェルの接続領域 １５ Ｎ型拡散領域とＰ型半導体基板との接合部分 １６ ＮＰＮ寄生ラテラルバイポーラトランジスタ １７、１８ Ｎ型拡散領域と金属配線間のコンタクト部
分 １９、２０ 金属配線 ２７ ゲート電極 ８０、８１、８２ チタンシリサイド膜 ９８ ＧＮＤパッド ９９ 電源パッド １００ Ｐ型半導体基板
分 １９、２０ 金属配線 ２７ ゲート電極 ８０、８１、８２ チタンシリサイド膜 ９８ ＧＮＤパッド ９９ 電源パッド １００ Ｐ型半導体基板
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (4)
- 【請求項１】第１の導電型を有する半導体基板上に形成
された第２の導電型を有する低濃度拡散層と、前記低濃
度拡散層上に形成され、外部電極に接続された第２の導
電型を有する高濃度の第１の拡散領域と、前記低濃度拡
散層から前記半導体基板上に延在するよう形成された第
２の導電型を有する高濃度の第２の拡散領域と、前記半
導体基板上に形成され、電源電極または接地電極に接続
された第２の導電型を有する高濃度の第３の拡散領域と
を有する半導体装置であって、前記第１の拡散領域と前
記第２の拡散領域は第１の絶縁層により分離され、前記
第２の拡散領域と前記第３の拡散領域は第２の絶縁層に
より分離されていることを特徴とする半導体装置。 - 【請求項２】第１の導電型を有する半導体基板上に形成
された第２の導電型を有する低濃度拡散層と、前記低濃
度拡散層上に形成され、外部電極に接続された第２の導
電型を有する高濃度の第１の拡散領域と、前記低濃度拡
散層から前記半導体基板上に延在するよう形成された第
２の導電型を有する高濃度の第２の拡散領域と、前記半
導体基板上に形成され、電源電極または接地電極に接続
された第２の導電型を有する高濃度の第３の拡散領域と
を有する半導体装置であって、前記第１の拡散領域と前
記第２の拡散領域は第１の絶縁層により分離され、前記
第２の拡散領域と前記第３の拡散領域は前記半導体基板
により分離され、前記第２の拡散領域と前記第３の拡散
領域を分離している前記半導体基板上にゲート絶縁膜を
介して形成されたゲート電極が形成され、前記ゲート絶
縁膜、前記ゲート電極、前記第２の拡散領域及び前記第
３の拡散領域とでＭＯＳトランジスタを形成することを
特徴とする半導体装置。 - 【請求項３】第１の導電型を有する半導体基板上に形成
された第２の導電型を有する第１の低濃度拡散層と、前
記第１の低濃度拡散層上に形成され、外部電極に接続さ
れた第２の導電型を有する高濃度の第１の拡散領域と、
前記第１の低濃度拡散層から前記半導体基板上に延在す
るよう形成された第２の導電型を有する高濃度の第２の
拡散領域と、前記第１の導電型を有する半導体基板上に
形成された第２の導電型を有する第２の低濃度拡散層
と、前記第２の低濃度拡散層上に形成され、電源電極ま
たは接地電極に接続された第２の導電型を有する高濃度
の第３の拡散領域と、前記第２の低濃度拡散層から前記
半導体基板上に延在するよう形成された第２の導電型を
有する高濃度の第４の拡散領域とを有する半導体装置で
あって、前記第１の拡散領域と前記第２の拡散領域は第
１の絶縁層により分離され、前記第２の拡散領域と前記
第４の拡散領域は第２の絶縁層により分離され、前記第
４の拡散領域と前記第３の拡散領域は第３の絶縁層によ
り分離されていることを特徴とする半導体装置。 - 【請求項４】第１の導電型を有する半導体基板上に形成
された第２の導電型を有する第１の低濃度拡散層と、前
記第１の低濃度拡散層上に形成され、外部電極に接続さ
れた第２の導電型を有する高濃度の第１の拡散領域と、
前記第１の低濃度拡散層から前記半導体基板上に延在す
るよう形成された第２の導電型を有する高濃度の第２の
拡散領域と、前記第１の導電型を有する半導体基板上に
形成された第２の導電型を有する第２の低濃度拡散層
と、前記第２の低濃度拡散層上に形成され、電源電極ま
たは接地電極に接続された第２の導電型を有する高濃度
の第３の拡散領域と、前記第２の低濃度拡散層から前記
半導体基板上に延在するよう形成された第２の導電型を
有する高濃度の第４の拡散領域とを有する半導体装置で
あって、前記第１の拡散領域と前記第２の拡散領域は第
１の絶縁層により分離され、前記第２の拡散領域と前記
第４の拡散領域は第２の絶縁層により分離され、前記第
４の拡散領域と前記第３の拡散領域は第３の絶縁層によ
り分離され、前記第２の拡散領域と前記第４の拡散領域
を分離している前記半導体基板上にゲート絶縁膜を介し
て形成されたゲート電極が形成され、前記ゲート絶縁
膜、前記ゲート電極、前記第２の拡散領域及び前記第４
の拡散領域とでＭＯＳトランジスタを形成することを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181288A JPH0936357A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7181288A JPH0936357A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936357A true JPH0936357A (ja) | 1997-02-07 |
Family
ID=16098070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7181288A Pending JPH0936357A (ja) | 1995-07-18 | 1995-07-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936357A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990002870A (ko) * | 1997-06-23 | 1999-01-15 | 김영환 | 정전기 방전 방지용 트랜지스터 및 그의 제조방법 |
| JP2002509358A (ja) * | 1997-12-18 | 2002-03-26 | インテル・コーポレーション | 静電放電保護構造を備えた低静電容量トランジスタおよびその製造方法 |
| US6445040B1 (en) | 1999-02-10 | 2002-09-03 | Nec Corporation | Lateral bipolar type input/output protection device |
| US6507074B2 (en) | 1995-11-30 | 2003-01-14 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
| US6586290B1 (en) | 1995-11-30 | 2003-07-01 | Micron Technology, Inc. | Structure for ESD protection in semiconductor chips |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
| US6831334B2 (en) | 2000-05-31 | 2004-12-14 | Seiko Epson Corporation | Semiconductor device having electrostatic protection circuit and method of fabricating the same |
| JP2007067438A (ja) * | 1999-07-01 | 2007-03-15 | Toshiba Corp | 半導体装置とその製造方法 |
| CN100352054C (zh) * | 2001-12-19 | 2007-11-28 | 艾格瑞系统有限公司 | 多晶硅界定阶跃恢复器件 |
| US7521747B2 (en) | 2004-04-30 | 2009-04-21 | Rohm Co., Ltd. | Vertical transistor and a semiconductor integrated circuit apparatus having the same |
| JP2010135489A (ja) * | 2008-12-03 | 2010-06-17 | Sharp Corp | 静電気保護素子、半導体装置及びそれらの製造方法 |
| JP2010177434A (ja) * | 2009-01-29 | 2010-08-12 | Seiko Instruments Inc | 半導体装置 |
| JP2011129944A (ja) * | 2011-02-07 | 2011-06-30 | Sony Corp | トランジスタ型保護素子および半導体集積回路 |
-
1995
- 1995-07-18 JP JP7181288A patent/JPH0936357A/ja active Pending
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| JP2011129944A (ja) * | 2011-02-07 | 2011-06-30 | Sony Corp | トランジスタ型保護素子および半導体集積回路 |
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