JPH0936736A - 電圧制御発振回路 - Google Patents
電圧制御発振回路Info
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- JPH0936736A JPH0936736A JP8155247A JP15524796A JPH0936736A JP H0936736 A JPH0936736 A JP H0936736A JP 8155247 A JP8155247 A JP 8155247A JP 15524796 A JP15524796 A JP 15524796A JP H0936736 A JPH0936736 A JP H0936736A
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】電圧制御発振回路のフリーラン周波数と電圧制
御温度係数のドリフトを抑える。回路定数の変動による
周波数ドリフトを抑える。 【解決手段】第１，第２の端子１０９，１１０に入力さ
れた信号を合成する手段１０１，第１の手段１０１と同
じ特性を有する第２の手段１０３，信号合成手段１０１
の出力により発振周波数が制御される第１の発振回路１
０２，第１の発振回路１０２と同じ特性を持つ第２の発
振回路１０４，基準周波数の発振器１０７，基準周波数
と第２の発振手段１０４の出力を入力する位相比較手段
１０６及びフイルタ１０５から構成され，基準レベルと
なる電圧を端子１１１に，制御電圧を端子１０９に与え
る。端子１１３が出力端子である。
御温度係数のドリフトを抑える。回路定数の変動による
周波数ドリフトを抑える。 【解決手段】第１，第２の端子１０９，１１０に入力さ
れた信号を合成する手段１０１，第１の手段１０１と同
じ特性を有する第２の手段１０３，信号合成手段１０１
の出力により発振周波数が制御される第１の発振回路１
０２，第１の発振回路１０２と同じ特性を持つ第２の発
振回路１０４，基準周波数の発振器１０７，基準周波数
と第２の発振手段１０４の出力を入力する位相比較手段
１０６及びフイルタ１０５から構成され，基準レベルと
なる電圧を端子１１１に，制御電圧を端子１０９に与え
る。端子１１３が出力端子である。
Description
【０００１】
【発明の属する技術分野】本発明は位相固定ループ（Ｐ
ＬＬ，Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等に用い
られる電圧制御発振回路に関する。本発明は電圧制御発
振回路の特にフリーラン周波数の安定化を計った回路に
関する。
ＬＬ，Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）等に用い
られる電圧制御発振回路に関する。本発明は電圧制御発
振回路の特にフリーラン周波数の安定化を計った回路に
関する。
【０００２】
【従来の技術】従来より電圧制御発振回路は非常に多く
発表されている。図３に例としてＰＬＬ用１チップ相補
ＭＯＳ集積回路（ＣＭＯＳ・ＩＣ）に用いられている電
圧制御発振回路を掲げる。ＮチャネルトランジスタＮ1
のゲートに加えられる制御電圧によりコンデンサＣ1 に
流入する電流を制御し発振周波数をコントロールする。
抵抗Ｒ1 ，Ｒ2 はそれぞれ制御電圧感度係数、フリーラ
ン周波数を決定する。
発表されている。図３に例としてＰＬＬ用１チップ相補
ＭＯＳ集積回路（ＣＭＯＳ・ＩＣ）に用いられている電
圧制御発振回路を掲げる。ＮチャネルトランジスタＮ1
のゲートに加えられる制御電圧によりコンデンサＣ1 に
流入する電流を制御し発振周波数をコントロールする。
抵抗Ｒ1 ，Ｒ2 はそれぞれ制御電圧感度係数、フリーラ
ン周波数を決定する。
【０００３】また他の例として図４には特公昭５６ー８
６５０９により公知の電圧制御発振回路を示す。該回路
はリングオシレータに流入する電流をソースに接続され
たトランジスタＴ41〜Ｔ46のゲート電圧により制御し発
振周波数を制御するものである。この回路は図４の回路
に比較し外付部品が不要で消費電力、実装スぺースも小
さい利点があるが正確で安定な発振回路は作りにくい。
６５０９により公知の電圧制御発振回路を示す。該回路
はリングオシレータに流入する電流をソースに接続され
たトランジスタＴ41〜Ｔ46のゲート電圧により制御し発
振周波数を制御するものである。この回路は図４の回路
に比較し外付部品が不要で消費電力、実装スぺースも小
さい利点があるが正確で安定な発振回路は作りにくい。
【０００４】また図３の回路でも安定度は充分とは言え
ない。
ない。
【０００５】
【発明が解決しようとする課題】一般に電圧制御発振回
路に対し、安定度の要求されるのはフリーラン周波数及
び電圧制御感度係数である。前者は電圧制御発振回路の
制御端子に加えられる電圧（制御電圧）が基準レべルの
ときの発振周波数である。基準レべルは通常制御可能な
入力電圧範囲の中央、例えばＣＭＯＳ・ＩＣでは電源電
圧の１／２に選ばれ、制御電圧をＶC ・基準レべルの電
圧をＶS として△ＶC を △ＶC ＝ＶC ーＶS ・・・・・（１） と定義すればフリーラン周波数は△ＶC ＝０のときの発
振周波数と言い直しても良い。電圧制御感度係数ＫV は ｆ0 ＝ｆC ＋ＫV ・△Ｖ・・・（２） として定義される。ｆC はフリーラン周波数、ｆ0 は電
圧制御発振回路の発振周波数である。
路に対し、安定度の要求されるのはフリーラン周波数及
び電圧制御感度係数である。前者は電圧制御発振回路の
制御端子に加えられる電圧（制御電圧）が基準レべルの
ときの発振周波数である。基準レべルは通常制御可能な
入力電圧範囲の中央、例えばＣＭＯＳ・ＩＣでは電源電
圧の１／２に選ばれ、制御電圧をＶC ・基準レべルの電
圧をＶS として△ＶC を △ＶC ＝ＶC ーＶS ・・・・・（１） と定義すればフリーラン周波数は△ＶC ＝０のときの発
振周波数と言い直しても良い。電圧制御感度係数ＫV は ｆ0 ＝ｆC ＋ＫV ・△Ｖ・・・（２） として定義される。ｆC はフリーラン周波数、ｆ0 は電
圧制御発振回路の発振周波数である。
【０００６】フリーラン周波数ｆC のドリフ卜はＰＬＬ
においては系のキャプチャレンジのドリフトとなって悪
影響があらわれる。 また、回路部品定数のばらつきに
よるｆC のばらつきは無視できない程度に大きく、従来
はコス卜高を覚悟した上で高制度部品を用いるか、組立
後に半固定抵抗や半固定コンデンサにより調整、合せ込
みをする必要があった。また電圧制御感度係数ＫV のド
リフトはＰＬＬを構成した場合、系の応答速度のドリフ
卜となって悪影響があらわれる。
においては系のキャプチャレンジのドリフトとなって悪
影響があらわれる。 また、回路部品定数のばらつきに
よるｆC のばらつきは無視できない程度に大きく、従来
はコス卜高を覚悟した上で高制度部品を用いるか、組立
後に半固定抵抗や半固定コンデンサにより調整、合せ込
みをする必要があった。また電圧制御感度係数ＫV のド
リフトはＰＬＬを構成した場合、系の応答速度のドリフ
卜となって悪影響があらわれる。
【０００７】これ等のドリフトの原因は周囲温度の変
化、使用電源の変動、部品定数の軽時変化等である。特
にｆC の変動はこれ等の要因により大きくドリフ卜す
る。一方ＫV は回路の構成部品の相対精度により決まる
様にすることができ半導体集積回路技術等により素子値
の絶対精度はなくとも相対的に充分な卜ラッキング特性
を持たせることによりその変動を小さくできる。
化、使用電源の変動、部品定数の軽時変化等である。特
にｆC の変動はこれ等の要因により大きくドリフ卜す
る。一方ＫV は回路の構成部品の相対精度により決まる
様にすることができ半導体集積回路技術等により素子値
の絶対精度はなくとも相対的に充分な卜ラッキング特性
を持たせることによりその変動を小さくできる。
【０００８】本発明は従来の電圧制御発振回路のドリフ
卜を押える回路方式に関するものであって回路の構成部
品の定数のばらつき変動による発振回路の定数（ｆC ，
ＫV）の変動を小さくし回路の安定性を増大することに
ある。
卜を押える回路方式に関するものであって回路の構成部
品の定数のばらつき変動による発振回路の定数（ｆC ，
ＫV）の変動を小さくし回路の安定性を増大することに
ある。
【０００９】本発明の他の目的は回路定数の絶対精度に
対しての変動を抑えることにより集積回路化しやすい電
圧制御発振回路を提供することにある。
対しての変動を抑えることにより集積回路化しやすい電
圧制御発振回路を提供することにある。
【００１０】
【課題を解決するための手段】本発明の電圧制御発振回
路は、第１の合成信号により発振周波数が制御される第
１の電圧制御発振器と、前記第１の電圧制御発振器と同
等の特性を有し第２の合成信号により発振周波数が制御
される第２の電圧制御発振器、前記電圧制御発振回路の
出力の位相と基準信号の位相を比較する比較回路を有す
る位相固定ループとを備える電圧制御発振回路であっ
て、第１の制御信号と、前記比較回路より出力される第
２の制御信号とをそれぞれ電流に変換して加算し前記第
１の合成信号を出力する第１の信号加算回路と、前記第
２の制御信号と基準電圧とをそれぞれ電流に変換して加
算し前記第２の合成信号を出力する第２の信号加算回路
とを有することを特徴とする。
路は、第１の合成信号により発振周波数が制御される第
１の電圧制御発振器と、前記第１の電圧制御発振器と同
等の特性を有し第２の合成信号により発振周波数が制御
される第２の電圧制御発振器、前記電圧制御発振回路の
出力の位相と基準信号の位相を比較する比較回路を有す
る位相固定ループとを備える電圧制御発振回路であっ
て、第１の制御信号と、前記比較回路より出力される第
２の制御信号とをそれぞれ電流に変換して加算し前記第
１の合成信号を出力する第１の信号加算回路と、前記第
２の制御信号と基準電圧とをそれぞれ電流に変換して加
算し前記第２の合成信号を出力する第２の信号加算回路
とを有することを特徴とする。
【００１１】
【発明の実施の形態】図１は、本発明の概念を示す図で
ある。１０１，１０３は同一の特性を有する様に設計さ
れた信号合成手段で例えば端子１０９に与えられる信号
（以下、電圧値として話をすすめる。電流値、電荷値等
他の物理量でも話は同じである。）をＶ11、端子１１０
に加わる信号電圧をＶ21、信号合成手段１０１の出力端
子１１４にあらわれる電圧をＶ01とすると Ｖ01＝ｆ（Ｖ11，Ｖ21）・・・・・（３） ｆは任意関数の様な特性を有する回路である。以下、簡
単のために Ｖ01＝ａＶ11＋ｂＶ21＋Ｃ・・・・（４） とする。（ａ，ｂ，Ｃは定数） 同様端子１１１、端子１１２に加えられる電圧をそれぞ
れＶ12，Ｖ22，とし信号合成手段１０３の出力端子１１
５の電圧をＶ02としたとき Ｖ02＝ａＶ12＋ｂＶ22十Ｃ・・・・（５） とする。１０２，１０４は特性のそろった電圧制御発振
回路であり出力情号の周波数Ｆ1 ，Ｆ2 は Ｆ1 ＝ＫV Ｖ01＋ｄ・・・・・・・（６） Ｆ2 ＝ＫV Ｖ02＋ｄ・・・・・・・（７） とする（ｄは定数）．１０７は位相比較回路で電圧制御
発振回路１０４の出力と安定な周波数の発振をする発振
回路（例えば水晶発振回路）の出力信号と位相比較をし
その位相差に比較した量の信号を出力する。１０５はロ
ーパスフィルタ（ＬＰＦ）で位相比較回路の出力から希
望する信号成分のみをとり出すために通常入れられる。
ある。１０１，１０３は同一の特性を有する様に設計さ
れた信号合成手段で例えば端子１０９に与えられる信号
（以下、電圧値として話をすすめる。電流値、電荷値等
他の物理量でも話は同じである。）をＶ11、端子１１０
に加わる信号電圧をＶ21、信号合成手段１０１の出力端
子１１４にあらわれる電圧をＶ01とすると Ｖ01＝ｆ（Ｖ11，Ｖ21）・・・・・（３） ｆは任意関数の様な特性を有する回路である。以下、簡
単のために Ｖ01＝ａＶ11＋ｂＶ21＋Ｃ・・・・（４） とする。（ａ，ｂ，Ｃは定数） 同様端子１１１、端子１１２に加えられる電圧をそれぞ
れＶ12，Ｖ22，とし信号合成手段１０３の出力端子１１
５の電圧をＶ02としたとき Ｖ02＝ａＶ12＋ｂＶ22十Ｃ・・・・（５） とする。１０２，１０４は特性のそろった電圧制御発振
回路であり出力情号の周波数Ｆ1 ，Ｆ2 は Ｆ1 ＝ＫV Ｖ01＋ｄ・・・・・・・（６） Ｆ2 ＝ＫV Ｖ02＋ｄ・・・・・・・（７） とする（ｄは定数）．１０７は位相比較回路で電圧制御
発振回路１０４の出力と安定な周波数の発振をする発振
回路（例えば水晶発振回路）の出力信号と位相比較をし
その位相差に比較した量の信号を出力する。１０５はロ
ーパスフィルタ（ＬＰＦ）で位相比較回路の出力から希
望する信号成分のみをとり出すために通常入れられる。
【００１２】ＬＰＦ１０５の出力は第２の信号合成回路
１０３の第２の入力端子１１２に負帰還する。すなわち
第２の電圧制御発振回路１０４、位相比較回路１０６、
ＬＰＦ１０５、信号台成手段１０３はＰＬＬを構成し第
２の電圧制御発振回路の発振周波数は発振回路１０７の
発振周波数ｆｒｅｆと等しくなる。電圧制御発振回路１
０４の出力周波数は位相比較回路１０６、ＬＰＦ１０５
の特性によりｆｒｅｆと位相まで完全に一致させること
もできるし、またｆｒｅｆの突発的な変化に対しては追
従しない様にすることもできる。発振回路１０７は通
常、充分安定な発振をする回路を用いるので系の応答を
速くしても問題はない。また電圧制御発振回路１０４の
出力周波数とｆｒｅｆは周波数のみ追従し、位相は誤差
があつてもよいから回路の構成はかなり自由度がある。
発振回路１０７が不安定でジッタ等を有する時は設計に
よりその影響を軽減できる。
１０３の第２の入力端子１１２に負帰還する。すなわち
第２の電圧制御発振回路１０４、位相比較回路１０６、
ＬＰＦ１０５、信号台成手段１０３はＰＬＬを構成し第
２の電圧制御発振回路の発振周波数は発振回路１０７の
発振周波数ｆｒｅｆと等しくなる。電圧制御発振回路１
０４の出力周波数は位相比較回路１０６、ＬＰＦ１０５
の特性によりｆｒｅｆと位相まで完全に一致させること
もできるし、またｆｒｅｆの突発的な変化に対しては追
従しない様にすることもできる。発振回路１０７は通
常、充分安定な発振をする回路を用いるので系の応答を
速くしても問題はない。また電圧制御発振回路１０４の
出力周波数とｆｒｅｆは周波数のみ追従し、位相は誤差
があつてもよいから回路の構成はかなり自由度がある。
発振回路１０７が不安定でジッタ等を有する時は設計に
よりその影響を軽減できる。
【００１３】さて、電源電圧の変動、温度特性、経時変
化等により電圧制御発振回路１０４のフリーラン周波数
が変動した場合を考えよう。このとき系は自動的に端子
１１２に加わる電圧を上げ下げして電圧制御発振回路１
０４の発振周波数はｆｒｅｆを保つ。また第２の信号合
成手段１０３の第１の制御端子１１１に任意の電圧値を
与えた場合もその電圧値にかかわらず第２の電圧制御発
振回路の発振周波数はｆｒｅｆとなる様、端子１１２の
電圧は自動的に調整される。
化等により電圧制御発振回路１０４のフリーラン周波数
が変動した場合を考えよう。このとき系は自動的に端子
１１２に加わる電圧を上げ下げして電圧制御発振回路１
０４の発振周波数はｆｒｅｆを保つ。また第２の信号合
成手段１０３の第１の制御端子１１１に任意の電圧値を
与えた場合もその電圧値にかかわらず第２の電圧制御発
振回路の発振周波数はｆｒｅｆとなる様、端子１１２の
電圧は自動的に調整される。
【００１４】従って、第２の信号合成回路の第１の入力
端子１１１に基準となる電圧Ｖｓを与えると第２の入力
端子１１２は自動的にレべル調整され電圧制御発振回路
１０４の発振周波数ｆｒｅｆに等しくなる。図１に示す
様に第２の信号合成手段１０３の第２の入力端子１１２
の電圧を第１の信号合成手段１０１の第２の入力端子１
１０にも与えると第１、第２の信号合成手段、電圧制御
発振回路はそれぞれ特性がそろっているので第１の電圧
制御発振回路１０２の発振周波数は第１の信号合成手段
１０１の第１の入力端子１０９に与えられる電圧がＶS
のときｆｒｅｆとなる。ｆｒｅｆを希望するフリーラン
周波数ｆC に等しく設定しておけば端子１０９の電圧が
ＶS のとき電圧制御発振回路１０２の発振周波数はｆC
となる。従って図１の回路全体を端子１０９を制御端
子、１１３を出力端子とする電圧制御発振回路とすれば
フリーラン周波数がｆC の電圧制御回路を実現できたこ
とになる。回路内の２つの信号合成手段１０１，１０
３、電圧制御発振回路１０２，１０４の持性は等しいと
仮定して議論をしてきたが、この仮定は極めて妥当なも
のである。特にモノシリック集積回路化した場合、各々
は数ミリ角のチップ上に高精度で対称性よく作り込むこ
とができる。各々の回路は同時に製造されるため経時変
化があったとしても同一の経過時間であり持性が各々で
異なってくることは少ない。また電源電圧や温度変化に
対しても同一の電源にて使用されるし、また、きわめて
近い場所に配置されているため双方に温度差を生じ特性
が異なってくることも少ない。集積回路の設計時に各々
の回路の対称性を充分配虜しておけば、各特性の変動は
互いにキャンセルしあってドリフトの少ない安定な電圧
制御発振回路を実現できる。
端子１１１に基準となる電圧Ｖｓを与えると第２の入力
端子１１２は自動的にレべル調整され電圧制御発振回路
１０４の発振周波数ｆｒｅｆに等しくなる。図１に示す
様に第２の信号合成手段１０３の第２の入力端子１１２
の電圧を第１の信号合成手段１０１の第２の入力端子１
１０にも与えると第１、第２の信号合成手段、電圧制御
発振回路はそれぞれ特性がそろっているので第１の電圧
制御発振回路１０２の発振周波数は第１の信号合成手段
１０１の第１の入力端子１０９に与えられる電圧がＶS
のときｆｒｅｆとなる。ｆｒｅｆを希望するフリーラン
周波数ｆC に等しく設定しておけば端子１０９の電圧が
ＶS のとき電圧制御発振回路１０２の発振周波数はｆC
となる。従って図１の回路全体を端子１０９を制御端
子、１１３を出力端子とする電圧制御発振回路とすれば
フリーラン周波数がｆC の電圧制御回路を実現できたこ
とになる。回路内の２つの信号合成手段１０１，１０
３、電圧制御発振回路１０２，１０４の持性は等しいと
仮定して議論をしてきたが、この仮定は極めて妥当なも
のである。特にモノシリック集積回路化した場合、各々
は数ミリ角のチップ上に高精度で対称性よく作り込むこ
とができる。各々の回路は同時に製造されるため経時変
化があったとしても同一の経過時間であり持性が各々で
異なってくることは少ない。また電源電圧や温度変化に
対しても同一の電源にて使用されるし、また、きわめて
近い場所に配置されているため双方に温度差を生じ特性
が異なってくることも少ない。集積回路の設計時に各々
の回路の対称性を充分配虜しておけば、各特性の変動は
互いにキャンセルしあってドリフトの少ない安定な電圧
制御発振回路を実現できる。
【００１５】図２は以上の本発明の考え方にもとづき半
導体集積回路により実現できる電圧制御発振回路の具体
例を示す図である。２０１は信号合成回路で卜ランジス
タＴ1 及びＴ2 のゲー卜電圧を変えることにより各々の
ドレイン電流を変える。Ｔ1，Ｔ2 のドレイン電流は含
成（加算）され卜ランジスタＴ13に流れ込み電圧に変換
される。この電圧は第１の電圧制御発振回路の制御電圧
であり、ＭＯＳ卜ランジスタで構成される電圧制御発振
回路２０２に入力される。この回路は卜ランジスタ
Ｔ7 ，Ｔ10，Ｔ8 ，Ｔ11，・・・Ｔ9 ，Ｔ12により構成
される奇数段のインバータによりリングオシレータを構
成し、各々のトランジスタのソースさらにトランジスタ
Ｔ4 ，Ｔ5 ・・・Ｔ6 ，Ｔ15，Ｔ16・・・Ｔ17を直列に
入れ、これ等のトランジスタのゲート電位を制御するこ
とによりリングオシレータに電源より流入する電流を制
御し発振周波数を制御するものである。本発明の例では
端子２１２，２１４の電位が低くなる程Ｔ13のドレイン
電圧（電圧制御発振回路２０２の制御電圧）が上昇し発
振周波数が上がる。すなわち（４）式においてａ，ｂが
負、（６）式においてＫV が正の場合である。端子２１
２，２１４のレべルが高い時に高い周波数で発振させた
ければ例えば２０１，２０２の回路のトランジスタの極
性をすべて逆（ＰチャネルトランジスタをＮチヤネル
に、ＮチャネルトランジスタをＰチャネルに）にすれ
ば、ａ，ｂが負、ＫV が負となり達成できる。２０５，
２０６は出力を得るためのバッファ回路である。
導体集積回路により実現できる電圧制御発振回路の具体
例を示す図である。２０１は信号合成回路で卜ランジス
タＴ1 及びＴ2 のゲー卜電圧を変えることにより各々の
ドレイン電流を変える。Ｔ1，Ｔ2 のドレイン電流は含
成（加算）され卜ランジスタＴ13に流れ込み電圧に変換
される。この電圧は第１の電圧制御発振回路の制御電圧
であり、ＭＯＳ卜ランジスタで構成される電圧制御発振
回路２０２に入力される。この回路は卜ランジスタ
Ｔ7 ，Ｔ10，Ｔ8 ，Ｔ11，・・・Ｔ9 ，Ｔ12により構成
される奇数段のインバータによりリングオシレータを構
成し、各々のトランジスタのソースさらにトランジスタ
Ｔ4 ，Ｔ5 ・・・Ｔ6 ，Ｔ15，Ｔ16・・・Ｔ17を直列に
入れ、これ等のトランジスタのゲート電位を制御するこ
とによりリングオシレータに電源より流入する電流を制
御し発振周波数を制御するものである。本発明の例では
端子２１２，２１４の電位が低くなる程Ｔ13のドレイン
電圧（電圧制御発振回路２０２の制御電圧）が上昇し発
振周波数が上がる。すなわち（４）式においてａ，ｂが
負、（６）式においてＫV が正の場合である。端子２１
２，２１４のレべルが高い時に高い周波数で発振させた
ければ例えば２０１，２０２の回路のトランジスタの極
性をすべて逆（ＰチャネルトランジスタをＮチヤネル
に、ＮチャネルトランジスタをＰチャネルに）にすれ
ば、ａ，ｂが負、ＫV が負となり達成できる。２０５，
２０６は出力を得るためのバッファ回路である。
【００１６】２０３，２０４はそれぞれ２０１，２０２
と同様の回路構成を持つ信号合成回路、電圧制御発振回
路である。内部構成は同じなので図では内部を省略して
ある。第２の電圧制御発振回路の出力はパッファ２０７
を通し位相比較回路２０８に入力される。２１１は水晶
発振回路でフリーラン周波数の基準となる周波数ｆｒｅ
ｆ（＝ｆC ）を発振する発振回路である。通常はこの信
号は位相比較回路２０８に入力され第２の電圧制御発振
回路２０４の出力と位相比較されるとともに他の回路の
タイミングクロック、システムクロックなどと共用され
る。もし他の回路の要求するクロック信号等の周波数と
希望するｆC が異なる場合はノード２１９または２１８
の一方か双方に分周回路や周波数変換回路を入れること
により水晶発振回路２１１の発振周波数の整数倍、整数
分の１、それ等の差、整数分の整等にｆC を設定するこ
とが可能である。分周回路や周波数変換回路はデジタル
回路で構成でき半導体集積回路化に際して何ら障害は生
じない。２１７はローパスフィルタで位相比較回路２０
８の出力に含まれる高周波成分を除去する。出力は第２
の信号合成回路２０３の第２の入力端子２１５に帰還さ
れる。第１の入力端子２１３にはｆC を発振させたい入
力信号レべル（基準レべル）を与えるべく電源電圧を分
圧する抵抗Ｒ11，Ｒ12が接続されている。抵抗は半導体
集積回路内に正確なものは作りにくいが相対精度は非常
に高く作ることが可能である。この端子には例えばツエ
ナーダイオードによる基準電圧等のもっと正確な電圧源
を接続しても良い。第１及び第２の信号の信号合成回路
の第２の入力端子２１４，２１５にはローパスフィルタ
２１７内部の異なったところから信号をとり出し接続し
ているが抵抗Ｒ4 はＰＬＬ系の安定化のために必要な抵
抗であって図１の場合と本質的に異なるものではない。
と同様の回路構成を持つ信号合成回路、電圧制御発振回
路である。内部構成は同じなので図では内部を省略して
ある。第２の電圧制御発振回路の出力はパッファ２０７
を通し位相比較回路２０８に入力される。２１１は水晶
発振回路でフリーラン周波数の基準となる周波数ｆｒｅ
ｆ（＝ｆC ）を発振する発振回路である。通常はこの信
号は位相比較回路２０８に入力され第２の電圧制御発振
回路２０４の出力と位相比較されるとともに他の回路の
タイミングクロック、システムクロックなどと共用され
る。もし他の回路の要求するクロック信号等の周波数と
希望するｆC が異なる場合はノード２１９または２１８
の一方か双方に分周回路や周波数変換回路を入れること
により水晶発振回路２１１の発振周波数の整数倍、整数
分の１、それ等の差、整数分の整等にｆC を設定するこ
とが可能である。分周回路や周波数変換回路はデジタル
回路で構成でき半導体集積回路化に際して何ら障害は生
じない。２１７はローパスフィルタで位相比較回路２０
８の出力に含まれる高周波成分を除去する。出力は第２
の信号合成回路２０３の第２の入力端子２１５に帰還さ
れる。第１の入力端子２１３にはｆC を発振させたい入
力信号レべル（基準レべル）を与えるべく電源電圧を分
圧する抵抗Ｒ11，Ｒ12が接続されている。抵抗は半導体
集積回路内に正確なものは作りにくいが相対精度は非常
に高く作ることが可能である。この端子には例えばツエ
ナーダイオードによる基準電圧等のもっと正確な電圧源
を接続しても良い。第１及び第２の信号の信号合成回路
の第２の入力端子２１４，２１５にはローパスフィルタ
２１７内部の異なったところから信号をとり出し接続し
ているが抵抗Ｒ4 はＰＬＬ系の安定化のために必要な抵
抗であって図１の場合と本質的に異なるものではない。
【００１７】図２の構成を見ると抵抗Ｒ11〜Ｒ15、コン
デンサＣ11〜Ｃ13、水晶発振子Ｘを除けばすべてＭＯＳ
卜ランジスタで構成されている。抵抗、コンデンサは絶
対精度が要求されることは無い。従って抵抗は半導体集
積回路に内蔵できる。また必要とする発振周波数のレン
ジによっても異なるがコンデンサＣ11も内蔵が可能であ
ることが多い。低い周波数が必要なときは出力端子２１
６に分周回路を接続することにより、ＰＬＬ系は高い周
波数で発振させておけばＣ1 も小容量で済み集積回路化
が容易となる。
デンサＣ11〜Ｃ13、水晶発振子Ｘを除けばすべてＭＯＳ
卜ランジスタで構成されている。抵抗、コンデンサは絶
対精度が要求されることは無い。従って抵抗は半導体集
積回路に内蔵できる。また必要とする発振周波数のレン
ジによっても異なるがコンデンサＣ11も内蔵が可能であ
ることが多い。低い周波数が必要なときは出力端子２１
６に分周回路を接続することにより、ＰＬＬ系は高い周
波数で発振させておけばＣ1 も小容量で済み集積回路化
が容易となる。
【００１８】以上述べた様に本発明によれば高精度部品
を用いることなくきわめて安定な電圧制御発振回路を実
現できる。高精度の部品を用いる必要が無いから半導体
集積回路化がきわめて容易となり実装上、製造上のメリ
ッ卜が大きい。
を用いることなくきわめて安定な電圧制御発振回路を実
現できる。高精度の部品を用いる必要が無いから半導体
集積回路化がきわめて容易となり実装上、製造上のメリ
ッ卜が大きい。
【００１９】本発明による例（図１，２）と従来例（図
３，４）を比較すると本発明の方がかなり複雑になって
おり従来例に比較してあまリメリットが無い様に思われ
るかも知れない。しかし事実は逆なのであって半導体集
積回路上に図２の回路を構成する場合そのチップ上に占
める面積はわずかである。図４の従来例の様に外付部品
を必要とするときは半導体集積回路上のボンディングバ
ッドの面積や出力卜ランジスタ（例えば図４のコンデン
サＣ1 （外付）を駆動するＰ4 ，Ｐ5 ，Ｎ2 ，Ｎ3 、抵
抗Ｒ1 ，Ｒ2 （外付）を駆動するＰ1 ，Ｎ1 ）に大きな
ものが必要となりそれ等の占める面積の方が本発明の回
路に比べはるかに大きくなっているのである。また本発
明では水晶発振回路の様な安定な発振回路を必要とする
が、通常大規模集積回路では電圧制御発振回路の他に安
定な基準パルス列が必要な場合が多く、これと共用すれ
ば良いので本発明を実施するにあたって障害とはならな
い。また本発明では図１のノード１１６または１１７、
図２のノード２１８，２１９に直列な分周回路または周
波数変換回路を入れ、その分周比等を論理回路で制御す
ることにより同一の回路で任意にフリーラン周波数を設
定することができる。
３，４）を比較すると本発明の方がかなり複雑になって
おり従来例に比較してあまリメリットが無い様に思われ
るかも知れない。しかし事実は逆なのであって半導体集
積回路上に図２の回路を構成する場合そのチップ上に占
める面積はわずかである。図４の従来例の様に外付部品
を必要とするときは半導体集積回路上のボンディングバ
ッドの面積や出力卜ランジスタ（例えば図４のコンデン
サＣ1 （外付）を駆動するＰ4 ，Ｐ5 ，Ｎ2 ，Ｎ3 、抵
抗Ｒ1 ，Ｒ2 （外付）を駆動するＰ1 ，Ｎ1 ）に大きな
ものが必要となりそれ等の占める面積の方が本発明の回
路に比べはるかに大きくなっているのである。また本発
明では水晶発振回路の様な安定な発振回路を必要とする
が、通常大規模集積回路では電圧制御発振回路の他に安
定な基準パルス列が必要な場合が多く、これと共用すれ
ば良いので本発明を実施するにあたって障害とはならな
い。また本発明では図１のノード１１６または１１７、
図２のノード２１８，２１９に直列な分周回路または周
波数変換回路を入れ、その分周比等を論理回路で制御す
ることにより同一の回路で任意にフリーラン周波数を設
定することができる。
【００２０】
【発明の効果】この様に本発明は集積回路の容易な電圧
制御発振回路を安定化する方法を示し、デジタル集積回
路にも容易に組込める電圧制御発振回路を示した。本発
明を実施すればコス卜、実装スペースを減少でき機器を
実現していく上で大いに貢献できる。
制御発振回路を安定化する方法を示し、デジタル集積回
路にも容易に組込める電圧制御発振回路を示した。本発
明を実施すればコス卜、実装スペースを減少でき機器を
実現していく上で大いに貢献できる。
【図１】本発明の実施例を示す図。
【図２】本発明の実施例を示す図。
【図３】従来の電圧制御発振回路を示す図である。
【図４】従来の電圧制御発振回路を示す図である。
１０１．２０１ 第１の信号合成回路 １０３，２０３ 第２の信号合成回路 １０２，２０２ 第１の電圧制御発振回路 １０４，２０４ 第２の電圧制御発振回路 １０６，２０８ 位相比較回路 １０５，２１７ ローパスフイルタ １０７，２１１ 基準周波数発振回路 １０９，２１２ 第１の信号合成回路の第１の入力端
子。制御端子 １１０，２１４ 第１の信号合成回路の第２の入力端子 １１１，２１３ 第２の信号合成回路の第１の入力端子 １１２，２１５ 第２の信号合成回路の第２の入力端子 １１３，２１６ 出力端子
子。制御端子 １１０，２１４ 第１の信号合成回路の第２の入力端子 １１１，２１３ 第２の信号合成回路の第１の入力端子 １１２，２１５ 第２の信号合成回路の第２の入力端子 １１３，２１６ 出力端子
Claims (1)
- 【請求項１】 第１の合成信号により発振周波数が制御
される第１の電圧制御発振器と、 前記第１の電圧制御発振器と同等の特性を有し第２の合
成信号により発振周波数が制御される第２の電圧制御発
振器、前記電圧制御発振回路の出力の位相と基準信号の
位相を比較する比較回路を有する位相固定ループとを備
える電圧制御発振回路であって、 第１の制御信号と、前記比較回路より出力される第２の
制御信号とをそれぞれ電流に変換して加算し前記第１の
合成信号を出力する第１の信号加算回路と、 前記第２の制御信号と基準電圧とをそれぞれ電流に変換
して加算し前記第２の合成信号を出力する第２の信号加
算回路とを有することを特徴とする電圧制御発振回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155247A JP2737747B2 (ja) | 1996-06-17 | 1996-06-17 | 電圧制御発振回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8155247A JP2737747B2 (ja) | 1996-06-17 | 1996-06-17 | 電圧制御発振回路 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3018748A Division JPH0770999B2 (ja) | 1991-02-12 | 1991-02-12 | 電圧制御発振回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936736A true JPH0936736A (ja) | 1997-02-07 |
| JP2737747B2 JP2737747B2 (ja) | 1998-04-08 |
Family
ID=15601756
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8155247A Expired - Lifetime JP2737747B2 (ja) | 1996-06-17 | 1996-06-17 | 電圧制御発振回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737747B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288256A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494261A (en) * | 1977-12-30 | 1979-07-25 | Ibm | Variable frequency oscillating system |
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
-
1996
- 1996-06-17 JP JP8155247A patent/JP2737747B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5494261A (en) * | 1977-12-30 | 1979-07-25 | Ibm | Variable frequency oscillating system |
| JPS56110306A (en) * | 1980-02-05 | 1981-09-01 | Nippon Telegr & Teleph Corp <Ntt> | Voltage control type oscillator for pll frequency synthesizer |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010268223A (ja) * | 2009-05-14 | 2010-11-25 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288256A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288255A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2010288257A (ja) * | 2009-05-14 | 2010-12-24 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
| JP2013034267A (ja) * | 2009-05-14 | 2013-02-14 | Nippon Telegr & Teleph Corp <Ntt> | クロックデータ再生回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2737747B2 (ja) | 1998-04-08 |
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