JPH0936742A - 逐次比較アナログ−デジタルコンバータの容量性ミスマッチにより生ずるミスシングコード用のデジタル修正方法及び装置 - Google Patents
逐次比較アナログ−デジタルコンバータの容量性ミスマッチにより生ずるミスシングコード用のデジタル修正方法及び装置Info
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- JPH0936742A JPH0936742A JP6334036A JP33403694A JPH0936742A JP H0936742 A JPH0936742 A JP H0936742A JP 6334036 A JP6334036 A JP 6334036A JP 33403694 A JP33403694 A JP 33403694A JP H0936742 A JPH0936742 A JP H0936742A
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- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
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Abstract
(57)【要約】
【目的】 内部ＤＡＣでの容量性ミスマッチに起因する
ミスシングコードの発生のために起こるデバイスの拒否
を回避することを実質的に可能にするミスシングコード
の修正方法及び装置を提供する。 【構成】 修正されていない変換デジタルデータをＬＳ
Ｂにより減少させ、該デジタルデータをアナログデータ
に変換し、該アナログ値を入力アナログ値と比較し、前
者のアナログ値が後者のアナログ値より小さいときに、
ＬＳＢによりデジタル値を増加させて、該デジタル値を
正確なデジタル化の結果として使用する。
ミスシングコードの発生のために起こるデバイスの拒否
を回避することを実質的に可能にするミスシングコード
の修正方法及び装置を提供する。 【構成】 修正されていない変換デジタルデータをＬＳ
Ｂにより減少させ、該デジタルデータをアナログデータ
に変換し、該アナログ値を入力アナログ値と比較し、前
者のアナログ値が後者のアナログ値より小さいときに、
ＬＳＢによりデジタル値を増加させて、該デジタル値を
正確なデジタル化の結果として使用する。
Description
【０００１】
【産業上の利用分野】本発明は、回路のプロセススプレ
ット又は他の不正確性のため、あるエンティティのエラ
ーを導入しやすいアナログ−デジタルコンバータを使用
する、所謂逐次比較技術を通してアナログ値をデジタル
値に変換するプロセスで生ずるデータを確認し訂正する
方法及び対応するデバイスに関する。
ット又は他の不正確性のため、あるエンティティのエラ
ーを導入しやすいアナログ−デジタルコンバータを使用
する、所謂逐次比較技術を通してアナログ値をデジタル
値に変換するプロセスで生ずるデータを確認し訂正する
方法及び対応するデバイスに関する。
【０００２】
【従来技術及びその問題点】アナログ−デジタルコンバ
ータ（ＡＤＣ）は、組合せ論理ネットワーク、メモリ、
マイクロプロセッサ等のデジタル回路により容易に処理
できるアナログエンティティ（実ワールドバラメータ）
のデジタルデータへの変換インターフェイスを構成する
ことにより、コントロール、調節、データ収集及び処理
システムにおいて基本的に重要なものとなる。これらの
うち、逐次比較ステップの数に基づく技術に従って動作
するアナログ−デジタルコンバータ（ＡＤＣ）は用途の
多くの部分をカバーする。
ータ（ＡＤＣ）は、組合せ論理ネットワーク、メモリ、
マイクロプロセッサ等のデジタル回路により容易に処理
できるアナログエンティティ（実ワールドバラメータ）
のデジタルデータへの変換インターフェイスを構成する
ことにより、コントロール、調節、データ収集及び処理
システムにおいて基本的に重要なものとなる。これらの
うち、逐次比較ステップの数に基づく技術に従って動作
するアナログ−デジタルコンバータ（ＡＤＣ）は用途の
多くの部分をカバーする。
【０００３】逐次比較ＡＤＣでは、アナログ入力電圧
は、ＡＤＣコンバータ内に含まれる内部デジタル−アナ
ログコンバータ（ＤＡＣ）により合成される電圧と比較
される。該内部ＤＡＣへのデジタル入力には、最後に実
行される比較の結果に応じてステップバイステップで更
新される逐次比較プロセスの現在のデジタル値を記憶す
るレジスタ（ＳＡＲ）が装着されている。コンバータに
より取り扱われるビット数と等しいかより大きい数の比
較の後に、ＳＡＲレジスタに記憶されたデータが完了し
た変換のデジタル的な結果を表示する。
は、ＡＤＣコンバータ内に含まれる内部デジタル−アナ
ログコンバータ（ＤＡＣ）により合成される電圧と比較
される。該内部ＤＡＣへのデジタル入力には、最後に実
行される比較の結果に応じてステップバイステップで更
新される逐次比較プロセスの現在のデジタル値を記憶す
るレジスタ（ＳＡＲ）が装着されている。コンバータに
より取り扱われるビット数と等しいかより大きい数の比
較の後に、ＳＡＲレジスタに記憶されたデータが完了し
た変換のデジタル的な結果を表示する。
【０００４】一般に新規な変換プロセスの開始時に、変
換できるデジタル値の範囲として参照される「中間」コ
ード（値又はデジタルデータ）を示すあるコード又はデ
ジタル値、例えば100..0が内部ＤＡＣに供給される。こ
れは、ＳＡＲをこのような中間値に「セット」すること
により行なわれる。第１の比較の結果は、例えば110..0
又は0100..0 のいずれかになるＳＡＲの逐次コンテント
を限定し、従って逐次バイセクションを通して変換され
た入力アナログ値を示すコード又はデジタルデータが、
コンバータのビット数により限定される理論比較値内に
到達する。
換できるデジタル値の範囲として参照される「中間」コ
ード（値又はデジタルデータ）を示すあるコード又はデ
ジタル値、例えば100..0が内部ＤＡＣに供給される。こ
れは、ＳＡＲをこのような中間値に「セット」すること
により行なわれる。第１の比較の結果は、例えば110..0
又は0100..0 のいずれかになるＳＡＲの逐次コンテント
を限定し、従って逐次バイセクションを通して変換され
た入力アナログ値を示すコード又はデジタルデータが、
コンバータのビット数により限定される理論比較値内に
到達する。
【０００５】図１は、逐次比較ＡＤＣの機能ダイアグラ
ムである。図から分かるように、内部ＤＡＣは、キャパ
シタンスアレーＣ、Ｃ／２、Ｃ／４、Ｃ／８及びＣ／16
により構成され、参照電圧ＶREF の容量性部分の動作を
行ない、ＳＡＲ中に記憶されるデジタルデータに対応す
るアナログ値を生じさせる。実際に、キャパシタンスは
ＳＡＲの各ビットと連動し、第１のビット〔ＭＢＳ、つ
まりMost Significant Bit（最も重要なビット）〕と連
動するキャパシタンスは第２のビットと連動するキャパ
シタンスの２倍であり、このキャパシタンスは第３のビ
ットと連動するキャパシタンスの２倍であり、これが所
謂ＬＳＢ〔Least Significant Bit)、最も重要でないビ
ット] まで続く。従ってコード0100..0 により生ずるア
ナログ値はデジタルコード0010..0 内で生成する値の２
倍であり、コード1000..0 に対応する値の半分である。
ムである。図から分かるように、内部ＤＡＣは、キャパ
シタンスアレーＣ、Ｃ／２、Ｃ／４、Ｃ／８及びＣ／16
により構成され、参照電圧ＶREF の容量性部分の動作を
行ない、ＳＡＲ中に記憶されるデジタルデータに対応す
るアナログ値を生じさせる。実際に、キャパシタンスは
ＳＡＲの各ビットと連動し、第１のビット〔ＭＢＳ、つ
まりMost Significant Bit（最も重要なビット）〕と連
動するキャパシタンスは第２のビットと連動するキャパ
シタンスの２倍であり、このキャパシタンスは第３のビ
ットと連動するキャパシタンスの２倍であり、これが所
謂ＬＳＢ〔Least Significant Bit)、最も重要でないビ
ット] まで続く。従ってコード0100..0 により生ずるア
ナログ値はデジタルコード0010..0 内で生成する値の２
倍であり、コード1000..0 に対応する値の半分である。
【０００６】このようなタイプのコンバータの問題点の
主な原因は、キャパシタンスのミスマッチであり、これ
はＳＡＲレジスタ内に記憶される現在のデジタル値のア
ナログ値への不正確な変換を生じさせる（ＶREF のキャ
パシタンスの部分による）内部ＤＡＣを構成する種々の
キャパシタンスの値間の不正確な比である。例えば、内
部ＤＡＣを構成する種々のキャパシタのキャパシタンス
間の不正確な比のため、デジタルコード例えば100.0 と
連動する電圧レベル又はアナログ値がデジタルコード01
1..1に対応するアナログ値より低くなることが起こる。
主な原因は、キャパシタンスのミスマッチであり、これ
はＳＡＲレジスタ内に記憶される現在のデジタル値のア
ナログ値への不正確な変換を生じさせる（ＶREF のキャ
パシタンスの部分による）内部ＤＡＣを構成する種々の
キャパシタンスの値間の不正確な比である。例えば、内
部ＤＡＣを構成する種々のキャパシタのキャパシタンス
間の不正確な比のため、デジタルコード例えば100.0 と
連動する電圧レベル又はアナログ値がデジタルコード01
1..1に対応するアナログ値より低くなることが起こる。
【０００７】このような状況では所謂「ミスシングコー
ド」現象が起こり、つまりデジタルコード011..1が内部
ＤＡＣにより変換されない。正確な設計キャパシタンス
比を変えてしまうプロセススプレッド又は他の欠陥に起
因するこのような動作条件は、図２Ｂを図２Ａに示され
た正確な動作条件と直接比較することにより例示する。
説明の簡略化のため３ビットコンバータの場合を示し
（つまり各変換が３回の比較の実行を伴う）、０Ｖから
５Ｖまでの電圧スケールでの３種類の異なったレベルを
示す３種類の異なった値又はコード（010 、011 及び10
0 ）用の３種類の別個の変換プロセスを示している（変
換図の右側に概略的に示してある）。図２Ｂの場合、内
部ＤＡＣによるコード011 の正確な変換を不可能にする
キャパシタンスのミスマッチの発生を示している。
ド」現象が起こり、つまりデジタルコード011..1が内部
ＤＡＣにより変換されない。正確な設計キャパシタンス
比を変えてしまうプロセススプレッド又は他の欠陥に起
因するこのような動作条件は、図２Ｂを図２Ａに示され
た正確な動作条件と直接比較することにより例示する。
説明の簡略化のため３ビットコンバータの場合を示し
（つまり各変換が３回の比較の実行を伴う）、０Ｖから
５Ｖまでの電圧スケールでの３種類の異なったレベルを
示す３種類の異なった値又はコード（010 、011 及び10
0 ）用の３種類の別個の変換プロセスを示している（変
換図の右側に概略的に示してある）。図２Ｂの場合、内
部ＤＡＣによるコード011 の正確な変換を不可能にする
キャパシタンスのミスマッチの発生を示している。
【０００８】勿論、そのように変換されたレベル100..0
がレベル011..10 より低くなること、つまりキャパシタ
ンス比のミスマッチが顕著で２個の隣接するデジタルコ
ード（値）あるいはそれ以上のものを使用不能にするこ
とも起こり得る。上述のようにそれ自身欠陥を有する１
又は２以上のＡＤＣコンバータを含む複雑な集積回路の
機能を回復するための手法が研究され提案されている。
これは、専用アナログ回路（コレクションテスト及びト
リミングプロセスを通してプログラムできるＥＰＲＯＭ
及び／又はＲＯＭと連動する増幅器、トラックアンドホ
ールド回路等）の使用による一連の特定の機能テストを
通して欠陥があると識別された内部ＤＡＣの動作特性を
適切に修正することにより達成される。これらの既知の
修正システムは比較的複雑で、全集積回路の経済性を大
きく損なう。
がレベル011..10 より低くなること、つまりキャパシタ
ンス比のミスマッチが顕著で２個の隣接するデジタルコ
ード（値）あるいはそれ以上のものを使用不能にするこ
とも起こり得る。上述のようにそれ自身欠陥を有する１
又は２以上のＡＤＣコンバータを含む複雑な集積回路の
機能を回復するための手法が研究され提案されている。
これは、専用アナログ回路（コレクションテスト及びト
リミングプロセスを通してプログラムできるＥＰＲＯＭ
及び／又はＲＯＭと連動する増幅器、トラックアンドホ
ールド回路等）の使用による一連の特定の機能テストを
通して欠陥があると識別された内部ＤＡＣの動作特性を
適切に修正することにより達成される。これらの既知の
修正システムは比較的複雑で、全集積回路の経済性を大
きく損なう。
【０００９】内部ＤＡＣの機能性を確立できるデジタル
修正を行なうために使用される余分なコードの発生に基
づくデジタル修正技術も知られている。これらの修正シ
ステムはアナログ回路の集積を必要としないが、変換プ
ロセスの間の１又は２以上の修正操作を行なうために必
要な情報を記憶できるＲＡＭ及び／又はＥＰＲＯＭメモ
リの使用を必要とする。専用メモリ使用の代替として、
前記修正を、発生する余分なビットの関数である適切な
アルゴリズムの使用により自動的に行なうこともでき
る。
修正を行なうために使用される余分なコードの発生に基
づくデジタル修正技術も知られている。これらの修正シ
ステムはアナログ回路の集積を必要としないが、変換プ
ロセスの間の１又は２以上の修正操作を行なうために必
要な情報を記憶できるＲＡＭ及び／又はＥＰＲＯＭメモ
リの使用を必要とする。専用メモリ使用の代替として、
前記修正を、発生する余分なビットの関数である適切な
アルゴリズムの使用により自動的に行なうこともでき
る。
【００１０】通常、ミスシングコードの検出及び欠陥コ
ンバータの修正用の操作は比較的複雑で、トリミング素
子アレーの実現及び複数の内部ＤＡＣ及びメモリの使用
を必要とする。Ｆ．マロベルティによる「ＣＭＯＳアナ
ログ集積回路の設計」（1986年、セクション８、37〜60
頁）は種々の修正技術の簡単な記載を含んでいる。これ
らの技術の幾つかは、ＡＤＣコンバータの入力オフセッ
トとして説明できる所謂調整されていない全エラー（Ｔ
ＵＥ）を減少することも可能にする。例えば多くのマイ
クルプロセッサのように、逐次比較ＡＤＣを含む多数の
集積デバイスでは、ＴＵＥが関連する限りにおいて、デ
バイスの仕様は特別に厳格ということはなく、例えば±
２ＬＳＢに等しいＴＵＥを受け入れるが、ミスシングコ
ードについては寛容ではない。
ンバータの修正用の操作は比較的複雑で、トリミング素
子アレーの実現及び複数の内部ＤＡＣ及びメモリの使用
を必要とする。Ｆ．マロベルティによる「ＣＭＯＳアナ
ログ集積回路の設計」（1986年、セクション８、37〜60
頁）は種々の修正技術の簡単な記載を含んでいる。これ
らの技術の幾つかは、ＡＤＣコンバータの入力オフセッ
トとして説明できる所謂調整されていない全エラー（Ｔ
ＵＥ）を減少することも可能にする。例えば多くのマイ
クルプロセッサのように、逐次比較ＡＤＣを含む多数の
集積デバイスでは、ＴＵＥが関連する限りにおいて、デ
バイスの仕様は特別に厳格ということはなく、例えば±
２ＬＳＢに等しいＴＵＥを受け入れるが、ミスシングコ
ードについては寛容ではない。
【００１１】更にあるパーセンテージの製造されたデバ
イスの拒否を決定した理由を分析することにより、デバ
イスが拒否された理由の約90％がミスシングコードであ
ることが分かった。拒否されたデバイスを更に分析した
ところ、ＴＵＥに関する限り全ての拒否されたデバイス
の90％を越えるデバイスがその使用を満足していたにも
かかわらず、典型的な「ブレーグダウン」の理由は、拒
否の約60〜70％が「単一ミスシングコード」の発生に起
因し、拒否の約28〜38％が「ダブルミスシングコード」
の存在に起因し、残りの約２％が「トリプルミスシング
コード」に起因することが分かった。
イスの拒否を決定した理由を分析することにより、デバ
イスが拒否された理由の約90％がミスシングコードであ
ることが分かった。拒否されたデバイスを更に分析した
ところ、ＴＵＥに関する限り全ての拒否されたデバイス
の90％を越えるデバイスがその使用を満足していたにも
かかわらず、典型的な「ブレーグダウン」の理由は、拒
否の約60〜70％が「単一ミスシングコード」の発生に起
因し、拒否の約28〜38％が「ダブルミスシングコード」
の存在に起因し、残りの約２％が「トリプルミスシング
コード」に起因することが分かった。
【００１２】従って、全体の調整されないエラー（ＴＵ
Ｅ）に関する仕様を満足しながら、内部ＤＡＣでの容量
性ミスマッチにほぼ独占的に起因するミスシングコード
の発生のために起こる比較的大きなパーセンテージのデ
バイスの拒否を回避することを実質的に可能にする、逐
次比較ＡＤＣの内部ＤＡＣで容量性ミスマッチに起因す
るミスシングコード用の修正方法の必要性及び／又は有
用性があることは明らかである。
Ｅ）に関する仕様を満足しながら、内部ＤＡＣでの容量
性ミスマッチにほぼ独占的に起因するミスシングコード
の発生のために起こる比較的大きなパーセンテージのデ
バイスの拒否を回避することを実質的に可能にする、逐
次比較ＡＤＣの内部ＤＡＣで容量性ミスマッチに起因す
るミスシングコード用の修正方法の必要性及び／又は有
用性があることは明らかである。
【００１３】
【発明の構成】この目的は、メモリの、及び内部ＤＡＣ
のアナログ構造を変更するアナログ回路を使用すること
なく実行できる本発明のシステムにより十分に満足され
る。本発明のシステムは、理論的には複数のミスシング
コードも修正できる。単一ミスシングコード、タブルミ
スシングコード又は２を越える複数のミスシングコード
用の「コレクタ（修正装置）」をあるデバイス中に形成
する最終的な選択は、デバイスの特定の製造プロセスの
収率特性に依存する。典型的な製造法の分析から生ずる
パーセンテージから、最適の設計選択は、本発明により
２個までの隣接するミスシングコードを修正できるコレ
クタを形成することである。これは、さもなければ拒否
されるデバイスの大部分となってしまうであろう不十分
な機能性を完全な機能性に「回復」することを可能にす
る。２を越える数の隣接するミスシングコードの発生
は、統計上さほど重要でなく、あるいはそれが統計的に
重要になったときはいつも、製造プロセスで重大な問題
になる指標であることが殆どであり、その発生はＤＡＣ
中の容量性ミスマッチより重要性の小さい多くの他の因
子を仕様限界から外す傾向がある。
のアナログ構造を変更するアナログ回路を使用すること
なく実行できる本発明のシステムにより十分に満足され
る。本発明のシステムは、理論的には複数のミスシング
コードも修正できる。単一ミスシングコード、タブルミ
スシングコード又は２を越える複数のミスシングコード
用の「コレクタ（修正装置）」をあるデバイス中に形成
する最終的な選択は、デバイスの特定の製造プロセスの
収率特性に依存する。典型的な製造法の分析から生ずる
パーセンテージから、最適の設計選択は、本発明により
２個までの隣接するミスシングコードを修正できるコレ
クタを形成することである。これは、さもなければ拒否
されるデバイスの大部分となってしまうであろう不十分
な機能性を完全な機能性に「回復」することを可能にす
る。２を越える数の隣接するミスシングコードの発生
は、統計上さほど重要でなく、あるいはそれが統計的に
重要になったときはいつも、製造プロセスで重大な問題
になる指標であることが殆どであり、その発生はＤＡＣ
中の容量性ミスマッチより重要性の小さい多くの他の因
子を仕様限界から外す傾向がある。
【００１４】勿論、本発明の修正方法を例えばダブルミ
スシングコードに使用する場合、通常の変換プロセスに
必要なものを越える３回の他の比較を行なうことが要求
され、そして各比較がある実行時間（例えば約800 ナノ
秒）を必要とすることから、修正操作は約２〜３マイク
ロ秒の変換時間の増加を示唆する。他方、マイクルコン
トロラでは、アナログ−デジタル変換専用の回路が十分
に「余裕を持っている」ことがあり、つまりそれはしば
しばシステムにより実際に使用されるものより十分に大
きいクロック周波数で構造的に正確に動作でき（スタン
ド−アローン回路として）、そしてこのようなしばしば
起こるケースではコンバータのタイミングシグナルを適
切に修正することにより、コンパレータ回路のアナログ
部分を再設計する必要なく同じ変換時間を維持すること
が可能になる。
スシングコードに使用する場合、通常の変換プロセスに
必要なものを越える３回の他の比較を行なうことが要求
され、そして各比較がある実行時間（例えば約800 ナノ
秒）を必要とすることから、修正操作は約２〜３マイク
ロ秒の変換時間の増加を示唆する。他方、マイクルコン
トロラでは、アナログ−デジタル変換専用の回路が十分
に「余裕を持っている」ことがあり、つまりそれはしば
しばシステムにより実際に使用されるものより十分に大
きいクロック周波数で構造的に正確に動作でき（スタン
ド−アローン回路として）、そしてこのようなしばしば
起こるケースではコンバータのタイミングシグナルを適
切に修正することにより、コンパレータ回路のアナログ
部分を再設計する必要なく同じ変換時間を維持すること
が可能になる。
【００１５】単一ミスシングコード用コレクタを形成す
る場合、本修正プロセスは次のステップから成る。 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータをＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶された減少したデジタル値をアナログ
値に変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する。
る場合、本修正プロセスは次のステップから成る。 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータをＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶された減少したデジタル値をアナログ
値に変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する。
【００１６】ダブルミスシングコード用コレクタを形成
する場合、本プロセスは次のステップから成る。 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータを２個のＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶されたデジタルデータをアナログ値に
変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ステップｂ）、ｃ）及びｄ）を繰り返し、 ｆ）２個のＬＳＢによりＳＡＲ中に記憶されたデジタル
値を増加させ、 ｇ）ステップｂ）及びｃ）を繰り返し、 ｈ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より大きいか等しいときに２個のＬＳＢ
によりＳＡＲ中に記憶されたデジタル値を減少させ、あ
るいは変換されたデジタル値に対応するアナログ値が前
記入力アナログ値より小さいときに１個のＬＳＢにより
ＳＡＲ中に記憶されたデジタル値を減少させ、 ｉ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する。
する場合、本プロセスは次のステップから成る。 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータを２個のＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶されたデジタルデータをアナログ値に
変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ステップｂ）、ｃ）及びｄ）を繰り返し、 ｆ）２個のＬＳＢによりＳＡＲ中に記憶されたデジタル
値を増加させ、 ｇ）ステップｂ）及びｃ）を繰り返し、 ｈ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より大きいか等しいときに２個のＬＳＢ
によりＳＡＲ中に記憶されたデジタル値を減少させ、あ
るいは変換されたデジタル値に対応するアナログ値が前
記入力アナログ値より小さいときに１個のＬＳＢにより
ＳＡＲ中に記憶されたデジタル値を減少させ、 ｉ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する。
【００１７】添付図面を参照して行なう引き続く重要な
態様の説明により、本発明の異なった態様及び利点は更
に良好に理解されるであろう。図１は既述の通り、逐次
比較ＡＤＣの回路ダイアグラムである。図２Ａ及び図２
Ｂは、それぞれミスシングコードの存在のため正確又は
不正確となった３ビットＡＤＣコンバータの動作図であ
る。図３は、単一ミスシングコードの存在を除外する３
ビットＡＤＣにより生ずるデータの本発明による修正方
法を例示する図である。図４は、単一ミスシングコード
用修正方法のフローチャートである。図５は、２個の隣
接するミスシングコード用修正方法のフローチャートで
ある。図６は、本発明によるコレクタが装着された逐次
比較ＡＤＣのブロックダイアグラムである。図７は、修
正ルーチンを実行を監視するコントロール回路により駆
動される増加及び減少論理回路が装着された特殊なセル
（Ｖ ＳＡＲＣＥＬＬ）から成る図６のＡＤＣのＳＡＲ
の構造を示す部分回路ダイアグラムである。図８は、図
７のＳＡＲのＶ ＳＡＲＣＥＬＬの回路ダイアグラムで
ある。
態様の説明により、本発明の異なった態様及び利点は更
に良好に理解されるであろう。図１は既述の通り、逐次
比較ＡＤＣの回路ダイアグラムである。図２Ａ及び図２
Ｂは、それぞれミスシングコードの存在のため正確又は
不正確となった３ビットＡＤＣコンバータの動作図であ
る。図３は、単一ミスシングコードの存在を除外する３
ビットＡＤＣにより生ずるデータの本発明による修正方
法を例示する図である。図４は、単一ミスシングコード
用修正方法のフローチャートである。図５は、２個の隣
接するミスシングコード用修正方法のフローチャートで
ある。図６は、本発明によるコレクタが装着された逐次
比較ＡＤＣのブロックダイアグラムである。図７は、修
正ルーチンを実行を監視するコントロール回路により駆
動される増加及び減少論理回路が装着された特殊なセル
（Ｖ ＳＡＲＣＥＬＬ）から成る図６のＡＤＣのＳＡＲ
の構造を示す部分回路ダイアグラムである。図８は、図
７のＳＡＲのＶ ＳＡＲＣＥＬＬの回路ダイアグラムで
ある。
【００１８】本発明によるとＡＤＣで、図３に概略的に
示した修正方法が実行され（同数の異なったコードの変
換の４例）、これはミスシングコード011 （図２ＢでＤ
ＡＣにより除外された）も内部ＤＡＣにより変換に導か
れる。基本的に各変換サイクルの終期に、従来の変換プ
ロセスで生成しＳＡＲ中に記憶されたデジタルデータは
１個のＬＳＢ（最も重要でないビット）により減少す
る。減少したデジタル値は内部ＤＡＣにより再度アナロ
グ値に変換され、生成するアナログ値は修正方法の対象
である入力アナログ値と比較される。減少しかつ変換さ
れたデジタル値に対応するアナログ値が入力アナログ値
より小さい場合のみ、ＳＡＲに記憶されたデジタルデー
タが一個のＬＳＢにより増加する。逆に変換されたアナ
ログ値が入力アナログ値と等しいか大きい場合には、Ｓ
ＡＲに存在するデジタルデータは最早修正されない。図
３から分かるように、変換サイクルの終期における修正
方法の結果は、最終的なミスシングコード（011 ）も実
質的に変換されることになる。
示した修正方法が実行され（同数の異なったコードの変
換の４例）、これはミスシングコード011 （図２ＢでＤ
ＡＣにより除外された）も内部ＤＡＣにより変換に導か
れる。基本的に各変換サイクルの終期に、従来の変換プ
ロセスで生成しＳＡＲ中に記憶されたデジタルデータは
１個のＬＳＢ（最も重要でないビット）により減少す
る。減少したデジタル値は内部ＤＡＣにより再度アナロ
グ値に変換され、生成するアナログ値は修正方法の対象
である入力アナログ値と比較される。減少しかつ変換さ
れたデジタル値に対応するアナログ値が入力アナログ値
より小さい場合のみ、ＳＡＲに記憶されたデジタルデー
タが一個のＬＳＢにより増加する。逆に変換されたアナ
ログ値が入力アナログ値と等しいか大きい場合には、Ｓ
ＡＲに存在するデジタルデータは最早修正されない。図
３から分かるように、変換サイクルの終期における修正
方法の結果は、最終的なミスシングコード（011 ）も実
質的に変換されることになる。
【００１９】上述の単一ミスシングコード用コレクタの
場合の修正方法が図４のフローチャート中にも示されて
いる。２個の隣接するミスシングコードを修正できるコ
レクタを形成しなければならないときは、修正方法は図
５のフローチャートに示したものになる。
場合の修正方法が図４のフローチャート中にも示されて
いる。２個の隣接するミスシングコードを修正できるコ
レクタを形成しなければならないときは、修正方法は図
５のフローチャートに示したものになる。
【００２０】図６は、本発明に従って形成された逐次比
較ＡＤＣのブロックダイアグラムである。従来の構造と
比較すると、コンバータには、修正ルーチンを行なう論
理回路が含む付加ブロックＣＯＲＲが装着されている。
ブロックＫＯＭＰは、入力アナログ電圧と、内部ＤＡＣ
により合成されかつＳＡＲに記憶された現在のデジタル
値に対応するアナログデジタルとを比較する。参照電圧
を区分するキャパシタアレーはブロックＣ ＮＥＴＺに
含まれ、一方キャパシタアレーを形成するためのスイッ
チアレーはＳＡＲにより駆動されるＳＷＩＴＣＨ ＴＲ
ＥＥという名のブロック中に含まれる。ＺＹＫＬＵＳは
コンバータで使用される全てのタイミングシグナルを発
生するブロックである。
較ＡＤＣのブロックダイアグラムである。従来の構造と
比較すると、コンバータには、修正ルーチンを行なう論
理回路が含む付加ブロックＣＯＲＲが装着されている。
ブロックＫＯＭＰは、入力アナログ電圧と、内部ＤＡＣ
により合成されかつＳＡＲに記憶された現在のデジタル
値に対応するアナログデジタルとを比較する。参照電圧
を区分するキャパシタアレーはブロックＣ ＮＥＴＺに
含まれ、一方キャパシタアレーを形成するためのスイッ
チアレーはＳＡＲにより駆動されるＳＷＩＴＣＨ ＴＲ
ＥＥという名のブロック中に含まれる。ＺＹＫＬＵＳは
コンバータで使用される全てのタイミングシグナルを発
生するブロックである。
【００２１】勿論本発明によると、監視ブロックＣＯＲ
Ｒのコントロールの下に単一のミスシングコードの修
正、又は２又はそれ以上の隣接するミスシングコードの
修正用に形成するかを問わず、ＳＡＲの構造は、ＳＡＲ
中に記憶されたデジタルデータの機能を増加させ又は減
少させることのできる付加論理回路を集積する。図６の
本発明のＡＤＣの10ビットＳＡＲブロックの回路ダイア
グラムが図７に示されている。従来のＳＡＲの場合、10
セル全てＳＡＲＣＥＬＬ０．．．ＳＡＲＣＥＬＬ９に、
コンパレータＫＯＭＰの出力シグナルを表示し従ってそ
の値に応じてＳＡＲに記憶されたデジタルデータを更新
する実施された比較に対応する情報を有するＣＯＵＴシ
グナルが入力される。本発明のコンバータの修正された
ＳＡＲでも、最初の10回の比較についてシグナルＣＯＵ
Ｔを通して同じ機能が実行される（10ビットコンパレー
タを考慮する）。10回の比較の終期に、ＳＡＲに記憶さ
れたデジタルデータは、シグナルＩＮＣ２、ＩＮＣ１、
ＤＥＣ２ ＤＥＣ１、ＳＴＯＰ０、ＲＳＴ及びＣＴＲ
ＣＯＲＲを通してコントロールブロックＣＯＲＲにより
与えられる増加又は減少シグナルにより更新される。
Ｒのコントロールの下に単一のミスシングコードの修
正、又は２又はそれ以上の隣接するミスシングコードの
修正用に形成するかを問わず、ＳＡＲの構造は、ＳＡＲ
中に記憶されたデジタルデータの機能を増加させ又は減
少させることのできる付加論理回路を集積する。図６の
本発明のＡＤＣの10ビットＳＡＲブロックの回路ダイア
グラムが図７に示されている。従来のＳＡＲの場合、10
セル全てＳＡＲＣＥＬＬ０．．．ＳＡＲＣＥＬＬ９に、
コンパレータＫＯＭＰの出力シグナルを表示し従ってそ
の値に応じてＳＡＲに記憶されたデジタルデータを更新
する実施された比較に対応する情報を有するＣＯＵＴシ
グナルが入力される。本発明のコンバータの修正された
ＳＡＲでも、最初の10回の比較についてシグナルＣＯＵ
Ｔを通して同じ機能が実行される（10ビットコンパレー
タを考慮する）。10回の比較の終期に、ＳＡＲに記憶さ
れたデジタルデータは、シグナルＩＮＣ２、ＩＮＣ１、
ＤＥＣ２ ＤＥＣ１、ＳＴＯＰ０、ＲＳＴ及びＣＴＲ
ＣＯＲＲを通してコントロールブロックＣＯＲＲにより
与えられる増加又は減少シグナルにより更新される。
【００２２】単一セルＳＡＲＣＥＬＬ（＊）は図８に示
す構造を有することができる。純粋に例示の目的で本発
明の対象であるコレクタシステムを実行するために修正
された既知設計のセルの回路が示されている。基本的に
複数の単一セルは図８の回路ダイアグラムの上部により
構成される付加回路が装着され、該回路は該付加回路を
点線の枠中に限定することにより特定し、それを実質的
に標準的なセルである回路を表示するセル回路の下部か
ら区別している。実際、「交換による設計改良状況」で
は、専用回路（図８の回路の上部）を付加して、記憶さ
れた論理値の増加及び減少デバイスが装着された修正さ
れた形態（セルの前もって存在する標準マスターラッチ
の置換）でレジスタセルの所謂マスターラッチを実質的
に実現する。
す構造を有することができる。純粋に例示の目的で本発
明の対象であるコレクタシステムを実行するために修正
された既知設計のセルの回路が示されている。基本的に
複数の単一セルは図８の回路ダイアグラムの上部により
構成される付加回路が装着され、該回路は該付加回路を
点線の枠中に限定することにより特定し、それを実質的
に標準的なセルである回路を表示するセル回路の下部か
ら区別している。実際、「交換による設計改良状況」で
は、専用回路（図８の回路の上部）を付加して、記憶さ
れた論理値の増加及び減少デバイスが装着された修正さ
れた形態（セルの前もって存在する標準マスターラッチ
の置換）でレジスタセルの所謂マスターラッチを実質的
に実現する。
【００２３】図８に示した回路を参照すると、ＩＮＣシ
グナルは実際に図示のセル（ＳＡＲのＳＡＲＣＥＬＬ
１）に、先行するセル（ＳＡＲＣＥＬＬ０）が増加動作
に従って更新されたことを通知する。逆にシグナルＤＡ
Ｃは、先行セルが減少動作に従って更新されたことを通
知する。シグナルＣＨＡＮＧＥは図示のセルの論理の内
容の変化の動作を行ない、一方出力シグナルＣＨＡＮＧ
ＥＳは連続するセル（ＳＡＲＣＥＬＬ２）の内容を修正
する必要が生じるときにアクチベートされるシグナルで
ある。
グナルは実際に図示のセル（ＳＡＲのＳＡＲＣＥＬＬ
１）に、先行するセル（ＳＡＲＣＥＬＬ０）が増加動作
に従って更新されたことを通知する。逆にシグナルＤＡ
Ｃは、先行セルが減少動作に従って更新されたことを通
知する。シグナルＣＨＡＮＧＥは図示のセルの論理の内
容の変化の動作を行ない、一方出力シグナルＣＨＡＮＧ
ＥＳは連続するセル（ＳＡＲＣＥＬＬ２）の内容を修正
する必要が生じるときにアクチベートされるシグナルで
ある。
【００２４】例えば両シグナルＣＨＡＮＧＥ及びＩＮＣ
がアクチベートされると、これは増加動作が行なわれ、
セルの内容が変化しなければならないことを意味する。
論理「０」がセルに記憶されていると、該値は「１」に
変化し、次のセルに記憶された値を変化させるシグナル
つまりシグナルＣＨＡＮＧＥＳはアクチベートされな
い。逆に「１」がセルに記憶されていると、該値は
「０」に変化し、次のセルの値を変化させるためのシグ
ナルＣＨＡＮＧＥＳがアクチベートされる。
がアクチベートされると、これは増加動作が行なわれ、
セルの内容が変化しなければならないことを意味する。
論理「０」がセルに記憶されていると、該値は「１」に
変化し、次のセルに記憶された値を変化させるシグナル
つまりシグナルＣＨＡＮＧＥＳはアクチベートされな
い。逆に「１」がセルに記憶されていると、該値は
「０」に変化し、次のセルの値を変化させるためのシグ
ナルＣＨＡＮＧＥＳがアクチベートされる。
【００２５】一旦動作が行なわれると、結果がセルのマ
スターラッチに記憶される。このようにセルのマスター
ラッチに記憶された値は、シグナルＣＴＲ ＣＯＲＲが
動作の結果の書込を可能にする場合のみに同じセルのス
レーブラッチに（ＳＡＲに記憶されたデータを更新する
ために）「条件付き」で伝達される。これは、減少又は
増加ステップは各変換サイクルの終期に「常に」行なわ
れ、必要な場合のみに（比較の結果に基づいて）動作の
結果がＳＡＲ中に「効果的に書き込まれる」ため、必要
である。増加及び減少動作を行なうことを可能にする論
理オペレータは図８に示したような古典的なＥＸ ＮＯ
Ｒ回路である。勿論完全に新規な設計の場合には、ＳＡ
Ｒの単一セルは図示した回路とは異なった回路じ実現し
ても良く、該回路は必要とする全トランジスタ数に関し
て最適化することができる。
スターラッチに記憶される。このようにセルのマスター
ラッチに記憶された値は、シグナルＣＴＲ ＣＯＲＲが
動作の結果の書込を可能にする場合のみに同じセルのス
レーブラッチに（ＳＡＲに記憶されたデータを更新する
ために）「条件付き」で伝達される。これは、減少又は
増加ステップは各変換サイクルの終期に「常に」行なわ
れ、必要な場合のみに（比較の結果に基づいて）動作の
結果がＳＡＲ中に「効果的に書き込まれる」ため、必要
である。増加及び減少動作を行なうことを可能にする論
理オペレータは図８に示したような古典的なＥＸ ＮＯ
Ｒ回路である。勿論完全に新規な設計の場合には、ＳＡ
Ｒの単一セルは図示した回路とは異なった回路じ実現し
ても良く、該回路は必要とする全トランジスタ数に関し
て最適化することができる。
【００２６】セルＳＡＲＣＥＬＬ０、ＳＡＲＣＥＬＬ８
及びＳＡＲＣＥＬＬ９も、ある入力及び／又は出力ター
ミナルを有しないことを除いて、他のセルと機能的に類
似する回路を有している。一般のＳＡＲ構造に通常存在
するＳＡＲＥＮＤブロックは比較サイクルを閉じるよう
に働く。本発明の修正ＳＡＲレジスタの場合にも、ＳＡ
ＲＥＮＤブロックの機能、つまり比較及び修正サイクル
の終了の決定は、同じである。シグナルＭＡ ＥＯＳ及
びＥＯＳ ＡＲはコントロールブロックＣＯＲＲへ入力
し、これはサイクルの終了をコマンドするために、各変
換プロセスの終期に修正ステップの実行を監視する。修
正システムのないＡＤＣコンバータによる要求されるゲ
ートの全数である1576であることと比較して、８ビット
ＡＤＣの２個の隣接するミスシングコード用の本発明の
修正システムを実行する実際的な設計では、使用される
「ゲート」の全数は2002であった。
及びＳＡＲＣＥＬＬ９も、ある入力及び／又は出力ター
ミナルを有しないことを除いて、他のセルと機能的に類
似する回路を有している。一般のＳＡＲ構造に通常存在
するＳＡＲＥＮＤブロックは比較サイクルを閉じるよう
に働く。本発明の修正ＳＡＲレジスタの場合にも、ＳＡ
ＲＥＮＤブロックの機能、つまり比較及び修正サイクル
の終了の決定は、同じである。シグナルＭＡ ＥＯＳ及
びＥＯＳ ＡＲはコントロールブロックＣＯＲＲへ入力
し、これはサイクルの終了をコマンドするために、各変
換プロセスの終期に修正ステップの実行を監視する。修
正システムのないＡＤＣコンバータによる要求されるゲ
ートの全数である1576であることと比較して、８ビット
ＡＤＣの２個の隣接するミスシングコード用の本発明の
修正システムを実行する実際的な設計では、使用される
「ゲート」の全数は2002であった。
【図１】逐次比較ＡＤＣの回路ダイアグラム。
【図２】Ａ及びＢは、それぞれミスシングコードの存在
のため正確又は不正確となった３ビットＡＤＣコンバー
タの動作図。
のため正確又は不正確となった３ビットＡＤＣコンバー
タの動作図。
【図３】３ビットＡＤＣにより生ずるデータの本発明に
よる修正方法を例示する図。
よる修正方法を例示する図。
【図４】単一ミスシングコード用修正方法のフローチャ
ート。
ート。
【図５】２個の隣接するミスシングコード用修正方法の
フローチャート。
フローチャート。
【図６】本発明による逐次比較ＡＤＣのブロックダイア
グラム。
グラム。
【図７】図６のＡＤＣのＳＡＲの構造を示す部分回路ダ
イアグラム。
イアグラム。
【図８】図７のＳＡＲのセルの回路ダイアグラム。
ＡＤＣ・・・アナログ−デジタルコンバータ ＤＡＣ・
・・デジタル−アナログコンバータ ＬＳＢ・・・最も
重要でないビット
・・デジタル−アナログコンバータ ＬＳＢ・・・最も
重要でないビット
Claims (5)
- 【請求項１】 内部ＤＡＣ、コンパレータ及び逐次比較
ＳＡＲを含んで成り、前記ＤＡＣが、入力アナログ値と
比較して、ＳＡＲ中に存在するデジタルデータの増加又
は減少方向の更新を決定するＳＡＲに記憶されるデジタ
ル値をアナログ値に変換するＡＤＣで行なわれる逐次比
較を通して入力アナログ値をデジタル値に変換するプロ
セスにより生成するデジタルデータの単一のミスシング
コードの修正方法で該方法が少なくとも前記ＳＡＲのビ
ット数に等しい回数だけ繰り返される方法において、該
方法が、 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータをＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶された減少したデジタル値をアナログ
値に変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する、 ステップを含んで成ることを特徴とする方法。 - 【請求項２】 内部ＤＡＣ、コンパレータ及び逐次比較
ＳＡＲを含んで成り、前記ＤＡＣが、入力アナログ値と
比較して、ＳＡＲ中に存在するデジタルデータの増加又
は減少方向の更新を決定するＳＡＲに記憶されるデジタ
ル値をアナログ値に変換するＡＤＣで行なわれる逐次比
較を通して入力アナログ値をデジタル値に変換するプロ
セスにより生成するデジタルデータの単一のミスシング
コードの修正方法で該方法が少なくとも前記ＳＡＲのビ
ット数に等しい回数だけ繰り返される方法において、該
方法が、 ａ）変換プロセスにより発生しＳＡＲに記憶されたデジ
タルデータを２個のＬＳＢにより減少させ、 ｂ）ＳＡＲに記憶されたデジタルデータをアナログ値に
変換し、 ｃ）該変換されたアナログ値を入力アナログ値と比較
し、 ｄ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より小さいときに、ＬＳＢによりＳＡＲ
中に記憶されたデジタル値を増加させ、 ｅ）ステップｂ）、ｃ）及びｄ）を繰り返し、 ｆ）２個のＬＳＢによりＳＡＲ中に記憶されたデジタル
値を増加させ、 ｇ）ステップｂ）及びｃ）を繰り返し、 ｈ）変換されたデジタル値に対応するアナログ値が前記
入力アナログ値より大きいか等しいときに２個のＬＳＢ
によりＳＡＲ中に記憶されたデジタル値を減少させ、あ
るいは変換されたデジタル値に対応するアナログ値が前
記入力アナログ値より小さいときに１個のＬＳＢにより
ＳＡＲ中に記憶されたデジタル値を減少させ、 ｉ）ＳＡＲ中に記憶されたデジタル値を、前記入力アナ
ログ値のアナログ−デジタル変換の正確なデジタル化の
結果として使用する、 ステップを含んで成ることを特徴とする方法。 - 【請求項３】 逐次比較ＳＡＲにより駆動される内部Ｄ
ＡＣ、及び前記ＳＡＲに記憶されたデジタル値に対応し
て参照電圧の容量性分割により前記内部ＤＡＣにより発
生するアナログ値と入力アナログ値を比較し、かつ確
認、又は前記ＳＡＲに記憶されたデジタル値の減少又は
増加シグナルを生成するために適したコンパレータを含
んで成り、かつこのプロセスが少なくとも前記ＳＡＲの
ビット数に等しい回数だけ繰り返されるＡＤＣにおい
て、 修正ルーチンの性能及び変換ルーチンの終期をコントロ
ールできる修正論理回路、及び該修正回路に対応し、か
つ少なくとも１個のＬＳＢにより前記ＳＡＲ中に含まれ
るデジタル値を修正できる回路を含んで成ることを特徴
とするＡＤＣ。 - 【請求項４】 前記ＳＡＲの各セルが双方向安定性のマ
スター−スレーブタイプの回路により構成され、前記セ
ルのマスターラッチに、前記修正コントロール回路に応
答し、かつマスターレジスタに記憶されたデジタルを修
正し、かつＳＡＲレジスタに記憶されたデジタルデータ
を修正するために前記セルのスレーブラッチに前記修正
されたビットを伝達できる回路手段が装着されている請
求項３に記載のＡＤＣ。 - 【請求項５】 前記マスターラッチに記憶されるデジタ
ル値を修正できる前記回路手段がＥＸ ＮＯＲ回路であ
る請求項４に記載のコンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93830503A EP0658981B1 (en) | 1993-12-15 | 1993-12-15 | Digital correction for missing codes caused by capacitive mismatching in successive approximation analog-to-digital converters |
| IT93830503.4 | 1993-12-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0936742A true JPH0936742A (ja) | 1997-02-07 |
| JP3607735B2 JP3607735B2 (ja) | 2005-01-05 |
Family
ID=8215278
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33403694A Expired - Lifetime JP3607735B2 (ja) | 1993-12-15 | 1994-12-15 | 逐次比較アナログ−デジタルコンバータの容量性ミスマッチにより生ずるミスシングコード用のデジタル修正方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5579005A (ja) |
| EP (1) | EP0658981B1 (ja) |
| JP (1) | JP3607735B2 (ja) |
| DE (1) | DE69330350T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014038198A1 (ja) * | 2012-09-07 | 2014-03-13 | パナソニック株式会社 | 逐次比較型ａｄ変換器 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5949156A (en) * | 1995-06-07 | 1999-09-07 | Stmicroelectronics, Inc. | Precision capacitor ladder using differential equal-perimeter pairs |
| KR100318441B1 (ko) | 1997-12-30 | 2002-02-19 | 박종섭 | 아날로그-디지털변환장치및그변환방법 |
| JP2000134098A (ja) * | 1998-10-21 | 2000-05-12 | Mitsubishi Electric Corp | Ａｄ変換器 |
| US6632686B1 (en) * | 2000-09-29 | 2003-10-14 | Intel Corporation | Silicon on insulator device design having improved floating body effect |
| US6956512B1 (en) * | 2003-01-24 | 2005-10-18 | Altera Corporation | Analog-to-digital converter for programmable logic |
| DE10307007B3 (de) * | 2003-02-19 | 2004-07-29 | Siemens Ag | Auswerteverfahren für kapazitive Sensoren |
| TWI454065B (zh) | 2011-11-23 | 2014-09-21 | Ind Tech Res Inst | 逐次逼近暫存器類比數位轉換器及其線性度校正的方法 |
| US8810443B2 (en) * | 2012-04-20 | 2014-08-19 | Linear Technology Corporation | Analog-to-digital converter system and method |
| TWI497918B (zh) | 2012-12-28 | 2015-08-21 | Ind Tech Res Inst | 類比數位轉換器及其數位類比轉換器的電容權重估算方法 |
| US9537520B2 (en) | 2014-05-14 | 2017-01-03 | Samsung Electronics Co., Ltd | Method and apparatus for calibrating distortion of signals |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3775747A (en) * | 1972-10-17 | 1973-11-27 | Int Standard Electric Corp | An error correcting encoder |
| US3891984A (en) * | 1973-03-07 | 1975-06-24 | Us Air Force | Analog to digital conversion by subranging with multiple level redundant error correction |
| FR2349239A1 (fr) * | 1976-04-21 | 1977-11-18 | Labo Cent Telecommunicat | Perfectionnements aux convertisseurs analogique-numerique a approximations successives |
| US4641129A (en) * | 1984-02-09 | 1987-02-03 | Intersil, Inc. | Analog to digital converter with parallel and successive approximation stages |
| EP0540117B1 (en) * | 1991-11-01 | 1997-01-15 | Koninklijke Philips Electronics N.V. | Multistep analog-to-digital converter with error correction |
| US5218362A (en) * | 1992-07-02 | 1993-06-08 | National Semiconductor Corporation | Multistep analog-to-digital converter with embedded correction data memory for trimming resistor ladders |
-
1993
- 1993-12-15 DE DE69330350T patent/DE69330350T2/de not_active Expired - Lifetime
- 1993-12-15 EP EP93830503A patent/EP0658981B1/en not_active Expired - Lifetime
-
1994
- 1994-12-14 US US08/356,075 patent/US5579005A/en not_active Expired - Lifetime
- 1994-12-15 JP JP33403694A patent/JP3607735B2/ja not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014038198A1 (ja) * | 2012-09-07 | 2014-03-13 | パナソニック株式会社 | 逐次比較型ａｄ変換器 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69330350D1 (de) | 2001-07-19 |
| EP0658981A1 (en) | 1995-06-21 |
| DE69330350T2 (de) | 2001-09-20 |
| US5579005A (en) | 1996-11-26 |
| JP3607735B2 (ja) | 2005-01-05 |
| EP0658981B1 (en) | 2001-06-13 |
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