JPS60197018A - Ａ／ｄ変換器 - Google Patents
Ａ／ｄ変換器Info
- Publication number
- JPS60197018A JPS60197018A JP5215084A JP5215084A JPS60197018A JP S60197018 A JPS60197018 A JP S60197018A JP 5215084 A JP5215084 A JP 5215084A JP 5215084 A JP5215084 A JP 5215084A JP S60197018 A JPS60197018 A JP S60197018A
- Authority
- JP
- Japan
- Prior art keywords
- group
- converter
- voltage
- comparators
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＡ／Ｄ変換器に係シ、特に集積回路化に好適な
並列形Ａ／Ｄ変換器に関する。
並列形Ａ／Ｄ変換器に関する。
高速なＡ／Ｄ変換を達成する並列形Ａ／Ｄ変換器は回路
規模がビット数に対して指数関数的に増加するので、直
並列形に属する第１図のよりなＡ／Ｄ変換器が回路も簡
素化できて集積回路化に適している（特開昭５７−１３
１１２３号公報）。
規模がビット数に対して指数関数的に増加するので、直
並列形に属する第１図のよりなＡ／Ｄ変換器が回路も簡
素化できて集積回路化に適している（特開昭５７−１３
１１２３号公報）。
このＡ／Ｄ変換器は入力電圧Ｖ ＋ ａを、３つのコン
パレータ１０で抵抗分割された基準電圧ＶＲｙａｔの各
分圧電圧と比較し、エンコーダ１８を介して上位２ビツ
トＤＵを決定するとともに、この結果に基づいて４つの
スイッチ群１２〜１５０１つを選択してオンし、３つの
コンパレータ１１によシ選択された基準分圧電圧と■１
．を比較し、エンコーダ１９を介して下位２ピツ）ＤＬ
を決定する。４ビツトを例としたこの変換器は、１５０
基準分圧電圧と入力電圧Ｖ１．の比較を１５個の各コン
パレータで同時に比較する完全な並列形Ａ／Ｄ変換器と
違って、３個のコンパレータで上位２ビツトを決定した
後、他の３個のコンパレータで下位２ビツトを決定する
。、一般に２ｎピツトのＡ／Ｄ変換では２１１−１個の
コンパレータで上位ｎビット、他の２１１−１個のコン
パレータで下位ｎビットを決定する。したがって所要コ
ンパレータ数は２”’−２個となシ、完全並列形の場合
２２ｎ個に比べて著しく少ない。例えば１０（ｎ＝５）
ビットの場合は完全並列形の賜金の１０２４個に対し、
６２個のコンパレータがあればよい。
パレータ１０で抵抗分割された基準電圧ＶＲｙａｔの各
分圧電圧と比較し、エンコーダ１８を介して上位２ビツ
トＤＵを決定するとともに、この結果に基づいて４つの
スイッチ群１２〜１５０１つを選択してオンし、３つの
コンパレータ１１によシ選択された基準分圧電圧と■１
．を比較し、エンコーダ１９を介して下位２ピツ）ＤＬ
を決定する。４ビツトを例としたこの変換器は、１５０
基準分圧電圧と入力電圧Ｖ１．の比較を１５個の各コン
パレータで同時に比較する完全な並列形Ａ／Ｄ変換器と
違って、３個のコンパレータで上位２ビツトを決定した
後、他の３個のコンパレータで下位２ビツトを決定する
。、一般に２ｎピツトのＡ／Ｄ変換では２１１−１個の
コンパレータで上位ｎビット、他の２１１−１個のコン
パレータで下位ｎビットを決定する。したがって所要コ
ンパレータ数は２”’−２個となシ、完全並列形の場合
２２ｎ個に比べて著しく少ない。例えば１０（ｎ＝５）
ビットの場合は完全並列形の賜金の１０２４個に対し、
６２個のコンパレータがあればよい。
ところで第１図のＡ／Ｄ変換器は上位ビットと下位ビッ
トの決定に別々のコンパレータ群を用い別々のタイミン
グで比較動作を行なわせるため、両者の間に回路差や時
間差に起因する比較動作上のミスマツチが生じる可能性
がある。例えばＶ ＋ ａが基準分圧電圧ＶＲＩが接近
した場合に、本来一定であるべきコンパレータ１０（ａ
）の出力が変動して下位ビットの変換中に選択されたス
イッチ群（例えば１２）が隣りのスイッチ群（例えば１
３）に切シ替って誤りが発生する場合がある。また集積
回路上における上位コンパレータ１０と下位コンパレー
タ１１の配置の違いや比較時刻の違いによシ、上位ビッ
トの比較結果で選択されたスイッチ群（例えば１２）が
適切でなく、隣シのスイッチ群（例えば１３）が下位ビ
ットの比較に用いられるべきなどの場合がある。これら
は直並列形に属する従来のＡ／Ｄ変換器に特有な問題で
あシ、変換器にしばしば誤動作を与えたり、変換精度を
劣化させる要因であった。
トの決定に別々のコンパレータ群を用い別々のタイミン
グで比較動作を行なわせるため、両者の間に回路差や時
間差に起因する比較動作上のミスマツチが生じる可能性
がある。例えばＶ ＋ ａが基準分圧電圧ＶＲＩが接近
した場合に、本来一定であるべきコンパレータ１０（ａ
）の出力が変動して下位ビットの変換中に選択されたス
イッチ群（例えば１２）が隣りのスイッチ群（例えば１
３）に切シ替って誤りが発生する場合がある。また集積
回路上における上位コンパレータ１０と下位コンパレー
タ１１の配置の違いや比較時刻の違いによシ、上位ビッ
トの比較結果で選択されたスイッチ群（例えば１２）が
適切でなく、隣シのスイッチ群（例えば１３）が下位ビ
ットの比較に用いられるべきなどの場合がある。これら
は直並列形に属する従来のＡ／Ｄ変換器に特有な問題で
あシ、変換器にしばしば誤動作を与えたり、変換精度を
劣化させる要因であった。
本発明の目的は上記の問題点を解決し、上位ビットと下
位ビット変換における回路動作上のミスマツチを防ぎ、
高精度で誤動作の起きない直並列形の集積回路化Ａ／Ｄ
変換器を提供することにある。
位ビット変換における回路動作上のミスマツチを防ぎ、
高精度で誤動作の起きない直並列形の集積回路化Ａ／Ｄ
変換器を提供することにある。
上記の目的を達成するために本発明では、コンパレータ
にサンプル−ホールド機能のある電荷平衡形コンパレー
タを用い、上位ビットの変換結果を保持するラッチを設
けて下位ビット変換におけるスイッチ群を安定に選択す
るとともに、下位ビット変換に用いるコンパレータを若
干増設して比較すべき基準分圧電圧の範囲を上下に拡張
することにより、前記のミスマツチをカバーする回路構
成とした。これによシ高精度で安定な直並列形の集積回
路化Ａ／Ｄ変換器を実現できることがあきらかとなった
。
にサンプル−ホールド機能のある電荷平衡形コンパレー
タを用い、上位ビットの変換結果を保持するラッチを設
けて下位ビット変換におけるスイッチ群を安定に選択す
るとともに、下位ビット変換に用いるコンパレータを若
干増設して比較すべき基準分圧電圧の範囲を上下に拡張
することにより、前記のミスマツチをカバーする回路構
成とした。これによシ高精度で安定な直並列形の集積回
路化Ａ／Ｄ変換器を実現できることがあきらかとなった
。
以下、本発明を実施例を用いて詳細に説明する。
第１図は本発明のＡ／Ｄ変換器の回路構成を示す図であ
る。簡単のため分解能４ビツトを例とした。本質的にサ
ンプル・ホールド機能のある電荷平衡形ＭＯＳコンパレ
ータ１６，１７を上位、下位ビットの変換にそれぞれ用
い、１６個の抵抗Ｒｔ−几１６からなる基準電圧Ｖ Ｒ
Ｉ Ｆの分圧回路の各端子電圧と入力電圧ｖ１．を比較
する。上位コンパレータ群１６と下位コンパレータ群１
７の比較結果はそれぞれエンコーダ１８とエンコーダ１
９によシ上位ビットＤＵ、下位ビットＤ１．に変換され
る。またラッチ２０は上位ビットの比較結果を保持し、
この保持データにより４つのスイッチ群１２〜１５の１
つが選択され、下位ビットの比較変換が行なわれる。
る。簡単のため分解能４ビツトを例とした。本質的にサ
ンプル・ホールド機能のある電荷平衡形ＭＯＳコンパレ
ータ１６，１７を上位、下位ビットの変換にそれぞれ用
い、１６個の抵抗Ｒｔ−几１６からなる基準電圧Ｖ Ｒ
Ｉ Ｆの分圧回路の各端子電圧と入力電圧ｖ１．を比較
する。上位コンパレータ群１６と下位コンパレータ群１
７の比較結果はそれぞれエンコーダ１８とエンコーダ１
９によシ上位ビットＤＵ、下位ビットＤ１．に変換され
る。またラッチ２０は上位ビットの比較結果を保持し、
この保持データにより４つのスイッチ群１２〜１５の１
つが選択され、下位ビットの比較変換が行なわれる。
本Ａ／Ｄ変換器の動作は図示のように互いに逆相のクロ
ックφ、φによって制御されるａｔずφ（ＨｉｇＪルベ
ル）によって電Ｍ平衡形ニア ンハｖ −タ１６のイン
バータ２１の入出力を短絡するとともに基準分圧電圧を
各キャパシタＣに入力する。
ックφ、φによって制御されるａｔずφ（ＨｉｇＪルベ
ル）によって電Ｍ平衡形ニア ンハｖ −タ１６のイン
バータ２１の入出力を短絡するとともに基準分圧電圧を
各キャパシタＣに入力する。
つぎにφ（Ｈｉｇｔｌレベル）によって電荷平衡形コン
パレータ１６のインバータ２１の入出力を開放した後、
入力スイッチＳＷ１を切シ換えて入力電圧ＶＩａを各キ
ャパシタＣに入力する。この結果コンパレータ１６は基
準分圧電圧と入力電圧ｖＩｍとの比較を行ない、比較出
力はエンコーダ１８を介して上位２ビツトのディジタル
１ｆｉＤｕに変換される。また比較出力は同時にデコー
ダ１８を介して所定のデータＤｓｚｘ、に変換され次の
クロックφによシラツチ２０に格納される。一方電荷平
衡形コンバレータ１７はφ（Ｈｉｇｈレベル）ニよって
インバータ２２０入出力を短絡するとともに各キャパシ
タＣに入力電圧■１．を入力する。つぎにφ（Ｈｉｇｔ
ｌレベル）によってコンパレータ１７のインバータ２２
の入出力を開放した後、入力スイッチ８Ｗ２を切り換え
て基準分圧電圧を各キャパシタに入力する。このとき、
ラッチ２０の格納データＤｇｇＬによって４つのスイッ
チ群１２〜１５の１つが駆動され対応した基準分圧電圧
が選択される。この結果コンパレータ１７の比較出力は
エンコーダ１９を介して下位２ビツトのディジタル値Ｄ
Ｌに変換される。
パレータ１６のインバータ２１の入出力を開放した後、
入力スイッチＳＷ１を切シ換えて入力電圧ＶＩａを各キ
ャパシタＣに入力する。この結果コンパレータ１６は基
準分圧電圧と入力電圧ｖＩｍとの比較を行ない、比較出
力はエンコーダ１８を介して上位２ビツトのディジタル
１ｆｉＤｕに変換される。また比較出力は同時にデコー
ダ１８を介して所定のデータＤｓｚｘ、に変換され次の
クロックφによシラツチ２０に格納される。一方電荷平
衡形コンバレータ１７はφ（Ｈｉｇｈレベル）ニよって
インバータ２２０入出力を短絡するとともに各キャパシ
タＣに入力電圧■１．を入力する。つぎにφ（Ｈｉｇｔ
ｌレベル）によってコンパレータ１７のインバータ２２
の入出力を開放した後、入力スイッチ８Ｗ２を切り換え
て基準分圧電圧を各キャパシタに入力する。このとき、
ラッチ２０の格納データＤｇｇＬによって４つのスイッ
チ群１２〜１５の１つが駆動され対応した基準分圧電圧
が選択される。この結果コンパレータ１７の比較出力は
エンコーダ１９を介して下位２ビツトのディジタル値Ｄ
Ｌに変換される。
電荷平衡形コンパレータは本質的にサンプル・ホールド
機能を内蔵しているため、上位ビットと下位ピットの変
換において同一のサンプル入力電圧Ｖ１．がそれぞれ比
較される。上位ビットの変換結果は２ツチ２０によって
保持されるため、下位ピットの変換においては安定にス
イッチ群（１２〜１５）の一つが選択され、従来Ａ／Ｄ
変換器（第１図）で問題となった誤動作は防止される。
機能を内蔵しているため、上位ビットと下位ピットの変
換において同一のサンプル入力電圧Ｖ１．がそれぞれ比
較される。上位ビットの変換結果は２ツチ２０によって
保持されるため、下位ピットの変換においては安定にス
イッチ群（１２〜１５）の一つが選択され、従来Ａ／Ｄ
変換器（第１図）で問題となった誤動作は防止される。
また本発明のＡ／Ｄ変換器はクロックφの周波数でＡ／
Ｄ変換を実行できる。したがって１５個の電荷平衡形コ
ンパレータで同時に入力電圧Ｖ１．との比較を行なう４
ビツトの完全並列形Ａ／１）変換器に対しその変換速度
は同じであシ、高速なＡ／Ｄ変換器が実現できる。コン
パレータ数も著しく減少し、回路構成も簡単であるから
集積回路化にも好適である。
Ｄ変換を実行できる。したがって１５個の電荷平衡形コ
ンパレータで同時に入力電圧Ｖ１．との比較を行なう４
ビツトの完全並列形Ａ／１）変換器に対しその変換速度
は同じであシ、高速なＡ／Ｄ変換器が実現できる。コン
パレータ数も著しく減少し、回路構成も簡単であるから
集積回路化にも好適である。
第３図は本発明のＡ／Ｄ変換器の他の実施例を示す図で
ある。第２図と同様に電荷平衡形コンパレータ１６，１
７、基準電圧ＭＲｚｙの抵抗分圧回路（Ｒｓ〜几Ｉｇ）
、エンコーダ１８．１９、スイッチ群２３〜２６．２ツ
チ２０と論理回路２７がら構成される。このうちスイッ
チ群２３〜２６は各々４つのスイッチが追加されて７つ
のスイッチから構成され、下位ピットの変換に用いられ
るコニｉパｖ−ｐｘｒも４個追加されて７個のコンパレ
ータとなっている。エンコーダ１９はこれらのコンパレ
ータ１７の比較結果を入力し、３ビツトの下位データＤ
’Ｌを出力する。上位２ビツトの変換データＤｏと下位
データＤｊは論理回路２７に入力されて処理され、４ビ
ツトのディジタル変換値りが得られる。
ある。第２図と同様に電荷平衡形コンパレータ１６，１
７、基準電圧ＭＲｚｙの抵抗分圧回路（Ｒｓ〜几Ｉｇ）
、エンコーダ１８．１９、スイッチ群２３〜２６．２ツ
チ２０と論理回路２７がら構成される。このうちスイッ
チ群２３〜２６は各々４つのスイッチが追加されて７つ
のスイッチから構成され、下位ピットの変換に用いられ
るコニｉパｖ−ｐｘｒも４個追加されて７個のコンパレ
ータとなっている。エンコーダ１９はこれらのコンパレ
ータ１７の比較結果を入力し、３ビツトの下位データＤ
’Ｌを出力する。上位２ビツトの変換データＤｏと下位
データＤｊは論理回路２７に入力されて処理され、４ビ
ツトのディジタル変換値りが得られる。
本Ａ／Ｄ変換器の動作は互いに逆相なりロックφ、φに
よって第２図と同様に制御され、上位ビットと下位ピッ
トの変換が交互に行なわれ、入力電圧Ｖ Ｉｍのディジ
タル変換ｌ０ｉＤが得られる。下位ピットの変換では比
較される基準分圧電圧の範囲が上下に拡張されているた
め、上位ビットの変換回路と下位ピットの変換回路の多
少のミスマツチは救済され、正しい変換結果を得ること
ができる。
よって第２図と同様に制御され、上位ビットと下位ピッ
トの変換が交互に行なわれ、入力電圧Ｖ Ｉｍのディジ
タル変換ｌ０ｉＤが得られる。下位ピットの変換では比
較される基準分圧電圧の範囲が上下に拡張されているた
め、上位ビットの変換回路と下位ピットの変換回路の多
少のミスマツチは救済され、正しい変換結果を得ること
ができる。
例えば上位コンパレータ１６の精度が粗いために、正し
くはスイッチ群２４を選択すべきところをスイッチ群２
３が選択されてしまったとする。この場合でも入力電圧
Ｖ Ｉａが２１点の端子電圧以下であればスイッチ群２
３によって選択された基準分圧電圧と入力電圧ｖ１．の
比較は有効になされ、正しいディジタル変換値を得るこ
とができる。この場合、本来２ビツトであるべき下位デ
ータＤ’Ｌはオーバフローによって３ビツトとなるので
、オーバフローの１ビツト分は上位ピッ）Ｄｕへ桁上げ
すればよい。この処理は論理回路２７によって簡単に実
現できる。逆に上位コンパレータ１６によシ、正しくは
スイッチ群２３を選択すべきところをスイッチ群２４が
選択されてしまったとする。
くはスイッチ群２４を選択すべきところをスイッチ群２
３が選択されてしまったとする。この場合でも入力電圧
Ｖ Ｉａが２１点の端子電圧以下であればスイッチ群２
３によって選択された基準分圧電圧と入力電圧ｖ１．の
比較は有効になされ、正しいディジタル変換値を得るこ
とができる。この場合、本来２ビツトであるべき下位デ
ータＤ’Ｌはオーバフローによって３ビツトとなるので
、オーバフローの１ビツト分は上位ピッ）Ｄｕへ桁上げ
すればよい。この処理は論理回路２７によって簡単に実
現できる。逆に上位コンパレータ１６によシ、正しくは
スイッチ群２３を選択すべきところをスイッチ群２４が
選択されてしまったとする。
この場合でも入力電圧■１．が２２点の端子電圧以上で
あれば基準分圧電圧との比較は有効になされ、正しいデ
ィジタル変換値を得ることができる。この場合、下位デ
ータＤ’Ｌはアングツロー（負数）によって３ピット表
示されるので、論理回路２７によって上位２ビツトデー
タＤｕと下位３ビツトデータＤＬを簡単に加算あるいは
減算すればディジタル変換器りが得られる。
あれば基準分圧電圧との比較は有効になされ、正しいデ
ィジタル変換値を得ることができる。この場合、下位デ
ータＤ’Ｌはアングツロー（負数）によって３ピット表
示されるので、論理回路２７によって上位２ビツトデー
タＤｕと下位３ビツトデータＤＬを簡単に加算あるいは
減算すればディジタル変換器りが得られる。
以上述べたように本発明によれば、直並列形のＡ／Ｉ）
変換器において、上位ビットと下位ビット変換の間の回
路動作上のミスマツチを防ぐことができ、高精度で誤動
作の起きない高速なＡ／Ｄ変換器を集積回路化できる。
変換器において、上位ビットと下位ビット変換の間の回
路動作上のミスマツチを防ぐことができ、高精度で誤動
作の起きない高速なＡ／Ｄ変換器を集積回路化できる。
また回路構成が完全で回路規模も小さく高分解能の高速
Ａ／Ｄ変換器を小面積で実現でき、消費電力も小さいな
ど性能面や経済面でその効果は犬である。
Ａ／Ｄ変換器を小面積で実現でき、消費電力も小さいな
ど性能面や経済面でその効果は犬である。
第１図は従来の直並列形Ａ／Ｄ変換器の回路構成を示す
図、第２図（ａ）、 （ｂ）はそれぞれ本発明のＡ／Ｄ
変換器の回路構成例およびタイムチャートを示す図であ
る。第３図は本発明のＡ／Ｄ変換器の他の回路構成例で
ある。 １０．１１・・・コンパレータ、１２〜１５・・・スイ
ッチ群、２１．２２・・・インバータ、２３〜２６・・
・スイッチ群。 代理人 弁理士 高橋明夫 ”４ １ 口 ■ Ｚ 図 Ｉｔ）
図、第２図（ａ）、 （ｂ）はそれぞれ本発明のＡ／Ｄ
変換器の回路構成例およびタイムチャートを示す図であ
る。第３図は本発明のＡ／Ｄ変換器の他の回路構成例で
ある。 １０．１１・・・コンパレータ、１２〜１５・・・スイ
ッチ群、２１．２２・・・インバータ、２３〜２６・・
・スイッチ群。 代理人 弁理士 高橋明夫 ”４ １ 口 ■ Ｚ 図 Ｉｔ）
Claims (1)
- 【特許請求の範囲】 １、互いに直列接続された複数個の抵抗からなる抵抗列
と、該抵抗列によって分割された第１の分圧電圧群と入
力端子を各々比較する第１のコンパレータ群と、該第１
のコンパレータ群の比較結果を符号化する第１のエンコ
ーダと、該第１のエンコーダの出力によって制御され、
該抵抗列によって分割された第２の分圧電圧群を選択す
るスイッチ肝と、該スイッチ群によって選択された第２
の分圧電圧群と入力端子を各々比較する第２のコンパレ
ータ群と、該第２のコンパレータ群の比較結果を符号化
する第２のエンコーダとからなるＡ／Ｄ変換器において
、該ｔａ’ｘ、第２のコンパレータ群の各コンパレータ
を、キャパシタと該キャパシタの一端に該分圧電圧と該
入力端子を交互に印加する手段と該キャパシタの他端に
入力端が接続されたインバータと該インバータの入力端
に一端が、該インバータの出力端に他端が接続されたス
イッチとからなるコンパレータで構成し、該第１のエン
コーダの出力を記憶回路に入力し、該記憶回路の出力で
該スイッチ群を制御することを特徴とするＡ／Ｄ変換器
。 ２、特許請求範囲第１項記載のＡ／Ｄ変換器において、
該第１のコンパレータ群によって入力電圧を含む２つの
分圧電圧を該第１の分圧電圧群から決定し、該第２のコ
ンパレータ群によって少なくとも該２つの分圧電圧を含
み、該２つの分圧電圧間を該抵抗列によって分圧した電
圧を該第２の分圧電圧群としたことを特徴とするＡ／Ｄ
変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215084A JPH0681048B2 (ja) | 1984-03-21 | 1984-03-21 | Ａ／ｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5215084A JPH0681048B2 (ja) | 1984-03-21 | 1984-03-21 | Ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60197018A true JPS60197018A (ja) | 1985-10-05 |
| JPH0681048B2 JPH0681048B2 (ja) | 1994-10-12 |
Family
ID=12906833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5215084A Expired - Lifetime JPH0681048B2 (ja) | 1984-03-21 | 1984-03-21 | Ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0681048B2 (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271336A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS63215223A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | アナログ−デイジタル変換器 |
| JPS6410731A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | A/d converter |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
| JPH01113424U (ja) * | 1988-01-26 | 1989-07-31 | ||
| JPH01190029A (ja) * | 1988-01-25 | 1989-07-31 | Sony Corp | Ａｄ変換回路 |
| JPH0222929A (ja) * | 1988-07-12 | 1990-01-25 | Sony Corp | 直並列型ａ／ｄ変換器 |
| JPH02125530A (ja) * | 1988-11-04 | 1990-05-14 | Sony Corp | Ａｄ変換回路 |
| JPH02126725A (ja) * | 1988-11-07 | 1990-05-15 | Sony Corp | Ａｄ変換回路 |
| JPH02128524A (ja) * | 1988-11-09 | 1990-05-16 | Sony Corp | Ａｄ変換回路 |
| JPH0272028U (ja) * | 1988-11-21 | 1990-06-01 | ||
| JPH036126A (ja) * | 1989-05-17 | 1991-01-11 | Sgs Thomson Microelectron Srl | 高速アナログ―デジタル変換器 |
| JP2009033778A (ja) * | 2008-11-14 | 2009-02-12 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換回路 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004289759A (ja) | 2003-03-25 | 2004-10-14 | Rohm Co Ltd | Ａ／ｄ変換器 |
| EP1940031A3 (en) | 2003-10-21 | 2008-11-05 | Fujitsu Limited | A/D conversion circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 | ||
| JPS55146732A (en) * | 1980-02-29 | 1980-11-15 | Fuamuko Kk | Preparation of bag |
| JPS56164628A (en) * | 1980-05-21 | 1981-12-17 | Toshiba Corp | Parallel feedback type analog-to-digital converter |
| JPS57131123A (en) * | 1980-10-15 | 1982-08-13 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog-to-digital converter |
-
1984
- 1984-03-21 JP JP5215084A patent/JPH0681048B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55146732U (ja) * | 1979-04-09 | 1980-10-22 | ||
| JPS55146732A (en) * | 1980-02-29 | 1980-11-15 | Fuamuko Kk | Preparation of bag |
| JPS56164628A (en) * | 1980-05-21 | 1981-12-17 | Toshiba Corp | Parallel feedback type analog-to-digital converter |
| JPS57131123A (en) * | 1980-10-15 | 1982-08-13 | Jido Keisoku Gijutsu Kenkiyuukumiai | Analog-to-digital converter |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271336A (ja) * | 1985-09-25 | 1987-04-02 | Hitachi Ltd | Ａ／ｄ変換器 |
| JPS63215223A (ja) * | 1987-03-04 | 1988-09-07 | Toshiba Corp | アナログ−デイジタル変換器 |
| JPS6410731A (en) * | 1987-07-02 | 1989-01-13 | Mitsubishi Electric Corp | A/d converter |
| JPS6478526A (en) * | 1987-09-21 | 1989-03-24 | Nec Corp | Serial parallel comparision a/d converter |
| JPH01190029A (ja) * | 1988-01-25 | 1989-07-31 | Sony Corp | Ａｄ変換回路 |
| JPH01113424U (ja) * | 1988-01-26 | 1989-07-31 | ||
| JPH0222929A (ja) * | 1988-07-12 | 1990-01-25 | Sony Corp | 直並列型ａ／ｄ変換器 |
| JPH02125530A (ja) * | 1988-11-04 | 1990-05-14 | Sony Corp | Ａｄ変換回路 |
| JPH02126725A (ja) * | 1988-11-07 | 1990-05-15 | Sony Corp | Ａｄ変換回路 |
| JPH02128524A (ja) * | 1988-11-09 | 1990-05-16 | Sony Corp | Ａｄ変換回路 |
| JPH0272028U (ja) * | 1988-11-21 | 1990-06-01 | ||
| JPH036126A (ja) * | 1989-05-17 | 1991-01-11 | Sgs Thomson Microelectron Srl | 高速アナログ―デジタル変換器 |
| JP2009033778A (ja) * | 2008-11-14 | 2009-02-12 | Fujitsu Microelectronics Ltd | Ａ／ｄ変換回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0681048B2 (ja) | 1994-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS60197018A (ja) | Ａ／ｄ変換器 | |
| KR101007063B1 (ko) | Ｓａｒ 방식의 아날로그/디지털 변환기의 디지털 에러수정 방법 및 장치 | |
| US4745393A (en) | Analog-to-digital converter | |
| US4831381A (en) | Charge redistribution A/D converter with reduced small signal error | |
| US8319675B2 (en) | Analog-to-digital converter | |
| TWI783072B (zh) | 用於使用經減小電容器陣列數位轉類比轉換（ｄａｃ）在連續近似暫存器（ｓａｒ）類比轉數位轉換器（ａｄｃ）中進行偏移校正之方法及設備 | |
| JPH0525409B2 (ja) | ||
| US5187483A (en) | Serial-to-parallel type analog-digital converting apparatus and operating method thereof | |
| JPS59161916A (ja) | アナログ−デイジタル変換器 | |
| JP3857450B2 (ja) | 逐次比較型アナログ・ディジタル変換回路 | |
| US4691190A (en) | Analog-digital converter | |
| US12592716B2 (en) | Adaptive power tuning in a successive approximation analog-to-digital converter | |
| US5455583A (en) | Combined conventional/neural network analog to digital converter | |
| JP2001024509A (ja) | 自己補正方式電荷再配分逐次比較型ａｄ変換器 | |
| US6927723B2 (en) | A/D converter and A/D conversion method | |
| CN114567323A (zh) | 一种差分输入电压电荷比例缩放sar_adc | |
| JPH07106969A (ja) | アナログ／デジタル変換器 | |
| US6304203B1 (en) | Successive approximation AD converter and microcomputer incorporating the same | |
| US20040189504A1 (en) | Semi-flash A/D converter with minimal comparator count | |
| JPS6177430A (ja) | アナログ・デジタル変換器 | |
| JP2004289759A (ja) | Ａ／ｄ変換器 | |
| JPS59167112A (ja) | デイジタル・アナログ変換器 | |
| JPH06164399A (ja) | 完全差動式逐次比較型ａ／ｄ変換器 | |
| JP3792363B2 (ja) | Ａ／ｄ変換器 | |
| JPS63501671A (ja) | トリムされていない１２ビットモノトニック全容量性ａ／ｄコンバ−タ |