JPH0936930A - 通信制御回路 - Google Patents

Abstract

(57)【要約】 【目的】 異なる標準インタフェース間を接続してデー
タを転送する通信制御回路に関し、比較的簡単な構成で
高速処理を可能とする。 【構成】 ＲＳ−２３２Ｃ等の一方の標準インタフェー
スからＲＳ−４２２等の他方の標準インタフェースに変
換してデータを送受信する通信制御回路であって、入出
力信号間の電圧レベル，平衡−不平衡等の変換を行うド
ライバ／レシーバ２と、転送データの同期検出，シリア
ル・パラレル変換，転送モード選択，パリティチェック
等を行うトランスミッタ／レシーバ４と、このトランス
ミッタ／レシーバ４にモードパラメータを設定し、且つ
動作コマンドライト，データライト，コマンドリード，
データリードを１システムクロック内で制御する制御部
３と、１ブロック分のデータを一時的に蓄積するランダ
ムアクセスメモリ７，８とを含む構成を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ伝送装置等の装
置と、パーソナルコンピュータ等の装置との間のインタ
フェース変換を行って接続する通信制御回路に関する。
データ伝送装置の監視，試験等を外部のパーソナルコン
ピュータ（パソコン）によって行う場合、データ伝送装
置は、例えば、ＲＳ−４２２のインタフェースを備え、
パソコンは、例えば、ＲＳ−２３２Ｃのインタフェース
を備えている場合が一般的であるから、インタフェース
変換を行って接続する必要がある。このようなインタフ
ェース変換を行って接続する通信制御回路の効率化が要
望されている。

【０００２】

【従来の技術】図７は従来例の説明図であり、５１はパ
ソコン、５２はデータ伝送装置、５３は通信制御回路、
５４，５５はインタフェース回路（ＩＮＦ）、５６はユ
ニットである。データ伝送装置５２は、複数のユニット
５６によって構成され、又インタフェース回路５５及び
内部は、標準インタフェースのＲＳ−４２２を適用した
構成を有し、又パソコン５１のインタフェース回路５４
は、標準インタフェースのＲＳ−２３２Ｃを適用した構
成を有する場合が一般的である。

【０００３】従って、パソコン５１とデータ伝送装置５
２との間は、インタフェース変換を行う通信制御回路５
３を介して接続され、パソコン５１からデータ伝送装置
５２の監視，試験及びユニット５６対応の監視，試験等
を行う為のコマンドやデータの伝送を通信制御回路５３
を介して行うことになる。

【０００４】標準インタフェースのＲＳ−２３２Ｃは不
平衡型のインタフェースであり、又標準インタフェース
のＲＳ−４２２は平衡型のインタフェースである。図８
は平衡型及び不平衡型インタフェース回路の説明図であ
り、（Ａ）は平衡型インタフェース回路を示し、（Ｂ）
は不平衡型インタフェース回路を示す。又６１はドライ
バ、６２はレシーバ、６３は終端抵抗、Ａは正出力端
子、Ｂは負出力端子、Ｃはアース端子を示す。

【０００５】図８の（Ａ）に示す平衡型インタフェース
回路に於いては、トライバ６１の正負出力端子Ａ，Ｂと
レシーバ６２の入力端子とを接続するように、ケーブル
によって相互間を接続する。又図８の（Ｂ）に示す不平
衡型インタフェース回路に於いては、ドライバ６１の正
出力端子Ａとアース端子Ｃとをレシーバ６２の入力端子
に接続するように、ケーブルによって相互間を接続す
る。

【０００６】前述の標準インタフェースのＲＳ−２３２
Ｃは、図８の（Ｂ）の不平衡型インタフェース回路の構
成を適用して相互間を接続することになり、信号レベル
は、“１”を−５Ｖ〜−１５Ｖの範囲、“０”を＋５Ｖ
〜＋１５Ｖの範囲となるように規定されている。又デー
タの転送は、同期式と非同期式との何れかを適用した直
列データ転送となる。又前述の標準インタフェースのＲ
Ｓ−４２２は、図８の（Ａ）の平衡型インタフェース回
路の構成を適用して相互間を接続することになり、信号
レベルは、“１”を正出力端子Ａが負出力端子Ｂに対し
て負、“０”を正出力端子Ａが負出力端子Ｂに対して正
であり、又正負出力端子Ａ，Ｂ間及び正負出力端子Ａ，
Ｂとアース端子との間の出力開放電圧が６Ｖ以下、５０
Ω終端時の出力電圧が２Ｖ以上或いは出力開放電圧の５
０％以上であることが規定されている。又標準インタフ
ェースのＲＳ−４２３は、ＲＳ−４２２とほぼ同様な内
容であるが、不平衡型のインタフェース回路に適用され
る。

【０００７】図７に於ける通信制御回路５３は、前述の
ように、パソコン５１側の標準インタフェースＲＳ−２
３２Ｃと、データ伝送装置５２側の標準インタフェース
ＲＳ−４２２とのインタフェース変換を行うものであ
り、その変換処理は、ソフトウェアにより実行するもの
であった。

【０００８】図９は従来例のフローチャートであり、図
７に於ける通信制御回路５３の動作の概要を示す。先
ず、リセットし（Ａ）、次にモードパラメータを設定し
（Ｂ）、同期モードか否かを判定し（Ｃ）、同期モード
でない場合はステップ（Ｈ）に移行し、同期モードの場
合は二重同期方式か否かを判定し（Ｄ）、二重同期方式
でない場合はステップ（Ｇ）に移行し、同期キャラクタ
１の書込みを行い、ステップ（Ｈ）に移行する。又二重
同期方式の場合は、同期キャラクタ１の書込みを行い
（Ｅ）、次に同期キャラクタ２の書込みを行い（Ｆ）、
ステップ（Ｈ）に移行する。

【０００９】ステップ（Ｈ）に於いては動作コマンドの
書込みを行い、次にステータス読出し、動作コマンドの
書込み、受信データ読出し、送信データ書込みを行う
（Ｉ）。そして、ステータスがコマンドかデータかを判
定し（Ｊ）、ステータスの場合はステータスの読出しを
行い、制御端子（ＣＯＮＴ端子）を“１”とする
（Ｋ）。又データの場合は送受信データの書込み，読出
しを行い、制御端子（ＣＯＮＴ端子）を“０”とする
（Ｌ）。又コマンドの場合は動作コマンドの書込みを行
い、制御端子（ＣＯＮＴ端子）を“１”とし（Ｍ）、ソ
フトウェアリセットか否かを判定し（Ｎ）、リセットの
場合はステップ（Ｂ）へ移行し、リセットでない場合は
ステップ（Ｊ）へ移行する。

【００１０】

【発明が解決しようとする課題】前述のように、従来例
の通信制御回路５３は、ＲＳ−２３２Ｃ，ＲＳ−４２２
等の異なる標準インタフェース間をソフトウェアによっ
て変換処理するものであり、又図９に示すようにソフト
ウェア処理によって送受信を制御するものである。例え
ば、ソフトウェアによる変換処理に於いて、１バイト処
理する為に約８０ステップ程度を必要とするものであ
り、ソフトウェアは他の処理も行うものであるから、異
なる標準インタフェースを有する装置間のデータを高速
で転送制御することは容易でなかった。本発明は、比較
的簡単な構成によって、異なる標準インタフェースを有
する装置間のデータの高速転送を可能とすることを目的
とする。

【００１１】

【課題を解決するための手段】本発明の通信制御回路
は、図１を参照して説明すると、ＲＳ−２３２Ｃのよう
な一方の形式の標準インタフェースからＲＳ−４２２の
ような他方の形式の標準インタフェースに変換してデー
タを送受信する通信制御回路に於いて、入出力信号間の
電圧レベルと平衡−不平衡との何れか一方又は両方の変
換を行うドライバ／レシーバ２と、このドライバ／レシ
ーバ２と接続されて、転送するデータの同期検出，シリ
アル・パラレル変換，転送モードの選択，データのパリ
ティチェック等を行うトランスミッタ／レシーバ４と、
このトランスミッタ／レシーバ４にモードパラメータを
初期設定し、且つこのランスミッタ／レシーバ４を、動
作コマンドライト，データライト，コマンドリード，デ
ータリードの動作モードに、システムクロック信号の周
期毎に繰り返して制御し、一方の形式の標準インタフェ
ースと他方の形式の標準インタフェースとの間の変換処
理を行わせる制御部３とを備えている。

【００１２】又一方の形式の標準インタフェース又は他
方の形式の標準インタフェースの装置と、前記トランス
ミッタ／レーシーバとの間に、制御部３によってタイミ
ングが制御され、且つ少なくとも１ブロック分のデータ
を一時的に蓄積するランダムアクセスメモリ７，８を設
けることができる。

【００１３】又ランダムアクセスメモリ７，８を、デュ
アルポート・ランダムアクセスメモリにより構成するこ
とができる。

【００１４】又制御部３は、手動又は外部から入力した
モードパラメータを設定する設定部１４と、この設定部
１４のモードパラメータを初期設定時にトランスミッタ
／レシーバ４のモードレジスタ１５に設定する構成とを
備えることができる。

【００１５】

【作用】パソコン等の標準インタフェースがＲＳ−２３
２Ｃ等の装置１と、データ伝送装置等の標準インタフェ
ースがＲＳ−４２２等の装置１１との間に接続した通信
制御回路であって、ドライバ／レシーバ２に於いて、信
号レベルの変換や平衡−不平衡変換を行い、制御部３か
ら設定されたモードパラメータに従って且つ制御部３か
らのタイミング制御従って、動作コマンドライト，デー
タライト，コマンドリード，データリードの動作モード
によって、同期検出やシリアル・パラレル変換を行い、
異なる標準インタフェース間の変換によってデータを転
送する。

【００１６】又トランスミッタ／レシーバ４と装置１１
との間にランダムアクセスメモリ７，８を配置する。こ
のランダムアクセスメモリ７，８は、制御部３からのタ
イミング制御によって装置１１との間のデータを一時的
に蓄積し、バッファの機能を果たすものである。

【００１７】このランダムアクセスメモリ７，８をデュ
アルポート・ランダムアクセスメモリとした場合、デー
タのリード・ライトを同時的に行うことが可能となり、
制御部３による制御が容易となる。

【００１８】又制御部３の設定部１４は、複数の設定ス
イッチ等により構成し、同期，非同期，ボーレート，パ
リティチェックの有無等のモードパラメータを設定して
おき、初期設定時に、この設定部１４に設定されたモー
ドパラメータをトランスミッタ／レシーバ４のモードレ
ジスタ１５に設定する。

【００１９】

【実施例】図１は本発明の実施例の説明図であり、１は
一方の形式の標準インタフェースの例えばＲＳ−２３２
Ｃの装置（以下パソコンとする）、２はドライバ／レシ
ーバ、３は制御部、４はトランスミッタ／レシーバ、
５，６は送信レジスタ及び受信レジスタ、７，８はラン
ダムアクセスメモリ、９はレシーバ、１０はドライバ、
１１は他方の形式の標準インタフェースの例えばＲＳ−
４２２の装置（以下データ伝送装置とする）、１２はＲ
Ｓ−２３２Ｃのインタフェース回路（ＩＦ）、１３はＲ
Ｓ−４２２のインタフェース回路（ＩＦ）、１４は設定
部、１５はモードコマンドレジスタである。

【００２０】制御部３は、モードパラメータの設定や送
受信クロック信号の設定等を行う設定部１４と、図示を
省略している論理制御を行うプロセッサやクロック発生
部，分配部等を含むものである。又ドライバ／レシーバ
２は、例えば、図８に示すように、正負出力端子を備え
たドライバ６１及び差動増幅器の構成を有するレシーバ
６２とにより構成し、正負出力端子Ａ，Ｂ及びアース端
子Ｃの選択接続によって、平衡−平衡，平衡−不平衡等
によるデータの送受信を行うものである。又パソコン１
の標準インタフェースはＲＳ−２３２Ｃであるから、ド
ライバ／レシーバ２との間は不平衡型のインタフェース
回路となる。

【００２１】又送信レジスタ５と受信レジスタ６とは、
トランスミッタ／レシーバ４との間で１バイトのデータ
を並列に転送する場合のラッチ回路に相当する。又ラン
ダムアクセスメモリ７，８は、１ブロックのデータを一
時的に蓄積できる容量を有するものであり、制御部３に
よりデータのリード，ライトが制御される。又デュアル
ポート・ランダムアクセスメモリとすることができる。
又レシーバ９とドライバ１０とは、データ伝送装置１１
のインタフェース回路１３との間を、標準インタフェー
スのＲＳ−４２２に従ってデータを送受信するものであ
る。即ち、平衡型のインタフェース回路となる。

【００２２】又ドライバ／レシーバ２と接続されたトラ
ンスミッタ／レシーバ４は、例えば、図２に示す構成を
有するものである。同図に於いて、２０は制御論理部、
２１はモードレジスタ、２２はコマンドレジスタ、２３
はステータスレジスタ、２４は送信データバッファレジ
スタ、２５は受信データバッファレジスタ、２６は同期
キャラクタレジスタ、２７は送信バッファ・送信部、２
８は受信バッファ・受信部、２９はモデム制御部、３０
は内部バス、３１はデータバスを示し、半導体集積回路
（ＩＣ）化されている。

【００２３】制御論理部２０は、図１の制御部３と接続
され、制御部３からのクロック信号等に従って各部を制
御するものである。又モードレジスタ２１は、制御部３
の設定部１４に設定したモードパラメータが、電源投入
等による初期設定時に設定される。又コマンドレジスタ
２２は、制御部３等からのコマンドが書込まれる。又ス
テータスレジスタ２３は、送信データバッファレジスタ
２４や受信データバッファレジスタ２５の状態やモデム
制御部２９に接続された信号線の状態やエラー情報等の
ステータス情報を保持する。

【００２４】又送信データバッファレジスタ２４は、送
信レジスタ５（図１参照）からデータバス３１を介して
加えられた送信データを保持し、送信バッファ・送信部
２７に転送する。又受信データバッファレジスタ２５
は、受信バッファ・受信部２８からのデータを保持し、
データバス３１を介して受信データとして受信レジスタ
６（図１参照）に送出する。又同期キャラクタレジスタ
２６は、同期モードに於いて、モードパラメータの次の
１又は２個の同期キャラクタを保持するもので、データ
受信時に、この同期キャラクタと受信したキャラクタと
を比較し、比較一致の時に同期確立とする。

【００２５】又送信バッファ・送信部２７は、送信デー
タバッファレジスタ２４からの転送されたパラレルデー
タをシリアルデータに変換し、スタートビット，ストッ
プビット，パリティビットの付加等を行ってドライバ／
レシーバ２（図１参照）に送出する。又受信バッファ・
受信部２８は、ドライバ／レシーバ２（図１参照）から
のシリアル受信データをパラレルデータに変換し、モー
ドパラメータに従ってチェックし、編集して受信データ
バッファレジスタ２５に転送する。その場合、調歩同期
モードに於けるスタートビット，ストップビットの検
出，パリティビットのチェック等を行い、又同期モード
に於ける同期キャラクタの検出，パリティビットのチェ
ック等を行う。又モデム制御部２９は、モデムが接続さ
れた場合の制御部である。

【００２６】図３はモードパラメータの設定説明図であ
り、制御部３の設定部１４の一部をスイッチＳＷ１〜Ｓ
Ｗ８により構成した場合を示す。又スイッチＳＷ１〜Ｓ
Ｗ８のオン（ＯＮ），オフ（ＯＦＦ）によるデータビッ
トは、ＢＩＴ７〜ＢＩＴ０が対応する場合を示す。この
スイッチＳＷ１，ＳＷ２によりデータビット用ボーレー
トを設定し、スイッチＳＷ３，ＳＷ４によりキャラクタ
ビット長を設定し、スイッチＳＷ５，ＳＷ６によりパリ
ティチェックの有無を設定し、スイッチＳＷ７，ＳＷ８
によりストップビット長を設定することができる。

【００２７】従って、図示の設定状態、即ち、ＳＷ１＝
ＯＦＦ，ＳＷ２＝ＯＮにより２４００ｂｐｓのボーレー
トを設定し、ＳＷ３＝ＯＮ，ＳＷ４＝ＯＮによりキャラ
クタビット長が８ビットであることを設定し、ＳＷ５＝
ＯＦＦ，ＳＷ６＝ＯＦＦによりパリティチェックなしを
設定し、ＳＷ７＝ＯＮ，ＳＷ８＝ＯＦＦによりストップ
ビット長を１ビットに設定することができる。なお、ス
イッチＳＷ１〜ＳＷ８は、各種の小型手動設定スイッチ
を適用することができる。又設定部１４をメモリによっ
て構成し、パソコン１からモードパラメータを設定する
ことも可能である。

【００２８】図４は送受信クロックの設定説明図であ
り、制御部３の設定部１４の一部を設定器ＴＭ１，ＴＭ
２，ＴＭ６により構成した場合を示す。設定器ＴＭ１
は、接点２，３間をショートし、設定器ＴＭ２は、接点
１，２間をショートし、設定器ＴＭ６は、接点２，３間
をショートした場合を示し、これによって、ボーレート
クロック信号を、３８４ｋＨｚに設定する場合を示す。

【００２９】図５は本発明の実施例のタイミング説明図
であり、（Ｒ）はリードタイミング信号、（Ｗ）はライ
トタイミング信号、（ＣＭＤＴ）はコマンドタイミング
信号を示し、リードタイミング信号（Ｒ）及びライトタ
イミング信号（Ｗ）はシステムクロック信号に同期した
ものである。又このシステムクロック信号の１周期を４
分割し、（Ｒ）＝“１”，（Ｗ）＝“０”，（ＣＭＤ
Ｔ）＝“１”の期間を動作コマンドライト、（Ｒ）＝
“１”，（Ｗ）＝“０”，（ＣＭＤＴ）＝“０”の期間
をデータライト、（Ｒ）＝“０”，（Ｗ）＝“１”，
（ＣＭＤＴ）＝“１”の期間をコマンドリード、（Ｒ）
＝“０”，（Ｗ）＝“１”，（ＣＭＤＴ）＝“０”の期
間をデータリードとする。

【００３０】制御部３からトランスミッタ／レシーバ４
の制御論理部２０に、前述のシステムクロック信号に同
期した前述のリードタイミング信号（Ｒ）とライトタイ
ミング信号（Ｗ）とコマンドタイミング信号（ＣＭＤ
Ｔ）とが加えられることにより、制御論理部２０は、動
作コマンドライト，データライト，コマンドリード，デ
ータリードの期間に対応して各部を制御することにな
る。例えば、データライトの期間で１バイト分のデータ
を送信し、データリードの期間で１バイト分のデータを
受信する。この場合の各タイミング信号の速度を大きく
することが容易であるから、各タイミング信号の速度に
対応して送受信データの速度を大きくすることができ
る。

【００３１】図６は本発明の実施例の動作説明図であ
り、電源オン又はシステムリセットにより（１）、予め
制御部３の設定部１４に設定したモードパラメータを、
トランスミッタ／レシーバ４のモードレジスタ１５に設
定する（２）。そして、図５に示すタイミングに従っ
て、動作コマンドライト（３）、データライト（４）、
コマンドリード（５）、データリード（６）の動作を行
い、処理終了か否かを判定し（７）、終了でない場合
は、ステップ（３）に移行する。又終了の場合は、例え
ば、電源オフとする。

【００３２】例えば、パソコン１からデータ伝送装置１
１に、調歩同期により２４００ｂｐｓの速度で７２バイ
トのデータを送信する場合、トランスミッタ／レシーバ
４のモードレジスタ１５に、図３に示すモードパラメー
タが設定され、パソコン１のインタフェース回路１２か
らドライバ／レシーバ２に、標準インタフェースのＲＳ
−２３２Ｃに従ってシリアルデータとして送信される。

【００３３】トランスミッタ／レシーバ４は、シリアル
データを同期検出により８ビットパラレルに変換し、受
信レジスタ６に１バイトのデータをラッチし、その１バ
イトのデータをランダムアクセスメモリ８に書込む。こ
のランダムアクセスメモリ８は前述のように所定バイト
を１ブロックとし、１ブロック分を蓄積できる容量を有
するものである。そして、ランダムアクセスメモリ８か
ら読出したデータをドライバ１０を介してデータ伝送装
置１１のインタフェース回路１３にシリアルデータとし
て転送する。この場合、制御部３は、図示を省略したア
ドレスカウンタ等を備え、ランダムアクセスメモリ８に
対して０〜７１のライトアドレス及びリードアドレスを
発生して、データのライト及びリードを制御するもので
ある。

【００３４】又データ伝送装置１１からパソコン１に対
するデータは、インタフェース回路１３，レシーバ９，
ランダムアクセスメモリ７，送信レジスタ５，トランス
ミッタ／レシーバ４，ドライバ／レシーバ２の経路で転
送される。又ランダムアクセスメモリ７，８をデュアル
ポート・ランダムアクセスメモリとした場合、両方のポ
ートにアドレス制御線があるから、リード，ライトの切
替えを行うことなく、データのリード，ライトが可能と
なり、制御が容易となる。

【００３５】又パソコン１からトランスミッタ／レシー
バ４のモードレジスタ１５及びコマンドレジスタに設定
されたモードパラメータやコマンドを設定又は確認する
構成とすることができるもので、例えば、モードレジス
タとコマンドレジスタとの内容をバイト単位で転送する
構成とすることができる。

【００３６】前述の実施例は、標準インタフェースのＲ
Ｓ−２３２ＣとＲＳ−４２２との間のインタフェース変
換によるデータ転送の場合を示すが、他の標準インタフ
ェース、例えば、ＲＳ−４２３或いはＶ１０，Ｖ１１等
による場合にも本発明を適用できるものである。又送信
レジスタ５や受信レジスタ６等を省略した構成とするこ
とも可能である。又トランスミッタ／レシーバ４は、図
２に示す構成以外の処理機能を有する構成とすることも
可能である。

【００３７】

【発明の効果】以上説明したように、本発明は、異なる
標準インタフェース間のインタフェース変換によりデー
タを転送する場合に、ハードウェアによるタイミング制
御によって行う構成としたもので、高速処理が可能とな
るから、例えば、ＲＳ−２３２Ｃの標準インタフェース
のパソコン１により、ＲＳ−４２２の標準インタフェー
スのデータ伝送装置１１の監視，試験等を行う場合のデ
ータの送受信を、比較的簡単な構成が且つ高速で行うこ
とができる利点がある。又ランダムアクセスメモリ７，
８を介在させることにより、複数バイトからなるデータ
についても安定な送受信が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の説明図である。

【図２】本発明の実施例の制御部のブロック図である。

【図３】モードパラメータの設定説明図である。

【図４】送受信クロックの設定説明図である。

【図５】本発明の実施例のタイミング説明図である。

【図６】本発明の実施例の動作説明図である。

【図７】従来例の説明図である。

【図８】平衡型及び不平衡型インタフェース回路の説明
図である。

【図９】従来例のフローチャートである。

【符号の説明】

１ パソコン ２ ドライバ／レシーバ ３ 制御部 ４ トランスミッタ／レシーバ ５ 送信レジスタ ６ 受信レジスタ ７，８ ランダムアクセスメモリ ９ レシーバ １０ ドライバ １１ データ伝送装置 １２，１３ インタフェース回路（ＩＦ） １４ 設定部 １５ モードレジスタ

Claims (4)

【特許請求の範囲】
1. 【請求項１】 一方の形式の標準インタフェースから他
   方の形式の標準インタフェースに変換してデータを送受
   信する通信制御回路に於いて、 入出力信号間の電圧レベルと平衡−不平衡との何れか一
   方又は両方の変換を行うドライバ／レシーバと、 該ドライバ／レシーバと接続されて、転送するデータの
   同期検出，シリアル・パラレル変換，転送モードの選
   択，データのパリティチェック等を行うトランスミッタ
   ／レシーバと、 該トランスミッタ／レシーバにモードパラメータを初期
   設定し、且つ該トランスミッタ／レシーバを、動作コマ
   ンドライト，データライト，コマンドリード，データリ
   ードの動作モードに、システムクロック信号の周期毎に
   繰り返して制御し、前記一方の形式の標準インタフェー
   スと前記他方の形式の標準インタフェースとの間の変換
   処理を行わせる制御部とを備えたことを特徴とする通信
   制御回路。
2. 【請求項２】 前記一方の形式の標準インタフェース又
   は前記他方の形式の標準インタフェースの装置と、前記
   トランスミッタ／レシーバとの間に、前記制御部によっ
   てタイミングが制御され、且つ少なくとも１ブロック分
   のデータを一時的に蓄積するランダムアクセスメモリを
   設けたことを特徴とする請求項１記載の通信制御回路。
3. 【請求項３】 前記ランダムアクセスメモリを、デュア
   ルポート・ランダムアクセスメモリにより構成したこと
   を特徴とする請求項２記載の通信制御回路。
4. 【請求項４】 前記制御部は、手動又は外部から入力し
   たモードパラメータを設定する設定部と、該設定部のモ
   ードパラメータを初期設定時に前記トランスミッタ／レ
   シーバのモードレジスタに設定する構成とを備えたこと
   を特徴とする請求項１記載の通信制御回路。