JPH0937100A - 映像表示位置制御回路 - Google Patents
映像表示位置制御回路Info
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- JPH0937100A JPH0937100A JP20744095A JP20744095A JPH0937100A JP H0937100 A JPH0937100 A JP H0937100A JP 20744095 A JP20744095 A JP 20744095A JP 20744095 A JP20744095 A JP 20744095A JP H0937100 A JPH0937100 A JP H0937100A
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- Japan
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- circuit
- signal
- timing generation
- generation circuit
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Abstract
(57)【要約】
【課題】 任意の水平同期周波数の映像信号に対する水
平同期信号の再生を良好に行って、水平表示位置の制御
を安定して行う。 【解決手段】 プログラマブルカウンタ１４は、外部入
力水平同期信号Ｈinと同一の周波数でカウント動作す
る。位相検波器１０では、可変遅延回路１８の出力遅延
信号Ｈdと外部入力同期信号の位相が比較され、検波結
果に基づいて電圧制御発振回路１２が発振制御され、更
にはプログラマブルカウンタ１４のカウント動作が制御
される。このカウント動作に応じてタイミング生成回路
１６で同期信号ＨGが再生され、これが可変遅延回路１
８で遅延されてＨdが位相検波器１０に供給される。同
期信号ＨGは、遅延回路２０による遅延の後に再生同期
信号ＨOUTとして出力される。
平同期信号の再生を良好に行って、水平表示位置の制御
を安定して行う。 【解決手段】 プログラマブルカウンタ１４は、外部入
力水平同期信号Ｈinと同一の周波数でカウント動作す
る。位相検波器１０では、可変遅延回路１８の出力遅延
信号Ｈdと外部入力同期信号の位相が比較され、検波結
果に基づいて電圧制御発振回路１２が発振制御され、更
にはプログラマブルカウンタ１４のカウント動作が制御
される。このカウント動作に応じてタイミング生成回路
１６で同期信号ＨGが再生され、これが可変遅延回路１
８で遅延されてＨdが位相検波器１０に供給される。同
期信号ＨGは、遅延回路２０による遅延の後に再生同期
信号ＨOUTとして出力される。
Description
【０００１】
【発明の属する技術分野】本発明は、映像表示機器にか
かり、更に具体的には、映像の水平方向の表示位置を補
正制御する映像表示位置制御回路に関する。
かり、更に具体的には、映像の水平方向の表示位置を補
正制御する映像表示位置制御回路に関する。
【０００２】
【背景技術と発明が解決しようとする課題】ＣＲＴやプ
ロジェクタなどの映像表示機器においては、近年マルチ
スキャン化が進み、一つの機器で複数のＴＶ信号に対応
するようになってきている。また、他方では映像表示機
器のデジタル化も進み、コンバーゼンス補正などをデジ
タル的に行うことが常識となってきている。このような
中で、複数の標準ＴＶ信号を安価で生成する必要が高ま
っており、本発明はそのような要望に沿ったものであ
る。
ロジェクタなどの映像表示機器においては、近年マルチ
スキャン化が進み、一つの機器で複数のＴＶ信号に対応
するようになってきている。また、他方では映像表示機
器のデジタル化も進み、コンバーゼンス補正などをデジ
タル的に行うことが常識となってきている。このような
中で、複数の標準ＴＶ信号を安価で生成する必要が高ま
っており、本発明はそのような要望に沿ったものであ
る。
【０００３】従来、プロジェクタやモニタなどで画面上
における水平表示位置を制御する映像表示位置制御回路
としては、図１２に示すように固定遅延回路及び可変遅
延回路を組合せたものがある。図１３のタイムチャート
も参照して説明すると、外部から入力された水平同期信
号Ｓin（図１３（A）参照）は、まず遅延回路９００に
供給され、ここで１Ｈ（１水平走査期間，あるいは水平
同期信号の周期）弱の遅延がかけられる（図１３（B）
参照）。遅延回路９００の出力Ｓdは可変遅延回路９０
２に供給され、ここで水平表示位置制御信号ＳHに基づ
いて所望の可変遅延が行われる。可変遅延回路９０２の
出力Ｓdvは、図１３（C）に示すようになり、これによ
って水平表示位置の制御（補正）が行われている。
における水平表示位置を制御する映像表示位置制御回路
としては、図１２に示すように固定遅延回路及び可変遅
延回路を組合せたものがある。図１３のタイムチャート
も参照して説明すると、外部から入力された水平同期信
号Ｓin（図１３（A）参照）は、まず遅延回路９００に
供給され、ここで１Ｈ（１水平走査期間，あるいは水平
同期信号の周期）弱の遅延がかけられる（図１３（B）
参照）。遅延回路９００の出力Ｓdは可変遅延回路９０
２に供給され、ここで水平表示位置制御信号ＳHに基づ
いて所望の可変遅延が行われる。可変遅延回路９０２の
出力Ｓdvは、図１３（C）に示すようになり、これによ
って水平表示位置の制御（補正）が行われている。
【０００４】しかしながら、以上のような背景技術に
は、次のような不都合がある。 （1）外部入力水平同期信号Ｓinに対して再生水平同期
信号Ｓdvが前後に可変可能とするために、固定遅延回路
９００による１Ｈ弱の遅延が必要となる。この固定遅延
回路をデジタル的に設計すると、回路規模が大きくなっ
てしまう。また、モノマルチバイブレータなどのアナロ
グ回路で設計すると、今度は温度特性など動作の安定度
に問題が生ずる。 （2）水平同期周波数の異なる複数の映像信号に対応可
能とするためには、固定遅延回路が非常に複雑な構成と
なってしまう。 （3）制御系がループを構成していないため、耐ノイズ
性に欠けるという不都合もある。
は、次のような不都合がある。 （1）外部入力水平同期信号Ｓinに対して再生水平同期
信号Ｓdvが前後に可変可能とするために、固定遅延回路
９００による１Ｈ弱の遅延が必要となる。この固定遅延
回路をデジタル的に設計すると、回路規模が大きくなっ
てしまう。また、モノマルチバイブレータなどのアナロ
グ回路で設計すると、今度は温度特性など動作の安定度
に問題が生ずる。 （2）水平同期周波数の異なる複数の映像信号に対応可
能とするためには、固定遅延回路が非常に複雑な構成と
なってしまう。 （3）制御系がループを構成していないため、耐ノイズ
性に欠けるという不都合もある。
【０００５】この発明は、以上の点に着目したもので、
その目的は、任意の水平同期周波数の映像信号に対する
水平同期信号の再生を良好に行って、水平表示位置の制
御を安定して行うことができる簡便な構成の映像表示位
置制御回路を提供することを、その目的とするものであ
る。
その目的は、任意の水平同期周波数の映像信号に対する
水平同期信号の再生を良好に行って、水平表示位置の制
御を安定して行うことができる簡便な構成の映像表示位
置制御回路を提供することを、その目的とするものであ
る。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、この発明は、外部水平同期信号と可変遅延回路の遅
延出力に基づいて位相検波を行って検波信号を電圧制御
発振回路に供給する位相検波器；検波信号に基づいて発
振を行って発振信号をプログラマブルカウンタに供給す
る電圧制御発振回路；外部水平同期信号に対応する周波
数で行われるカウント動作が、電圧制御発振回路の発振
信号によって制御されるプログラマブルカウンタ；プロ
グラマブルカウンタのカウント周期であって、所定のタ
イミングで同期信号を出力する第１のタイミング生成回
路；第１のタイミング生成回路によって生成された同期
信号に、外部制御指示に基づく遅延を行って出力する可
変遅延回路；第１のタイミング生成回路によって生成さ
れた同期信号に、一定の遅延を行って出力する遅延回
路；を備え、位相検波器，電圧制御発振回路，プログラ
マブルカウンタ，タイミング生成回路，可変遅延回路に
よってＰＬＬを構成したことを特徴とするものである。
め、この発明は、外部水平同期信号と可変遅延回路の遅
延出力に基づいて位相検波を行って検波信号を電圧制御
発振回路に供給する位相検波器；検波信号に基づいて発
振を行って発振信号をプログラマブルカウンタに供給す
る電圧制御発振回路；外部水平同期信号に対応する周波
数で行われるカウント動作が、電圧制御発振回路の発振
信号によって制御されるプログラマブルカウンタ；プロ
グラマブルカウンタのカウント周期であって、所定のタ
イミングで同期信号を出力する第１のタイミング生成回
路；第１のタイミング生成回路によって生成された同期
信号に、外部制御指示に基づく遅延を行って出力する可
変遅延回路；第１のタイミング生成回路によって生成さ
れた同期信号に、一定の遅延を行って出力する遅延回
路；を備え、位相検波器，電圧制御発振回路，プログラ
マブルカウンタ，タイミング生成回路，可変遅延回路に
よってＰＬＬを構成したことを特徴とするものである。
【０００７】また、他の発明によれば、前記プログラマ
ブルカウンタのカウント周期であって、外部制御指示に
基づくタイミングでクランプパルス又はブランキングパ
ルスを出力する第２又は第３のタイミング生成回路が設
けられる。更に、他の発明によれば、前記第２又は第３
のタイミング生成回路の外部制御指示に前記可変遅延回
路の外部制御指示をフィードバックするための減算器が
設けられる。
ブルカウンタのカウント周期であって、外部制御指示に
基づくタイミングでクランプパルス又はブランキングパ
ルスを出力する第２又は第３のタイミング生成回路が設
けられる。更に、他の発明によれば、前記第２又は第３
のタイミング生成回路の外部制御指示に前記可変遅延回
路の外部制御指示をフィードバックするための減算器が
設けられる。
【０００８】本発明によれば、（1）ＰＬＬを構成して
いるので、回路規模が小さくかつ安定度の高い水平表示
位置調整が可能となる。また、耐ノイズ性にも優れてい
る。（2）プログラマブルカウンタを利用していている
ので、水平同期周波数が異なる複数の映像信号に対して
水平位置調整を行うことができる。この発明の前記及び
他の目的，特徴，利点は、次の詳細な説明及び添付図面
から明瞭になろう。
いるので、回路規模が小さくかつ安定度の高い水平表示
位置調整が可能となる。また、耐ノイズ性にも優れてい
る。（2）プログラマブルカウンタを利用していている
ので、水平同期周波数が異なる複数の映像信号に対して
水平位置調整を行うことができる。この発明の前記及び
他の目的，特徴，利点は、次の詳細な説明及び添付図面
から明瞭になろう。
【０００９】
【発明の実施の形態】以下、発明の実施の形態につい
て、実施例を参照しながら詳細に説明する。
て、実施例を参照しながら詳細に説明する。
【００１０】
【実施例１】図１には、実施例１の構成が示されてい
る。位相検波器１０，電圧制御発振回路１２，プログラ
マブルカウンタ１４，可変遅延回路１８によってＰＬＬ
が構成されている。そして、タイミング生成回路１６の
出力側が遅延回路２０を介して再生された同期信号の出
力側となっている。なお、点線部分については後述す
る。
る。位相検波器１０，電圧制御発振回路１２，プログラ
マブルカウンタ１４，可変遅延回路１８によってＰＬＬ
が構成されている。そして、タイミング生成回路１６の
出力側が遅延回路２０を介して再生された同期信号の出
力側となっている。なお、点線部分については後述す
る。
【００１１】位相検波回路１０は、外部から入力される
水平同期信号Ｈinと、可変遅延回路１８の出力Ｈdの位
相を比較して、位相差に応じた検波信号を出力する回路
である。電圧制御発振回路１２は、入力信号によって出
力信号の周波数を制御する回路である。プログラマブル
カウンタ１４は、外部から入力される映像信号の同期周
波数と同一の周波数となるようにカウント周期が設定で
きるもので、電圧制御発振回路１２から供給される信号
に基づいてカウント動作を行う回路である。タイミング
生成回路１６は、プログラマブルカウンタ１４のカウン
ト周期のタイミングで同期信号ＨGを生成するための回
路である。可変遅延回路１８は、水平表示位置制御信号
ＳHに対応する遅延量Ｔd1の遅延を入力信号ＨGに与えて
遅延信号Ｈdを出力する回路である。遅延回路２０は、
入力信号ＨGが一定の遅延量Ｔd2だけ遅れた同期信号ＨO
UTを出力する回路である。
水平同期信号Ｈinと、可変遅延回路１８の出力Ｈdの位
相を比較して、位相差に応じた検波信号を出力する回路
である。電圧制御発振回路１２は、入力信号によって出
力信号の周波数を制御する回路である。プログラマブル
カウンタ１４は、外部から入力される映像信号の同期周
波数と同一の周波数となるようにカウント周期が設定で
きるもので、電圧制御発振回路１２から供給される信号
に基づいてカウント動作を行う回路である。タイミング
生成回路１６は、プログラマブルカウンタ１４のカウン
ト周期のタイミングで同期信号ＨGを生成するための回
路である。可変遅延回路１８は、水平表示位置制御信号
ＳHに対応する遅延量Ｔd1の遅延を入力信号ＨGに与えて
遅延信号Ｈdを出力する回路である。遅延回路２０は、
入力信号ＨGが一定の遅延量Ｔd2だけ遅れた同期信号ＨO
UTを出力する回路である。
【００１２】次に、図２〜図４のタイムチャートを参照
しながら実施例の動作を説明する。プログラマブルカウ
ンタ１４は、外部から入力される映像の水平同期信号Ｈ
inと同一の周波数となるように、カウント周期が予め外
部から設定される。例えば、外部入力映像がＮＴＳＣ方
式の映像であるときは、その水平同期周波数１５．７ｋ
Ｈｚに相当する周期でカウント動作が行われるように設
定される。
しながら実施例の動作を説明する。プログラマブルカウ
ンタ１４は、外部から入力される映像の水平同期信号Ｈ
inと同一の周波数となるように、カウント周期が予め外
部から設定される。例えば、外部入力映像がＮＴＳＣ方
式の映像であるときは、その水平同期周波数１５．７ｋ
Ｈｚに相当する周期でカウント動作が行われるように設
定される。
【００１３】他方、位相検波器１０には、図２〜図４の
（A）に示すような外部水平同期信号Ｈinが供給され
る。位相検波器１０では、可変遅延回路１８から出力さ
れた遅延信号Ｈdの位相が比較され、検波結果が電圧制
御発振回路１２に供給される。電圧制御発振回路１２で
は、入力電圧に応じた発振が行われ、これに基づいてプ
ログラマブルカウンタ１４のカウント動作が制御され
る。そして、このカウント動作に応じてタイミング生成
回路１６で同期信号ＨGが再生され、これが可変遅延回
路１８で遅延されてＨdが位相検波器１０に供給され
る。このような動作がＰＬＬで行われ、定常状態では、
可変遅延回路１８の遅延出力Ｈdと外部水平同期信号Ｈi
nとが同一位相となる（図２〜図４の（A）及び（B）参
照）。
（A）に示すような外部水平同期信号Ｈinが供給され
る。位相検波器１０では、可変遅延回路１８から出力さ
れた遅延信号Ｈdの位相が比較され、検波結果が電圧制
御発振回路１２に供給される。電圧制御発振回路１２で
は、入力電圧に応じた発振が行われ、これに基づいてプ
ログラマブルカウンタ１４のカウント動作が制御され
る。そして、このカウント動作に応じてタイミング生成
回路１６で同期信号ＨGが再生され、これが可変遅延回
路１８で遅延されてＨdが位相検波器１０に供給され
る。このような動作がＰＬＬで行われ、定常状態では、
可変遅延回路１８の遅延出力Ｈdと外部水平同期信号Ｈi
nとが同一位相となる（図２〜図４の（A）及び（B）参
照）。
【００１４】ここで、可変遅延回路１８の入出力信号に
着目すると、出力信号Ｈdは入力信号ＨGよりも遅延量Ｔ
d1遅れた関係にある。別言すれば、入力信号ＨGは出力
信号Ｈdよりも遅延量Ｔd1進んだ関係にある。このた
め、信号ＨG，Ｈdの関係は、図２（B），（C）に示すよ
うになる。このような同期信号ＨGは、更に遅延回路２
０でＴd2の遅延の後、再生同期信号ＨOUTとして出力さ
れる（図２（D）参照）。この場合において、遅延量Ｔd
1は水平表示位置制御信号ＳHによって変化する。図２〜
図４の例を比較すると、図２のＴd1＜図３のＴd1＜図４
のＴd1の関係となっている。
着目すると、出力信号Ｈdは入力信号ＨGよりも遅延量Ｔ
d1遅れた関係にある。別言すれば、入力信号ＨGは出力
信号Ｈdよりも遅延量Ｔd1進んだ関係にある。このた
め、信号ＨG，Ｈdの関係は、図２（B），（C）に示すよ
うになる。このような同期信号ＨGは、更に遅延回路２
０でＴd2の遅延の後、再生同期信号ＨOUTとして出力さ
れる（図２（D）参照）。この場合において、遅延量Ｔd
1は水平表示位置制御信号ＳHによって変化する。図２〜
図４の例を比較すると、図２のＴd1＜図３のＴd1＜図４
のＴd1の関係となっている。
【００１５】これらに遅延回路２０による一定の遅延量
Ｔd2が加えられるので、全体としてみると、出力同期信
号Ｈoutの位相が入力水平同期信号Ｈinに対して動くこ
とになる。このＨoutを水平同期信号として映像機器
（図示せず）に供給してＨoutを基準に表示を行うと、
結果的に映像信号が動いたこととなり、映像表示位置の
補正を行うことができる。
Ｔd2が加えられるので、全体としてみると、出力同期信
号Ｈoutの位相が入力水平同期信号Ｈinに対して動くこ
とになる。このＨoutを水平同期信号として映像機器
（図示せず）に供給してＨoutを基準に表示を行うと、
結果的に映像信号が動いたこととなり、映像表示位置の
補正を行うことができる。
【００１６】図２はＴd1＜Ｔd2の場合であり、出力同期
信号Ｈoutは入力同期信号Ｈinより遅れたタイミングと
なる。図３はＴd1＝Ｔd2の場合であり、同期信号Ｈin，
Ｈoutは同相となる。つまり、この場合は水平方向の表
示位置の補正は行われない。また、図４はＴd1＞Ｔd2の
場合であり、結果的に出力同期信号Ｈoutを入力同期信
号Ｈinより進ませることができる。
信号Ｈoutは入力同期信号Ｈinより遅れたタイミングと
なる。図３はＴd1＝Ｔd2の場合であり、同期信号Ｈin，
Ｈoutは同相となる。つまり、この場合は水平方向の表
示位置の補正は行われない。また、図４はＴd1＞Ｔd2の
場合であり、結果的に出力同期信号Ｈoutを入力同期信
号Ｈinより進ませることができる。
【００１７】このように、実施例１によれば次のような
効果がある。 （1）ＰＬＬを利用しているので、回路規模が小さく、
かつ安定度の高い水平表示位置調整が可能となる。耐ノ
イズ性にも優れている。 （2）プログラマブルカウンタを利用しているので、水
平同期周波数の異なる複数の映像信号に対して水平位置
調整を行うことができる。なお、図１に点線で示すよう
に、可変遅延回路１８における遅延量を電圧制御発振回
路１２の出力クロックによって制御するようにすれば、
可変遅延をデジタル的に制御可能となり、安定度や制御
性の面から優れたものが得られる。
効果がある。 （1）ＰＬＬを利用しているので、回路規模が小さく、
かつ安定度の高い水平表示位置調整が可能となる。耐ノ
イズ性にも優れている。 （2）プログラマブルカウンタを利用しているので、水
平同期周波数の異なる複数の映像信号に対して水平位置
調整を行うことができる。なお、図１に点線で示すよう
に、可変遅延回路１８における遅延量を電圧制御発振回
路１２の出力クロックによって制御するようにすれば、
可変遅延をデジタル的に制御可能となり、安定度や制御
性の面から優れたものが得られる。
【００１８】
【実施例２】次に、図５〜図７を参照しながら実施例２
について説明する。この実施例２は、前記実施例１を改
良したもので、表示位置制御に伴って輝度信号のペデス
タルクランプ用パルス位置も制御するようにしたもので
ある。図５にブロック図を示すように、プログラマブル
カウンタ１４の出力側は、タイミング生成回路３０にも
接続されている。このタイミング生成回路３０には、外
部からクランプ位置制御信号ＳCが入力されている。
について説明する。この実施例２は、前記実施例１を改
良したもので、表示位置制御に伴って輝度信号のペデス
タルクランプ用パルス位置も制御するようにしたもので
ある。図５にブロック図を示すように、プログラマブル
カウンタ１４の出力側は、タイミング生成回路３０にも
接続されている。このタイミング生成回路３０には、外
部からクランプ位置制御信号ＳCが入力されている。
【００１９】上述したように、プログラマブルカウンタ
１４は、外部入力同期周波数でカウント動作を行ってお
り、図６（E）に示すようにこのカウント動作の周期で
タイミング生成回路３０からクランプパルスＨCが出力
される。周期内におけるタイミングは、クランプ位置制
御信号ＳCによって制御される。なお、図６（A）〜
（D）は、前記図２（A）〜（D）と同じ図である。
１４は、外部入力同期周波数でカウント動作を行ってお
り、図６（E）に示すようにこのカウント動作の周期で
タイミング生成回路３０からクランプパルスＨCが出力
される。周期内におけるタイミングは、クランプ位置制
御信号ＳCによって制御される。なお、図６（A）〜
（D）は、前記図２（A）〜（D）と同じ図である。
【００２０】図５中破線で囲まれたタイミング生成部の
詳細を示すと、図７のようになる。同図のように、タイ
ミング生成回路１６，３０は、いずれも２つのコンパレ
ータとフリップフロップによって構成されている。コン
パレータ１６Ａ，１６Ｂは、再生同期信号ＨGのスター
ト位置及びエンド位置のトリガーを発生するための回路
であり、これらによりフリップフロップ１６Ｃをセッ
ト，リセットすることで同期信号ＨGが生成される。コ
ンパレータ１６Ａ，１６Ｂにおける比較設定値を変更す
ることで、同期信号ＨGの幅を制御することができる。
詳細を示すと、図７のようになる。同図のように、タイ
ミング生成回路１６，３０は、いずれも２つのコンパレ
ータとフリップフロップによって構成されている。コン
パレータ１６Ａ，１６Ｂは、再生同期信号ＨGのスター
ト位置及びエンド位置のトリガーを発生するための回路
であり、これらによりフリップフロップ１６Ｃをセッ
ト，リセットすることで同期信号ＨGが生成される。コ
ンパレータ１６Ａ，１６Ｂにおける比較設定値を変更す
ることで、同期信号ＨGの幅を制御することができる。
【００２１】同様に、コンパレータ３０Ａ，３０Ｂは、
クランプパルスのスタート位置及びエンド位置のトリガ
ーを発生させるための回路であり、これらによりフリッ
プフロップ３０Ｃをセット，リセットすることでクラン
プパルスＨCが生成される。外部から入力されるクラン
プ位置制御信号ＳCの値を変えることによって、クラン
プパルスＨCの幅を制御することができる。
クランプパルスのスタート位置及びエンド位置のトリガ
ーを発生させるための回路であり、これらによりフリッ
プフロップ３０Ｃをセット，リセットすることでクラン
プパルスＨCが生成される。外部から入力されるクラン
プ位置制御信号ＳCの値を変えることによって、クラン
プパルスＨCの幅を制御することができる。
【００２２】
【実施例３】次に、図８〜図１０を参照しながら実施例
３について説明する。この実施例３は、上述した実施例
２を更に改良したものである。実施例２において可変遅
延量Ｔd1を変化させたとする。図８にはその様子が示さ
れており、（A）は外部入力映像信号，（B）は外部入力
水平同期信号Ｈinである。（C）〜（F）は、それぞれ、
可変遅延回路１６の遅延量がＴd1-1のときの同期信号Ｈ
G1，可変遅延出力Ｈd1，出力同期信号Ｈout1，クランプ
パルスＨc1である。ここで、同図（A）の映像信号に対
して、遅延量Ｔd1-1のときに再生されたクランプパルス
ＨC1が最適であったとする。
３について説明する。この実施例３は、上述した実施例
２を更に改良したものである。実施例２において可変遅
延量Ｔd1を変化させたとする。図８にはその様子が示さ
れており、（A）は外部入力映像信号，（B）は外部入力
水平同期信号Ｈinである。（C）〜（F）は、それぞれ、
可変遅延回路１６の遅延量がＴd1-1のときの同期信号Ｈ
G1，可変遅延出力Ｈd1，出力同期信号Ｈout1，クランプ
パルスＨc1である。ここで、同図（A）の映像信号に対
して、遅延量Ｔd1-1のときに再生されたクランプパルス
ＨC1が最適であったとする。
【００２３】この状態で表示位置を調整のために遅延量
をＴd1-2に変化させたとすると、同期信号ＨG2が同図
（G）に示すようになり、出力同期信号Ｈout2，クラン
プパルスＨc2は同図（H），（I）にそれぞれ示すように
タイミングが変化する。すなわち、クランプパルスＨC
は、（Ｔd1-2）−（Ｔd1-1）分だけ最適値から動くこと
になる。このように、実施例２では、表示位置制御がＰ
ＬＬのループ内で実現されているため、可変遅延量が大
きくなると、同期信号ＨG，出力同期信号Ｈout，クラン
プパルスＨCが入力同期信号Ｈinに対して位相が進み、
逆に可変遅延量が小さくなると、それらの信号の位相が
遅れるようになる。このため、実施例２では、再度クラ
ンプ位置制御信号ＳCによってクランプ位置の制御を行
う必要がある。すなわち、Ｔd1-2＞Ｔd1-1ならクランプ
位置制御を遅れ方向に、Ｔd1-2＜Ｔd1-1ならクランプ位
置制御を進み方向に再調整する必要がある。
をＴd1-2に変化させたとすると、同期信号ＨG2が同図
（G）に示すようになり、出力同期信号Ｈout2，クラン
プパルスＨc2は同図（H），（I）にそれぞれ示すように
タイミングが変化する。すなわち、クランプパルスＨC
は、（Ｔd1-2）−（Ｔd1-1）分だけ最適値から動くこと
になる。このように、実施例２では、表示位置制御がＰ
ＬＬのループ内で実現されているため、可変遅延量が大
きくなると、同期信号ＨG，出力同期信号Ｈout，クラン
プパルスＨCが入力同期信号Ｈinに対して位相が進み、
逆に可変遅延量が小さくなると、それらの信号の位相が
遅れるようになる。このため、実施例２では、再度クラ
ンプ位置制御信号ＳCによってクランプ位置の制御を行
う必要がある。すなわち、Ｔd1-2＞Ｔd1-1ならクランプ
位置制御を遅れ方向に、Ｔd1-2＜Ｔd1-1ならクランプ位
置制御を進み方向に再調整する必要がある。
【００２４】この実施例３は、表示位置制御及びクラン
プパルス位置制御を、互いに影響を与えることなくそれ
ぞれ独立して行うことができるようにしたものである。
図９には構成が示されており、タイミング生成回路３０
の制御信号入力側に減算器４２が設けられている。減算
器４０には水平表示位置制御信号ＱHとクランプ位置制
御信号ＱCが入力されており、ＱC−ＱHの減算が行われ
てタイミング生成回路３０に供給されるようになってい
る。すなわち、水平表示位置の調整時にタイミング生成
回路３０にフィードバックがかかる構成となっている。
その他の構成は、前記実施例２と同様である。
プパルス位置制御を、互いに影響を与えることなくそれ
ぞれ独立して行うことができるようにしたものである。
図９には構成が示されており、タイミング生成回路３０
の制御信号入力側に減算器４２が設けられている。減算
器４０には水平表示位置制御信号ＱHとクランプ位置制
御信号ＱCが入力されており、ＱC−ＱHの減算が行われ
てタイミング生成回路３０に供給されるようになってい
る。すなわち、水平表示位置の調整時にタイミング生成
回路３０にフィードバックがかかる構成となっている。
その他の構成は、前記実施例２と同様である。
【００２５】次に、図１０も参照してフィードバック部
分の動作を説明する。なお、図１０中の（A）〜（E）
は、図８の（B）〜（F）と同様である。今、水平表示位
置制御信号ＱHによる表示位置制御が時間Ｔ1のときにク
ランプタイミングが最適状態にあり、そのときのクラン
プ位置制御が時間Ｔoptであるとする（図１０（A）〜
（E）参照）。すると、このときのクランプ位置制御信
号ＱCによるクランプ位置制御は、減算器４０の減算処
理のため、Ｔ1＋Ｔoptとなる。
分の動作を説明する。なお、図１０中の（A）〜（E）
は、図８の（B）〜（F）と同様である。今、水平表示位
置制御信号ＱHによる表示位置制御が時間Ｔ1のときにク
ランプタイミングが最適状態にあり、そのときのクラン
プ位置制御が時間Ｔoptであるとする（図１０（A）〜
（E）参照）。すると、このときのクランプ位置制御信
号ＱCによるクランプ位置制御は、減算器４０の減算処
理のため、Ｔ1＋Ｔoptとなる。
【００２６】この状態で、表示位置制御をＴ1±△Ｔに
変化させたとすると、タイミング生成回路３０に印加さ
れる制御信号，すなわち減算器４０の出力は、（Ｔ1＋
Ｔopt）−（Ｔ1±△Ｔ）＝Ｔopt−（±△Ｔ）となる。
ここで、表示位置をΔＴ変化させたとすると、同図
（B），（F）に示すように、同期信号ＨGがΔＴ移動す
る。もし、上述した実施例２のように無修正であれば、
クランプパルスＨCは同図（E），（G）に示すように移
動してしまう。しかし、実施例３では、このΔＴ分の修
正が減算器４０で行われるので、同図（H）に示すよう
にクランプパルスＨCの位置は同図（E）に示す最適位置
から変化せず、最適タイミングの状態が維持される。
変化させたとすると、タイミング生成回路３０に印加さ
れる制御信号，すなわち減算器４０の出力は、（Ｔ1＋
Ｔopt）−（Ｔ1±△Ｔ）＝Ｔopt−（±△Ｔ）となる。
ここで、表示位置をΔＴ変化させたとすると、同図
（B），（F）に示すように、同期信号ＨGがΔＴ移動す
る。もし、上述した実施例２のように無修正であれば、
クランプパルスＨCは同図（E），（G）に示すように移
動してしまう。しかし、実施例３では、このΔＴ分の修
正が減算器４０で行われるので、同図（H）に示すよう
にクランプパルスＨCの位置は同図（E）に示す最適位置
から変化せず、最適タイミングの状態が維持される。
【００２７】なお、クランプパルスＨCを生成するタイ
ミング生成回路３０は、ＰＬＬの閉ループの外にあるの
で、クランプタイミングを修正したとしても出力同期信
号Ｈoutには影響しない。このように、実施例３によれ
ば、出力同期信号ＨOUTとクランプパルスＨCのタイミン
グを、互に独立して制御することができ、安定して効率
的に水平表示位置の調整を行うことができる。
ミング生成回路３０は、ＰＬＬの閉ループの外にあるの
で、クランプタイミングを修正したとしても出力同期信
号Ｈoutには影響しない。このように、実施例３によれ
ば、出力同期信号ＨOUTとクランプパルスＨCのタイミン
グを、互に独立して制御することができ、安定して効率
的に水平表示位置の調整を行うことができる。
【００２８】
【他の実施例】この発明には数多くの実施の形態があ
り、以上の開示に基づいて多様に改変することが可能で
ある。例えば、次のようなものも含まれる。 （1）前記実施例では、クランプパルスの制御を行った
が、ブランキングの制御も同様に行うことができる。例
えば、図５の実施例２では、図６（F）に示すようにタ
イミング生成回路３０からブランキングパルスＨBが出
力される。また、図９に示した実施例３では、図１１
（E），（H）に示すようにブランキングパルスＨBが補
正されて出力される。
り、以上の開示に基づいて多様に改変することが可能で
ある。例えば、次のようなものも含まれる。 （1）前記実施例では、クランプパルスの制御を行った
が、ブランキングの制御も同様に行うことができる。例
えば、図５の実施例２では、図６（F）に示すようにタ
イミング生成回路３０からブランキングパルスＨBが出
力される。また、図９に示した実施例３では、図１１
（E），（H）に示すようにブランキングパルスＨBが補
正されて出力される。
【００２９】（2）クランプパルス及びブランキングパ
ルスの両方を生成するようにしてもよい。この場合に
は、クランプパルス用のタイミング生成回路とブランキ
ングパルス用のタイミング生成回路を設けるようにす
る。あるいは、クランプパルスからブランキングパルス
を生成するようにしてもよい。
ルスの両方を生成するようにしてもよい。この場合に
は、クランプパルス用のタイミング生成回路とブランキ
ングパルス用のタイミング生成回路を設けるようにす
る。あるいは、クランプパルスからブランキングパルス
を生成するようにしてもよい。
【図１】実施例１の構成を示すブロック図である。
【図２】実施例１のＴd1＜Ｔd2の場合の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】実施例１のＴd1＝Ｔd2の場合の動作を示すタイ
ムチャートである。
ムチャートである。
【図４】実施例１のＴd1＞Ｔd2の場合の動作を示すタイ
ムチャートである。
ムチャートである。
【図５】実施例２の構成を示すブロック図である。
【図６】実施例２の動作を示すタイムチャートである。
【図７】実施例２の主要部の構成を示すブロック図であ
る。
る。
【図８】実施例２で遅延時間を変化させたときの動作を
示すタイムチャートである。
示すタイムチャートである。
【図９】実施例３の構成を示すブロック図である。
【図１０】実施例３の動作を示すタイムチャートであ
る。
る。
【図１１】他の実施例の動作を示すタイムチャートであ
る。
る。
【図１２】背景技術を示すブロック図である。
【図１３】背景技術の動作を示すタイムチャートであ
る。
る。
１０…位相検波器 １２…電圧制御発振回路 １４…プログラマブルカウンタ １６，３０…タイミング生成回路 １８…可変遅延回路 ２０…遅延回路 ４０…減算器
Claims (5)
- 【請求項１】 外部水平同期信号と可変遅延回路の遅延
出力に基づいて位相検波を行って検波信号を電圧制御発
振回路に供給する位相検波器；検波信号に基づいて発振
を行って発振信号をプログラマブルカウンタに供給する
電圧制御発振回路；外部水平同期信号に対応する周波数
で行われるカウント動作が、電圧制御発振回路の発振信
号によって制御されるプログラマブルカウンタ；プログ
ラマブルカウンタのカウント周期であって、所定のタイ
ミングで同期信号を出力する第１のタイミング生成回
路；第１のタイミング生成回路によって生成された同期
信号に、外部制御指示に基づく遅延を行って出力する可
変遅延回路；第１のタイミング生成回路によって生成さ
れた同期信号に、一定の遅延を行って出力する遅延回
路；を備え、 位相検波器，電圧制御発振回路，プログラマブルカウン
タ，タイミング生成回路，可変遅延回路によってＰＬＬ
を構成したことを特徴とする映像表示位置制御回路。 - 【請求項２】 前記プログラマブルカウンタのカウント
周期であって、外部制御指示に基づくタイミングでクラ
ンプパルスを出力する第２のタイミング生成回路を備え
たことを特徴とする映像表示位置制御回路。 - 【請求項３】 前記第２のタイミング生成回路の外部制
御指示に前記可変遅延回路の外部制御指示をフィードバ
ックするための減算器を設けたことを特徴とする請求項
２記載の映像表示値制御回路。 - 【請求項４】 前記プログラマブルカウンタのカウント
周期であって、外部制御指示に基づくタイミングでブラ
ンキングパルスを出力する第３のタイミング生成回路を
備えたことを特徴とする請求項１，２又は３記載の映像
表示位置制御回路。 - 【請求項５】 前記第３のタイミング生成回路の外部制
御指示に前記可変遅延回路の外部制御指示をフィードバ
ックするための減算器を設けたことを特徴とする請求項
４記載の映像表示値制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20744095A JPH0937100A (ja) | 1995-07-22 | 1995-07-22 | 映像表示位置制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20744095A JPH0937100A (ja) | 1995-07-22 | 1995-07-22 | 映像表示位置制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0937100A true JPH0937100A (ja) | 1997-02-07 |
Family
ID=16539811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20744095A Pending JPH0937100A (ja) | 1995-07-22 | 1995-07-22 | 映像表示位置制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0937100A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360958B1 (ko) * | 1998-12-08 | 2002-11-18 | 닛폰 덴키(주) | Hout 위치 제어 회로 및 멀티 싱크 모니터 |
-
1995
- 1995-07-22 JP JP20744095A patent/JPH0937100A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100360958B1 (ko) * | 1998-12-08 | 2002-11-18 | 닛폰 덴키(주) | Hout 위치 제어 회로 및 멀티 싱크 모니터 |
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