JPH0944273A - 記憶装置初期化回路 - Google Patents

Abstract

(57)【要約】 【目的】 誤り訂正情報付きの主記憶装置や、キャッシ
ュ記憶方式を具備する場合に、電源投入時に高速な初期
化を行い、高い信頼性を持つ電子計算機を構築する。 【構成】 従来の電子計算機システムを構成するＣＰＵ
１、メインメモリ２、誤り訂正生成回路１０、誤り検出
回路１１に加えて、電源投入時のみに動作する初期化デ
ータ回路５、アドレス生成回路６、リセット保持回路
７、タイミング生成回路８、書き込み制御回路９、デー
タ選択器１２、アドレス選択器１３を備える。 【効果】 ＣＰＵが稼働を開始した時点での主記憶装置
からの読み込み時にエラーが発生しても故障を検出で
き、高信頼なシステムを構築できる。また電子計算機の
立ち上げ時間を短縮できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は中央処理装置（以下ＣＰ
Ｕという）からアクセスする主記憶装置（以下メインメ
モリという）とタグメモリの持つ情報の初期値が不確定
な状況では正常な動作を期待できない場合に、メモリ内
の情報を初期化するための記憶装置初期化回路に関す
る。

【０００２】

【従来の技術】従来の電子計算機において、メインメモ
リに誤り訂正機能を付加した構成を図６に示す。このシ
ステムでは電源を投入した時にリセット回路がリセット
信号２５を出力する。リセット信号２５はＣＰＵ１を初
期化するが、メインメモリ２の内容は電源投入時の不定
な状態のままになる。電子計算機の信頼性を向上させる
ためにメインメモリ２に誤り訂正情報が付加してあるた
め、メモリ内容の初期化を行わないままＣＰＵ１がメイ
ンメモリ２を読み出すと、誤り検出回路１１がデータと
これに対応する誤り訂正情報との不一致を検出し、エラ
ーが発生する。

【０００３】この不一致を発生させないために、電源立
ち上げ時に稼働するファームウェア３６（以下、ブート
ローダーという。）が、オペレーティングシステムなど
基本ソフトウェアの稼働前に、メインメモリ２に対して
書き込み動作を行い、誤り訂正生成回路１０によって正
しい誤り訂正情報を生成し、メインメモリ２の初期化を
行う。

【０００４】別の電子計算機システムで、キャッシュ記
憶方式をとりいれた構成を図７に示す。電源投入やオペ
レーターのリセット要求によりリセット回路が出力する
リセット信号２５が、ＣＰＵ１とキャッシュコントロー
ラ３３を初期化する。しかし、電源投入時にはタグメモ
リ４の内容は不定である。また、リセット要求により初
期化された場合には、リセット前にキャッシュされたデ
ータはすべて無効にせねばならないが、データが初期化
されていないため有効であると判別されてしまう。この
ため、初期化を行わないでＣＰＵ１が起動を始めると、
無意味なデータを読み込んで正常に動作しない。このよ
うな問題を引き起こさないために、キャッシュを行わな
い状態で、ブートローダー３６においてタグメモリ４の
内容の初期化を行う。

【０００５】

【発明が解決しようとする課題】ハードウェア及びソフ
トウェアの高性能・高機能化に伴い、初期化せねばなら
ないメインメモリやキャッシュメモリの容量が増大し、
初期化をソフトウェアで行うときの処理時間が長大化す
るという問題がある。特に頻繁に電源のＯＮ・ＯＦＦが
必要なシステムに用いられる電子計算機にとっては、シ
ステムの起動が要求されてから実際にその機能を発揮で
きるまでの待ち時間が長くなり、システムの即応性が失
われるという問題点があった。

【０００６】また、ブートローダーにて初期化を実行す
る場合、この初期化動作自体に誤りがあり、ＣＰＵが初
期化されていないアドレスを読み出したり、初期化動作
の途中で無効な命令を実行してしまう可能性があり、高
信頼なシステムとは言い難い。

【０００７】

【課題を解決するための手段】実施例１においては、誤
り訂正情報を付加したメインメモリと、電源立ち上げ時
にメインメモリの初期化を制御する回路（以下、メイン
メモリ初期化回路という。）とを備え、ソフトウェアの
介在しないＣＰＵのリセット動作中に、メインメモリに
既知のデータを書き込むことにより、データとこれに符
合する誤り訂正情報との対応を正す（以下、初期化とい
う。）。これにより、電源投入後の正常なメモリアクセ
スを提供する。

【０００８】実施例２においては、誤り訂正情報を付加
した、複数のバンクから成るメインメモリと、メインメ
モリ初期化回路とを備え、ＣＰＵのリセット動作中に、
異なるバンクの複数の記憶素子を同時に初期化し、電源
投入後の正常なメモリアクセスを提供する。

【０００９】実施例３においては、ダイナミックランダ
ムアクセスメモリ（以下、ＤＲＡＭという。）で構成さ
れた、誤り訂正情報を持つメインメモリと、そのＤＲＡ
Ｍの読み書き及びリフレッシュを行う回路に初期化回路
を付加した回路（以下、初期化付きＤＲＡＭコントロー
ラという。）を備え、電源投入時にＣＰＵへのリセット
信号を出力しながらＤＲＡＭの初期化を行い、電源投入
後の正常なメモリアクセスを提供する。

【００１０】実施例４においては、誤り訂正情報を付加
したメインメモリと、直接メモリアクセス（以下、ＤＭ
Ａという。）を行う回路（以下、ＤＭＡコントローラと
いう。）と、電源投入時にＤＭＡコントローラに初期化
を行わせるための設定を行う回路（以下、初期化制御回
路という。）を備え、ＣＰＵのリセット動作中にすべて
のメインメモリを初期化し、電源投入後の正常なメモリ
アクセスを提供する。

【００１１】実施例５においては、キャッシュメモリ
と、タグメモリと、電源立ち上げ時またはリセット動作
時にタグメモリを初期化する制御回路（以下、キャッシ
ュ初期化回路という。）を備え、ソフトウェアの介在し
ないＣＰＵリセット動作中に、タグメモリの内容をキャ
ッシュが無効であるという状態に書き換え、リセット後
の正常なタグ情報を提供する。

【００１２】

【作用】実施例１、実施例２、実施例３及び実施例４の
初期化回路は、電源投入後のメインメモリの読み取り動
作に対して、正常な動作を保証する。

【００１３】実施例５のキャッシュメモリ初期化回路
は、リセット後のキャッシュメモリの内容をすべて無効
にすることにより、ＣＰＵの読み取り動作に対してメイ
ンメモリからの読み取りを保証し、リセット後のシステ
ムの正常復帰を保証する。

【００１４】

【実施例】

実施例１．図１は、実施例１を示すブロック図である。
従来、ＣＰＵ１とメインメモリ２は直接内部バスで接続
されていたが、この発明ではアドレス選択器１３及びデ
ータ選択器１２を経由して接続されている。メインメモ
リのデータ信号線２２には、データ選択器１２にて選択
される、データバス２１あるいはメインメモリに充填す
るデータをあらかじめ設定した初期化データ回路５の出
力とのどちらか一方が接続される。また、メインメモリ
のアドレス信号線には、アドレス選択器１３にて選択さ
れるアドレスバス２０、あるいはアドレス生成回路６に
より生成されたアドレスとのどちらか一方が接続され
る。

【００１５】電源投入によりパワーオン信号が発生する
と、リセット保持回路７はリセット信号をＣＰＵ１及び
タイミング生成回路８へ出力する。タイミング生成回路
８はこのリセット信号を受けて、アドレス選択器１３及
びデータ選択器１２の切り換えを行い、メインメモリ２
からＣＰＵ１を切り放す。また、アドレス生成回路６
は、メインメモリ２のすべてのアドレスを順次生成す
る。書き込み制御回路９は、アドレス生成回路６に同期
して、メインメモリ２の書き込み制御を行う。

【００１６】データを書き込む際に、誤り訂正生成回路
１０にて、書き込みデータに符合する誤り訂正情報を演
算した後、メインメモリ２にデータと誤り訂正情報の両
方を書き込む。

【００１７】アドレス生成回路６は、タイミング生成回
路８からのタイミング信号に同期して、アドレスを順次
増加する。すべてのアドレス生成を終了すると、タイミ
ング生成回路８では、リセット保持回路７に対し初期化
終了を通知し、ＣＰＵ１へのリセット信号を解除する。

【００１８】実施例２．図２は、実施例２を示すブロッ
ク図である。ＣＰＵ１とメインメモリ２は、アドレス選
択器１３及びデータ選択器１２を経由して接続されてい
る。初期化データ回路５には、メインメモリに充填する
データがあらかじめ設定されている。この例では、メイ
ンメモリ２は、２つのバンク、バンクＡ１４、バンクＢ
１５から構成されているため、ＣＰＵ１からのアクセス
には、アドレスによってバンクを切り替えるバンク選択
器１４を経由する。

【００１９】リセット保持回路７は、電源投入によるパ
ワーオン信号が入力されると、ＣＰＵ１へリセット信号
を出力するとともに、タイミング生成回路８に初期化要
求を出力する。

【００２０】タイミング生成回路８は初期化要求を受け
て、アドレス選択器１３及びデータ選択器１２の切り換
えを行い、メインメモリ２からＣＰＵ１を切り放す。ま
た、アドレス生成回路６は、メインメモリ２を構成する
１つのバンク内のすべてのアドレスを順次生成する。書
き込み制御回路９は、アドレス生成回路６に同期しなが
らメインメモリ２を構成するバンクＡ１４、バンクＢ１
５に同時に書き込み制御を行う。この時、誤り訂正生成
回路１０が適切な誤り訂正情報を付加する。

【００２１】アドレス生成回路６は、タイミング生成回
路８からのタイミング信号に同期して、バンク内のアド
レスを順次増加する。アドレス生成回路６はバンク内の
すべてのアドレス生成を終了するとタイミング生成回路
８に対して終了信号を出力し、リセット保持回路７はＣ
ＰＵ１へのリセット信号を解除する。

【００２２】実施例３．図３は、実施例３を示すブロッ
ク図である。ＣＰＵ１とＤＲＡＭで構成されたメインメ
モリ３があり、ＣＰＵ１や図示せぬ周辺回路からのアク
セスには、初期化付きＤＲＡＭコントローラ３０が介在
している。従来のＤＲＡＭコントローラは、ＤＲＡＭに
対する読み書きのタイミング制御をタイミング生成回路
８で行い、また、リフレッシュタイマー１６で設定され
た時間ごとにリフレッシュ動作を行い、さらに通常の読
み書きとリフレッシュ動作との調停を調停器１７にて行
う。

【００２３】初期化付きＤＲＡＭコントローラ３０の構
成回路は、上記ＤＲＡＭコントローラに加えて図３に示
すように初期化回路１５、アドレス生成回路６、初期化
データ回路５、アドレス選択器１３、データ選択器１２
を備える。初期化回路１５は、電源投入時のパワーオン
信号を受けて、全ＤＲＡＭの初期化を行うための制御信
号を生成する。

【００２４】パワーオン信号を受けた初期化回路１５
は、リフレッシュタイマー１６、タイミング生成回路８
へリセットをかける。タイミング生成回路８は、リセッ
ト後にＤＲＡＭを正常動作させるための空読み出しサイ
クルを生成し、これが終了すると初期化回路１５へ通知
する。初期化回路１５はこの通知を受けて、データ選択
器１２を初期化データ回路５側に切り換え、初期化デー
タ回路５はデータを生成する。同時に、アドレス選択器
１３をアドレス生成回路６側に切り換え、アドレス生成
回路６が全メインメモリのアドレスを順次生成する。ま
た、調停器１７に対して、初期化データ書き込みを要求
し、リフレッシュタイマー１６によるリフレッシュ動作
要求と調停を行いながら書き込みを行う。アドレス生成
回路６が全アドレスの発生を終了すると初期化回路１５
に通知し、ＣＰＵ１へのリセットを解除して初期化動作
を終了する。

【００２５】実施例４．図４は、実施例４を示すブロッ
ク図である。ＣＰＵ１、メインメモリ２、ＤＭＡコント
ローラ３１は、アドレスバスとデータバスを共有し、Ｄ
ＭＡコントローラ３１には、電源投入によるパワーオン
信号を受けてリセット信号を生成するリセット保持回路
７と、パワーオン信号を受けてＤＭＡコントローラ３１
の初期化ならびに、データ転送を行わせる初期化制御回
路３２が接続されている。

【００２６】初期化制御回路３２は、パワーオン信号を
受けてＤＭＡコントローラ３１をリセットし、その後に
ＤＭＡの転送元と転送先をメインメモリ２の先頭アドレ
スに設定し、転送ワード数をメインメモリの総ワード数
に設定して、ＤＭＡを要求する。ＤＭＡコントローラ３
１が転送元アドレスの読み取りを行うとき、データ選択
器１２を初期化データ回路５に切り換え、強制的に初期
化データを読み取らせる。この時、メインメモリ２では
誤り発生が予測されるので、この誤り発生信号をエラー
切断器３５により抑制する。

【００２７】ＤＭＡコントローラ３１が転送先アドレス
に書き込みを行うときには、データ選択器１２はＤＭＡ
コントローラ３１側に切り換わり、メインメモリ２に対
して初期化データの書き込みを行う。すべての転送が終
了し、ＤＭＡコントローラ３から転送終了通知が発生す
ると、リセット保持回路７はＣＰＵ１へのリセットを解
除し、初期化動作を終了する。

【００２８】実施例５．図５は、実施例５を示すブロッ
ク図である。ＣＰＵ１からのメモリアクセスは、すべて
キャッシュコントローラ３３に委ねられている。キャッ
シュメモリの構成方法としてダイレクトマッピング方式
を用いた場合、タグメモリ４、キャッシュメモリ３４は
図５のように接続される。

【００２９】従来のキャッシュコントローラでは、ＣＰ
Ｕ１からの読み取りアクセスに対して、まずタグメモリ
４の該当タグを参照し、そのデータが有効であるならば
キャッシュメモリ３４からデータを読み出す。無効であ
ったならば、該当するアドレスのメインメモリ２への読
み取り動作を行い、同時にキャッシュメモリ３４への書
き込みとタグの更新を行う。書き込みに関しては、ライ
トスルー方式の場合には、タグメモリ４の該当タグを更
新し、キャッシュメモリ３４とメインメモリ２の両方に
書き込みを行う。

【００３０】本発明によるキャッシュ初期化回路は、上
記キャッシュコントローラに加え、リセット保持回路
７、タイミング生成回路８、アドレス生成回路６、初期
化データ回路５、アドレス選択器１３を備える。

【００３１】図示せぬリセット要求回路からリセットが
要求されると、リセット保持回路７によって、ＣＰＵ１
にリセットがかけられる。この間に、アドレス生成回路
６は、タグメモリ４のタグ数分だけタグアドレスを生成
し、タイミング生成回路８に同期して、キャッシュが無
効であることを示す初期化データ回路５のデータをタグ
メモリ４に書き込む。すべてのタグアドレスの生成が終
わると、リセット保持回路７はリセットを解除し、ＣＰ
Ｕ１が始動する。

【００３２】

【発明の効果】この発明は、以上説明したように構成さ
れているので、以下に記載されるような効果を奏する。

【００３３】実施例１、実施例２、実施例３及び実施例
４の発明による一連の初期化動作が終了すると、ＣＰＵ
がメインメモリの読み取りを行う際に、読み取るデータ
と、このデータに対応する誤り情報との整合性がとれて
いることが保証されているため、エラーは発生しない。
また、もし仮にエラーが発生した場合には、そのデータ
を記憶していた回路に故障が発生していることが検出で
き、高信頼のシステムが構築できる。また、この初期化
回路は、ハードウェアで実現されているため、ソフトウ
ェアで実行する書き込み動作よりも高速であり、大容量
のメインメモリに対しても短時間に初期化が実行でき
る。

【００３４】上記に加えて実施例２についての効果は、
大容量のメモリシステムは、通常複数のバンクに分けら
れて管理されているため、この特徴を利用し、実施例１
の発明を異なるバンクのメモリを同時に書き込めるよう
に変更したものである。このため、メインメモリのバン
クがｎ個存在する場合に、実施例１の発明による初期化
にかかる時間の１／ｎの時間で初期化が終了し、高速化
が図れるという効果がある。

【００３５】実施例３についての効果は、大容量のメモ
リシステムが、通常のＤＲＡＭで構成されていることを
利用し、既存のメモリシステムに対しても、比較的小規
模な回路の追加で初期化を高速に行え、信頼性も向上す
るという効果がある。

【００３６】実施例４についての効果は、一般的なコン
ピュータシステムがほとんど具備しているＤＭＡコント
ローラに、比較的小規模な回路の追加で初期化を高速に
行え、高い信頼性が得られるという効果がある。

【００３７】実施例５についての効果は、大容量キャッ
シュメモリの初期化に対し、ソフトウェアによって実行
する場合、キャッシュの機構を十分熟知した上で、複雑
で冗長なアクセスを実行せねばならず、ソフトウェア制
作にも実行にも時間がかかる。これをハードウェアで行
うことにより、大容量のキャッシュメモリに対して短時
間で初期化が可能となり、初期化プログラム作成の手間
も省けるという効果がある。

【００３８】また、リセットがかけられた時点でキャッ
シュがすべて無効になるため、電源投入時にキャッシュ
メモリに現れる不確定なキャッシュ情報による誤動作を
排除する。さらに、リセットが要求されるような致命的
な状態に陥った場合にも、無効なキャッシュ情報の排除
により再起動時の動作を保証でき、高い信頼性を得るこ
とができる。

【図面の簡単な説明】

【図１】 この発明の実施例１を示すブロック図であ
る。

【図２】 この発明の実施例２を示すブロック図であ
る。

【図３】 この発明の実施例３を示すブロック図であ
る。

【図４】 この発明の実施例４を示すブロック図であ
る。

【図５】 この発明の実施例５を示すブロック図であ
る。

【図６】 従来の技術による、誤り訂正情報を含むメイ
ンメモリを利用した電子計算機のブロック図である。

【図７】 従来の技術による、ダイレクトマッピング方
式のキャッシュ記憶方式を利用した電子計算機のブロッ
ク図である。

【符号の説明】

１ ＣＰＵ、２ メインメモリ、３ メインメモリ（Ｄ
ＲＡＭ）、４ タグメモリ、５ 初期化データ回路、６
アドレス生成回路、７ リセット保持回路、８ タイ
ミング生成回路、９ 書き込み制御回路、１０ 誤り訂
正生成回路、１１ 誤り検出回路、１２ データ選択
器、１３ アドレス選択器、１４ バンク選択器、１５
初期化回路、１６ リフレッシュタイマー、１７ 調
停器、１８ＤＲＡＭ書き込み制御回路、１９ マルチプ
レクサ、２０ アドレスバス、２１ データバス、２２
データ信号線、２３ 誤り訂正信号線、２４ 誤り発
生信号線、２５ リセット信号線、３０ 初期化付きＤ
ＲＡＭコントローラ、３１ＤＭＡコントローラ、３２
初期化制御回路、３３ キャッシュコントローラ、３４
キャッシュメモリ、３５ エラー切断器、３６ ブー
トローダー。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 中央処理装置と、この中央処理装置が主
   記憶装置から読み出した情報に誤りがないかどうかを検
   出する誤り検出回路と、検出された誤った情報の訂正を
   行う誤り訂正回路と、電源投入時にリセット信号を発生
   するリセット発生回路と、初期化動作中にこのリセット
   信号を保持するリセット保持回路と、このリセット信号
   の出力中に、一定の時間間隔を刻むタイミング信号を出
   力するタイミング生成回路と、このタイミング信号に従
   ってアドレスが増加するアドレス生成回路、上記タイミ
   ング信号に同期して主記憶装置への書き込み動作を行う
   書き込み制御回路と、リセット信号の出力中にアドレス
   線及びデータ線を切り換えるアドレス選択器及びデータ
   選択器とによって構成される記憶装置初期化回路。
2. 【請求項２】 複数のバンクから構成される主記憶装置
   を備えるとともに、バンク選択器によって複数のバンク
   を切り換えることを特徴とする請求項１記載の記憶装置
   初期化回路。
3. 【請求項３】 主記憶装置を構成する記憶素子がダイナ
   ミックランダムアクセスメモリで、かつ、この記憶素子
   を制御するために一定期間毎にリフレッシュ動作を発動
   するリフレッシュタイマーと、このリフレッシュ動作
   と、中央処理装置が主記憶装置へアクセスすることを調
   停する調停器と、この調停器により許可されたアクセス
   を行う書き込み制御回路と、アドレスを時分割で供給す
   るマルチプレクサを備えることを特徴とする請求項１記
   載の記憶装置初期化回路。
4. 【請求項４】 直接メモリアクセスを実行するための直
   接メモリアクセス制御回路を備え、リセット信号の出力
   中に上記直接メモリアクセス制御回路が主記憶装置へ所
   定の情報を連続的に書き込む設定を行う初期化制御回路
   と、この所定の情報を保持する初期化データ回路と、リ
   セット信号出力中に上記初期化データと通常のデータ線
   とを切り換えるデータ選択器とを具備することを特徴と
   する請求項１記載の記憶装置初期化回路。
5. 【請求項５】 中央処理装置と主記憶装置と、この主記
   憶装置の持つ情報の一部の複写を持ち、主記憶装置より
   も高速なアクセスを行うキャッシュメモリと、上記キャ
   ッシュメモリの保持する情報が有効か無効かを判別する
   ための情報を保持するタグメモリとを具備し、中央処理
   装置に対するリセット要求によりリセット信号を出力す
   るリセット保持回路と、リセット信号出力中に所定の時
   間間隔毎にタイミング信号を出力するタイミング生成回
   路と、上記タイミング生成回路が出力するタイミングに
   同期してキャッシュメモリのアドレスを順次増加するア
   ドレス生成回路と、上記アドレス生成回路で生成された
   アドレスと通常動作時のアドレス線との切り替えを行う
   アドレス選択器と、所定の情報を保持する初期化データ
   回路とを具備した記憶装置初期化回路。