JPH0944340A - 並列乗算回路 - Google Patents

Abstract

(57)【要約】 【構成】 １桁ずつ最上位桁方向にずれて配置するｎ個
の並列乗算ブロックを有し、それぞれの並列乗算ブロッ
クはｍ個の乗算器１３０と最上位桁に１つ拡張器１４０
とで構成し、乗算器１３０は被乗数と乗数とを入力する
２入力アンド回路と、乗算結果と２入力アンド回路の出
力と桁上げ入力とを入力し、桁上げ出力と乗算結果を出
力する加算回路とで構成し、拡張器１４０は被乗数入力
と乗数入力とを入力とする２入力アンド回路と、２入力
アンド回路の出力と乗算結果とを入力とし、乗算結果を
出力する２入力オア回路とで構成することを特徴とする
並列乗算回路。 【効果】 正の数値の被乗数と正の数値の乗数との並列
乗算と、負の数値の被乗数と正の数値の乗数との並列乗
算とを行う場合に限り、並列乗算器を構成する乗算器を
大幅に削減することができ、半導体集積回路などにする
場合に面積を大幅に縮小することができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は加算器を有する並列乗算
器の回路構成に関する。

【０００２】

【従来の技術】ディジタルの乗算は、入力する被乗数と
乗数とを２進数で表現し、被乗数または乗数が負の数で
ある場合は、２の補数で表現して取り扱うことが一般的
である。２の補数は２進数で表す”１”あるいは”０”
の各桁を、”１”ならば”０”にし、”０”ならば”
１”にして、”１”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”０”ならば正の数、”１”ならば負の数として表
す。

【０００３】図４は従来例の並列乗算器の演算原理を説
明する図である。図４に示す被乗数４０１は５ビットの
負の数で十進数での値はマイナス３である。一方乗数４
０２は５ビットの正の数で十進数での値はプラス２であ
る。

【０００４】一般にｍビット×ｎビットの積は、（ｍ＋
ｎ）ビットとなることが知られており、被乗数４０１と
乗数４０２とは、演算を行う前に（ｍ＋ｎ）ビット、こ
の例ではそれぞれ１０ビットに成るように桁の拡張をす
る。

【０００５】桁の拡張は、拡張前の最上位桁の”１”あ
るいは”０”をそのまま使い、正の数では”０”を、負
の数では”１”を拡張する。図４に示す従来例では、被
乗数４０１の拡張ビット４０３の５ビット分を”１”に
し、乗数４０２の拡張ビット４０４の５ビット分を”
０”にしている。

【０００６】乗算は以下に示す方法で行われる。まず乗
数４０２は最下位桁を被乗数４０１とかけ算をして部分
積４０６を得る。次に乗数４０２の２桁目を被乗数４０
１とかけ算をして部分積４０７を得る。この際、部分積
４０７は部分積４０６より最上位桁方向に１ビット分ず
らして配置する。

【０００７】図５は一般的な乗算器の構成を示す回路と
論理式との図であり、図５（ａ）は乗算器の構成を示す
回路図を示し、図５（ｂ）は乗算器の論理式の図であ
る。

【０００８】図５（ａ）に示す乗算器の回路図は、被乗
数入力端子Ｘと乗数入力端子Ｙとを入力とし、乗算結果
出力端子ＳＯ出力とする２入力アンド回路であり、図５
（ｂ）に示す乗算器は２入力アンド回路の論理式の図で
ある。

【０００９】以上のように、乗数４０２の桁を最上位桁
方向に１ビットずらしながら、同様に被乗数４０１とか
け算をして部分積４０８〜４１５を得る。この際上記し
たように、ｍビット×ｎビットの積は（ｍ＋ｎ）ビット
となるので、これを越える部分４１６は演算を止め無視
する。

【００１０】また部分積４０７〜４１５は１ビットづつ
最上位桁方向にずらして配置することから、図４に示す
ように空白部４１７が発生する。図４に示す従来例で
は、この空白部４１７には全て”０”を埋めることにす
る。空白部分４１７は、全て”０”で埋められていると
するので、加算では無視しても演算結果に影響は無い。

【００１１】そして、全ての部分積４０６〜４１５を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果４０５
を得る。この論理は全加算器として一般に知られてい
る。

【００１２】図６は１ビットの全加算の原理を示す論理
図であり、被乗数はＸで表し、乗数はＹで表し、一つ下
の桁からの桁上がりはＣＩで表し、加算の演算結果はＳ
で表し、一つ上の桁への桁上がりはＣＯで表している。

【００１３】以上のように、各桁の演算は部分積を求め
る乗算演算と部分積を加算する加算演算とを同時に行う
必要がある。各桁の部分積を求める乗算演算と部分積を
加算す加算演算を同時に行なう乗算回路は、特に並列乗
算器と呼び、並列乗算器は被乗数と乗数とを入力するだ
けで演算結果が得られ、また高速な演算をする事ができ
る。

【００１４】並列乗算器は上記記載のように、部分積を
求める演算と部分積を加算す演算とを同時に行うため１
ビット分の乗算器を大量に必要とする。

【００１５】図７は一般的なの並列乗算器を構成する乗
算器の構成を示すブロックと論理式との図であり、図７
（ａ）は乗算器の構成を示すブロック図を示し、図７
（ｂ）は乗算器の論理式の図である。

【００１６】図７（ａ）に示す乗算器のブロック図は、
被乗数入力端子Ｘと乗数入力端子Ｙとが入力する２入力
アンド回路と、乗算結果入力端子ＳＩと２入力アンド回
路の出力端子Ｚと桁上げ入力端子ＣＩとが入力し、桁上
げ出力端子ＣＯと乗算結果出力端子ＳＯとを出力する加
算回路とで構成している。

【００１７】また図７（ｂ）に示す乗算器の論理式の図
は、２入力アンド回路の出力端子Ｚと乗算結果入力端子
ＳＩと桁上げ入力端子ＣＩとの入力状態によって、乗算
結果出力端子ＳＯと桁上げ出力端子ＣＯとの出力状態を
示している。

【００１８】上記記載の内容を考慮すると、ｍビットの
被乗数とｎビットの乗数とを演算するための並列乗算器
は、次式に示す数の図７に示す１ビット分の乗算器で構
成することになる。 したがって、図４に示す５ビットの被乗数４０１と５ビ
ットの乗数４０２との演算では、上記の式から５５個の
乗算器が必要になる。

【００１９】

【発明が解決しようとする課題】以上のように従来例の
並列乗算器では、乗算器を大量に必要となる。また、特
定の符号の組み合わせの並列乗算においても、同数の乗
算器が必要であり、この並列乗算器を半導体集積回路で
実現しようとしても回路が大幅に大きくなるという課題
がある。

【００２０】本発明の目的は上記の課題を解決して、被
乗数が正あるいは負で、乗数が正に限る場合に、乗算器
数の数を削減し、回路規模を大幅に減らす並列乗算器を
提供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
本発明の並列乗算器は、１桁ずつ最上位桁方向にずれて
配置するｎ個の並列乗算ブロックを有し、それぞれの並
列乗算ブロックはｍ個の乗算器と最上位桁に１つ拡張器
とで構成し、乗算器は被乗数と乗数とを入力する２入力
アンド回路と、一つ上の並列乗算ブロックの乗算結果と
２入力アンド回路の出力と同じ並列乗算ブロックの下位
桁からの桁上げ入力子とを入力し、同じ並列乗算ブロッ
クの上位桁への桁上げ出力と一つ下の並列乗算ブロック
へ乗算結果を出力する加算回路とで構成し、拡張器は被
乗数入力と乗数入力とを入力とする２入力アンド回路
と、２入力アンド回路の出力と一つ上の並列乗算ブロッ
クの乗算結果とを入力とし、一つ下の並列乗算ブロック
へ乗算結果を出力する２入力オア回路とで構成し、ｎビ
ットの乗数はそれぞれｎ個の並列乗算ブロックを構成す
る乗算器と拡張器との乗数入力端子に接続し、ｍビット
の被乗数はｎ個の並列乗算ブロックを構成する各桁毎の
乗算器の被乗数入力端子に接続し、ｍビット目の被乗数
はｎ個の並列乗算ブロックを構成する拡張器の被乗数入
力端子に接続することを特徴とする。

【００２２】

【作用】本発明の並列乗算器は、被乗数がｍビットの正
の数で、乗数がｎビットの正の数を入力するか、被乗数
がｍビットの負の数で、乗数がｎビットの正の数を入力
すると、各並列乗算ブロックでｍビットの被乗数に乗数
の各ビットを乗算した乗算結果を出力し、その乗算結果
を各並列乗算ブロックの加算器で加算することで（ｍ＋
ｎ）ビットの出力を得ることができる。

【００２３】また本発明の並列乗算器は、（ｍ×ｎ）個
の乗算器と、ｎ個の拡張器とだけで構成することが可能
であり、回路規模を大幅に削減することができる。

【００２４】

【実施例】本発明の並列乗算器は、被乗数が正の数値
で、乗数が正の数値の場合と、被乗数が負の数値で乗数
が正の数値の場合の時に用いる並列乗算器である。

【００２５】図１は本発明の実施例における並列乗算器
の構成を示す回路図であり、５ビットの被乗数×５ビッ
トの乗数の並列乗算器を示している。ここで５ビットの
被乗数は最上位桁をＸ４で表し、最下位桁をＸ０で表し
ている。また５ビットの乗数は最上位桁をＹ４で表し、
最下位桁をＹ０で表している。さらに１０ビットの乗算
結果は最上位桁をＳ９で表し、最下位桁をＳ０で表して
いる。

【００２６】図１に示す本発明の並列乗算器は、５つの
並列乗算ブロック１００、１０１、１０２、１０３、１
０４とで構成し、第１の並列乗算ブロック１００は５つ
の第２の乗算器１３１と１つの拡張器１４０とで構成
し、５つの第２の乗算器１３１は最下位桁から５桁分設
け、拡張器１４０は最上位桁に設けている。

【００２７】第２の並列乗算ブロック１０１から第５の
並列乗算ブロック１０４は、４つの第１の乗算器１３０
と１つの第３の乗算器１３２と１つの拡張器１４０とで
構成し、第３の乗算器１３２は最下位桁に設け、４つの
第１の乗算器１３０は２桁目から４桁分設け、拡張器１
４０は最上位桁に設けている。

【００２８】上記記載の第１の乗算器１３０は、乗数入
力端子と被乗数入力端子と乗算結果入力端子と桁上げ入
力端子との４つの入力端子と、乗算結果出力端子と桁上
げ出力端子との２つの出力端子とを設けている。

【００２９】また第２の乗算器１３１は、乗数入力端子
と被乗数入力端子との２つの入力端子と、乗算結果出力
端子の１つの出力端子を設けている。

【００３０】また第３の乗算器１３２は、乗数入力端子
と被乗数入力端子と乗算結果入力端子との３つの入力端
子と、乗算結果出力端子と桁上げ出力端子との２つの出
力端子とを設けている。

【００３１】さらに拡張器１４０は、乗数入力端子と被
乗数入力端子と乗算結果入力端子との３つの入力端子
と、乗算結果出力端子の１つの出力端子とを設けてい
る。

【００３２】最下位桁の乗数Ｙ０は、第１の並列乗算ブ
ロック１００を構成する５つの第２の乗算器１３１と、
拡張器１４０との乗数入力端子に接続し、２桁目の乗数
Ｙ１は、第２の並列乗算ブロック１０１を構成する４つ
の第１の乗算器１３０と、第３の乗算器１３２と、拡張
器１４０との乗数入力端子に接続している。

【００３３】また３桁目から５桁目の乗数Ｙ２、Ｙ３、
Ｙ４は、２桁目の乗数Ｙ１と同様に、第３の並列乗算ブ
ロック１０２から第５の並列乗算ブロック１０４を構成
する４つの第１の乗算器１３０と、第３の乗算器１３２
と、拡張器１４０との乗数入力端子に接続している。

【００３４】最下位桁の被乗数Ｘ０は、第１の並列乗算
ブロック１００を構成する最下位桁の第２の乗算器１３
１と、第２の並列乗算ブロック１０１から第５の並列乗
算ブロック１０４を構成する最下位桁の第３の乗算器１
３２との被乗数入力端子に接続している。

【００３５】２桁目の被乗数Ｘ１は、第１の並列乗算ブ
ロック１００を構成する２桁目の第２の乗算器１３１
と、第２の並列乗算ブロック１０１から第５の並列乗算
ブロック１０４を構成する２桁目の第１の乗算器１３０
との被乗数入力端子に接続している。

【００３６】３桁目と４桁目の被乗数Ｘ２、Ｘ３は、２
桁目の被乗数Ｘ１と同様に、第１の並列乗算ブロック１
００を構成する３桁目と４桁目の第２の乗算器１３１
と、第２の並列乗算ブロック１０１から第５の並列乗算
ブロック１０４を構成する３桁目と４桁目の第１の乗算
器１３０との被乗数入力端子に接続している。

【００３７】５桁目の被乗数Ｘ４は、第１の並列乗算ブ
ロック１００を構成する５桁目の第２の乗算器１３１と
最上位桁の拡張器１４０との被乗数入力端子と、第２の
並列乗算ブロック１０１から第５の並列乗算ブロック１
０４を構成する５桁目の第１の乗算器１３０と最上位桁
の拡張器１４０との被乗数入力端子に接続している。

【００３８】また、それぞれの並列乗算ブロック１０
０、１０１、１０２、１０３、１０４は１桁づつ最上位
桁方向にずれて接続している。

【００３９】具体的には、第１の並列乗算ブロック１０
０を構成する最下位桁の第２の乗算器１３１の乗算結果
出力端子は並列乗算器の最下位桁の出力Ｓ０であり、第
１の並列乗算ブロック１００を構成する２桁目の第２の
乗算器１３１の乗算結果出力端子は第２の並列乗算ブロ
ック１０１を構成する最下位桁の第３の乗算器１３２の
乗算結果入力端子に接続している。

【００４０】同様に、第１の並列乗算ブロック１００を
構成する３桁目から５桁目までの第２の乗算器１３１の
乗算結果出力端子は第２の並列乗算ブロック１０１を構
成する２桁目から４桁目までの第３の乗算器１３２の乗
算結果入力端子に接続している。

【００４１】また、第１の並列乗算ブロック１００を構
成する最上位桁の拡張器１４０の乗算結果出力端子は、
第２の並列乗算ブロック１０１を構成する５桁目の第３
の乗算器１３２と最上位桁の拡張器１４０との乗算結果
入力端子に接続している。

【００４２】また第２の並列乗算ブロック１０１から第
４の並列乗算ブロック１０３の最下位桁の乗算結果出力
端子は、並列乗算器の２桁目から４桁目の出力Ｓ１、Ｓ
２、Ｓ３となり、第２の並列乗算ブロック１０１から第
４の並列乗算ブロック１０３の２桁目から最上位桁の乗
算結果出力端子は、第３の並列乗算ブロック１０２から
第５の並列乗算ブロック１０４の最下位桁から最上位桁
の乗算結果入力端子に接続している。

【００４３】さらに第５の並列乗算ブロック１０４の最
下位桁から最上位桁の乗算結果出力端子は、並列乗算器
の５桁目から１０桁目の出力Ｓ４、Ｓ５、Ｓ６、Ｓ７、
Ｓ８、Ｓ９となっている。

【００４４】図７は本発明の並列乗算器を構成する第１
の乗算器の構成を示すブロックと論理式との図であり、
図７（ａ）は第１の乗算器の構成を示すブロック図を示
し、図７（ｂ）は第１の乗算器の論理式の図である。

【００４５】図７（ａ）に示す第１の乗算器のブロック
図は、被乗数入力端子Ｘと乗数入力端子Ｙとが入力する
２入力アンド回路と、乗算結果入力端子ＳＩと２入力ア
ンド回路の出力端子Ｚと桁上げ入力端子ＣＩとが入力
し、桁上げ出力端子ＣＯと乗算結果出力端子ＳＯとを出
力する加算回路とで構成している。

【００４６】また図７（ｂ）に示す第１の乗算器の論理
式の図は、２入力アンド回路の出力端子Ｚと乗算結果入
力端子ＳＩと桁上げ入力端子ＣＩとの入力状態によっ
て、乗算結果出力端子ＳＯと桁上げ出力端子ＣＯとの出
力状態を示している。

【００４７】図５は本発明の並列乗算器を構成する第２
の乗算器の構成を示す回路と論理式との図であり、図５
（ａ）は第２の乗算器の構成を示す回路図を示し、図５
（ｂ）は第２の乗算器の論理式の図である。

【００４８】図５（ａ）に示す第２の乗算器の回路図
は、被乗数入力端子Ｘと乗数入力端子Ｙとを入力とし、
乗算結果出力端子ＳＯ出力とする２入力アンド回路であ
り、図５（ｂ）に示す第２の乗算器は２入力アンド回路
の論理式の図である。

【００４９】図８は本発明の並列乗算器を構成する第３
の乗算器の構成を示すブロックと論理式との図であり、
図８（ａ）は第３の乗算器の構成を示すブロック図を示
し、図８（ｂ）は第３の乗算器の論理式の図である。

【００５０】図８（ａ）に示す第３の乗算器のブロック
図は、被乗数入力端子Ｘと乗数入力端子Ｙとが入力する
２入力アンド回路と、乗算結果入力端子ＳＩと２入力ア
ンド回路の出力端子Ｚとが入力し、桁上げ出力端子ＣＯ
と乗算結果出力端子ＳＯとを出力する加算回路とで構成
している。

【００５１】また図８（ｂ）に示す第３の乗算器の論理
式の図は、２入力アンド回路の出力端子Ｚと乗算結果入
力端子ＳＩとの入力状態によって、乗算結果出力端子Ｓ
Ｏと桁上げ出力端子ＣＯとの出力状態を示している。

【００５２】図３は本発明の並列乗算器を構成する拡張
器の構成を示す回路と論理式の図である。図３（ａ）は
拡張器の回路構成を示す回路図であり、図３（ｂ）は拡
張器の論理式を示す図である。

【００５３】図３（ａ）に示す拡張器は、被乗数入力端
子Ｘと乗数入力端子Ｙとを入力とする２入力アンド回路
と、２入力アンド回路の出力端子と乗算結果入力端子Ｓ
Ｉとを入力とし、乗算結果出力端子ＳＯを出力する２入
力オア回路とで構成している。

【００５４】図３（ｂ）は拡張器の論理式を表し、被乗
数入力端子Ｘと乗数入力端子Ｙとの両方が”１”または
乗算結果入力端子ＳＩが”１”の時に、乗算結果出力端
子ＳＯに”１”を出力するようになっている。

【００５５】つぎに、具体的な数値を用いて本発明の並
列乗算器の演算を以下にする。

【００５６】図２は本発明の実施例における並列乗算器
の演算原理を説明する図である。図２（ａ）は５ビット
の正の数値の被乗数×５ビットの正の数値の乗数の演算
原理の例を表し、図２（ｂ）は５ビットの負の数値の被
乗数×５ビットの正の数値の乗数の演算原理の例を表わ
している。

【００５７】ディジタル値の乗算は、入力する被乗数と
乗数とを２進数で表現し、被乗数または乗数が負の数で
ある場合は、２の補数で表現して取り扱うことが一般的
である。２の補数は２進数で表す”１”あるいは”０”
の各桁を、”１”ならば”０”にし、”０”ならば”
１”にして、”１”を減算して得られる。また被乗数と
乗数との最上位ビットは符号と見なして、最上位ビット
が”０”ならば正の数、”１”ならば負の数として表
す。

【００５８】まず、図２（ａ）に示す５ビットの正の数
値の被乗数×５ビットの正の数値の乗数の演算原理を説
明する。図２（ａ）に示す５ビットの正の被乗数２０１
と５ビットの正の乗数２０２とは十進で示すとそれぞれ
プラス３とプラス２とを表している。

【００５９】本発明の実施例における乗算は以下に示す
方法で行う。まず、乗数２０２の最下位桁と被乗数２０
１とを図１に示す第１の並列乗算ブロック１００で演算
して第１の部分積２０５を得る。この時、第１の部分積
２０５の乗算結果は正であるので、第１の部分積２０５
の最上位桁２１０は”０”になる。

【００６０】つぎに、乗数２０２の桁を最上位桁の方向
に１ビットづつずらしながら、同様に被乗算２０１と図
１に示す第２の並列乗算ブロック１０１から第５の並列
乗算ブロック１０４で演算して第２の部分積２０６から
第５の部分積２０９を順に得る。さらに第２の部分積２
０６から第５の部分積２０９の乗算結果も正であるの
で、第２の部分積２０６から第５の部分積２０９の最上
位桁２１１〜２１４は”０”になる。

【００６１】この際、第２の部分積２０６から第５の部
分積２０９は１桁づつ最上位桁方向にずらして配置して
あり、その結果、図２（ａ）に示す空白部２１７が発生
し、本発明の実施例ではこの空白部２１７には全て”
０”を埋めることとする。

【００６２】そして、全ての部分積２０５〜２０９を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果２０３
を得て、十進数で示すとプラス６となる。

【００６３】つぎに、図２（ｂ）に示す５ビットの負の
数値の被乗数×５ビットの正の数値の乗数の演算原理を
説明する。負の被乗数２０１は２の補数で表し、５ビッ
トの負の被乗数２０１と５ビットの正の乗数２０２とは
十進数で示すとそれぞれマイナス３とプラス２とを表し
ている。

【００６４】正×正の演算に習い、乗数２０２の最下位
桁と被乗数２０１とを図１に示す第１の並列乗算ブロッ
ク１００で演算して第１の部分積２０５を得る。この
時、第１の部分積２０５の乗算結果は正であるので、第
１の部分積２０５の最上位桁２１０は”０”になる。

【００６５】つぎに、正×正の演算の場合に習い、乗数
２０２の桁を最上位桁に１ビットづつずらしながら、同
様に被乗算２０１と図１に示す第２の並列乗算ブロック
１０１から第５の並列乗算ブロック１０４で演算して第
２の部分積２０６から第５の部分積２０９を順に得る。
第２の部分積２０６の最上位桁２１１は、図３に示す拡
張器の論理式から明らかなように”１”になる。

【００６６】第３の部分積２０７から第５の部分積２０
９はそれぞれ正の数値であるが、第２の部分積２０６の
最上位桁２１１が”１”であることから、第３の部分積
２０７から第５の部分積２０９の最上位桁２１２、２１
３、２１４は、図３に示す拡張器の論理式から明らかな
ように”１”になる。

【００６７】この際、第２の部分積２０６から第５の部
分積２０９は１桁づつ最上位桁方向にずらして配置して
あり、その結果、図２（ｂ）に示す空白部２１７が発生
し、本発明の実施例ではこの空白部２１７には全て”
０”を埋めることとする。

【００６８】そして、全ての部分積２０５〜２０９を得
た後、各桁の加算は一つ上の部分積とその桁の部分積と
一つ右側からの桁上がりを加えることで加算結果２０３
を得て、十進数で示すとマイナス６となる。

【００６９】また、各部分積２０５〜２０９の最上位桁
２１０〜２１４は、各部分積２０５〜２０９をそれぞれ
順に加算する場合、加算の結果一つ右の桁からの桁上が
りが生じても図１に示す拡張器１４０内では桁上げしな
い構成になっている。

【００７０】さらに具体的に説明すると、第１の部分積
２０５と第２の部分積２０６との加算で、加算の結果、
図１に示す第２の並列乗算ブロック１０１の拡張器１４
０には一つ右の桁から桁上がり出力が接続していないた
め、拡張器１４０内では一つ右の桁から桁上がりの影響
を受けない。

【００７１】本発明の実施例における並列乗算器では、
第１の乗算器１３０と第２の乗算器１３１と第３の乗算
器１３２とを別々の乗算器で構成しているが、全ての乗
算器を第１の乗算器１３０で構成して良いことは明らか
である。

【００７２】上記説明から明らかなように、本発明の並
列乗算器は被乗数のビット数をｍビットとし、乗数のビ
ット数をｎビットとすると、並列乗算器をは（ｍ×ｎ）
ビット分の乗算器と、ｎビット分の拡張器とで構成する
ことができる。

【００７３】

【発明の効果】本発明の並列乗算器によれば、正の数値
の被乗数と正の数値の乗数との並列乗算と、負の数値の
被乗数と正の数値の乗数との並列乗算とを行う場合に限
り、並列乗算器を構成する乗算器を大幅に削減すること
ができ、半導体集積回路などにする場合に面積を大幅に
縮小することができる。

【図面の簡単な説明】

【図１】本発明の実施例における並列乗算器の構成を示
す回路図である。

【図２】本発明の実施例における並列乗算器の演算原理
を説明する図である。

【図３】本発明の並列乗算器を構成する拡張器の構成を
示す回路と論理式の図である。

【図４】従来例の並列乗算器の演算原理を説明する図で
ある。

【図５】本発明の並列乗算器を構成する第２の乗算器の
構成を示す回路と論理式との図である。

【図６】従来例の全加算器の論理を示す図である。

【図７】本発明の並列乗算器を構成する第１の乗算器の
構成を示すブロックと論理式との図である。

【図８】本発明の並列乗算器を構成する第３の乗算器の
構成を示すブロックと論理式との図である。

【符号の説明】

１００ 第１の並列乗算ブロック １０１ 第２の並列乗算ブロック １０２ 第３の並列乗算ブロック １０３ 第４の並列乗算ブロック １３０ 第１の乗算器 １３１ 第２の乗算器 １３２ 第３の乗算器 １４０ 拡張器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 １桁ずつ最上位桁方向にずれて配置する
   ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
   ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
   し、乗算器は被乗数と乗数とを入力する２入力アンド回
   路と、一つ上の並列乗算ブロックの乗算結果と２入力ア
   ンド回路の出力と同じ並列乗算ブロックの下位桁からの
   桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
   への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
   を出力する加算回路とで構成し、拡張器は被乗数入力と
   乗数入力とを入力とする２入力アンド回路と、２入力ア
   ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
   とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
   出力する２入力オア回路とで構成することを特徴とする
   並列乗算回路。
2. 【請求項２】 １桁ずつ最上位桁方向にずれて配置する
   ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
   ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
   し、乗算器は被乗数と乗数とを入力する２入力アンド回
   路と、一つ上の並列乗算ブロックの乗算結果と２入力ア
   ンド回路の出力と同じ並列乗算ブロックの下位桁からの
   桁上げ入力とを入力し、同じ並列乗算ブロックの上位桁
   への桁上げ出力と一つ下の並列乗算ブロックへ乗算結果
   を出力する加算回路とで構成し、拡張器は被乗数入力と
   乗数入力とを入力とする２入力アンド回路と、２入力ア
   ンド回路の出力と一つ上の並列乗算ブロックの乗算結果
   とを入力とし、一つ下の並列乗算ブロックへ乗算結果を
   出力する２入力オア回路とで構成し、ｎビットの乗数は
   それぞれｎ個の並列乗算ブロックを構成する乗算器と拡
   張器との乗数入力端子に接続し、ｍビットの被乗数はｎ
   個の並列乗算ブロックを構成する各桁毎の乗算器の被乗
   数入力端子に接続し、ｍビット目の被乗数はｎ個の並列
   乗算ブロックを構成する拡張器の被乗数入力端子に接続
   することを特徴とする並列乗算回路。
3. 【請求項３】 １桁ずつ最上位桁方向にずれて配置する
   ｎ個の並列乗算ブロックを有し、それぞれの並列乗算ブ
   ロックはｍ個の乗算器と最上位桁に１つ拡張器とで構成
   し、第１の並列乗算ブロックの乗算器は被乗数と乗数と
   を入力する２入力アンド回路とで構成し、第２の並列乗
   算ブロック以降の乗算器は被乗数と乗数とを入力する２
   入力アンド回路と、一つ上の並列乗算ブロックの乗算結
   果と２入力アンド回路の出力と同じ並列乗算ブロックの
   下位桁からの桁上げ入力子とを入力し、同じ並列乗算ブ
   ロックの上位桁への桁上げ出力と一つ下の並列乗算ブロ
   ックへ乗算結果を出力する加算回路とで構成し、拡張器
   は被乗数入力と乗数入力とを入力とする２入力アンド回
   路と、２入力アンド回路の出力と一つ上の並列乗算ブロ
   ックの乗算結果とを入力とし、一つ下の並列乗算ブロッ
   クへ乗算結果を出力する２入力オア回路とで構成するこ
   とを特徴とする並列乗算回路。