JPH0944442A - マイクロコンピュータのデータ転送装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＣＰＵの動作状態に影響を与えることなく、
メモリと入出力装置との間のデータ転送が可能なマイク
ロコンピュータのデータ転送装置を提供する。 【解決手段】 ＣＰＵ１０，ＲＯＭ１２が接続されたコ
ア側システムバスとＲＡＭ１４，シリアル通信回路１８
が接続されたペリ側システムバスとをゲート信号ＧＴに
従い電気的に接続／切断するゲート２２と、ＲＡＭ１４
とシリアル通信回路１８との間のＤＭＡ転送を実行する
ＤＭＡ制御回路２０とを備える。ＤＭＡ制御回路２０
は、ＣＰＵ１０からのフェッチ信号ＦＴが命令フェッチ
中であることを示している時に、ゲート信号ＧＴを出力
してコア側システムバスからペリ側システムバスを切り
離すと共に、切り離されたペリ側システムバス上にてＤ
ＭＡ転送を実行する。これにより、ＣＰＵ１０の動作に
何等影響を与えることなく、ＲＡＭ１４とシリアル通信
回路１８との間のＤＭＡ転送を行うことができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータにおいて記憶装置と入出力装置との間のデータ転送
を行うマイクロコンピュータのデータ転送装置に関す
る。

【０００２】

【従来の技術】従来より、ＣＰＵ，ＲＯＭ，ＲＡＭ，及
び各種周辺回路を内蔵したマイクロコンピュータユニッ
ト（ＭＣＵ）を用いて構成されたシステムにおいて、プ
ログラム等をデバッグする際には、プログラムに従って
実際にＣＰＵを動作させると共に、ＣＰＵの動作に応じ
て一時的にＲＡＭに格納されるデータ（以下、単にＲＡ
Ｍ値という）を確認することにより、動作を確認するこ
とが行われている。

【０００３】このようにＲＡＭ値の確認するためには、
何等かの方法でＲＡＭ値を読み出して外部に出力する必
要があるが、その方法の一つとして、ＭＣＵ内にシリア
ル通信回路を設け、このシリアル通信回路を介してＲＡ
Ｍ値をパーソナルコンピュータ等の外部装置に出力する
方法が知られている。この方法を用いた場合、ＲＡＭか
らシリアル通信回路へのデータ転送は、通常、ＣＰＵの
負担を軽減するために、転送元及び転送先アドレスや転
送数を所定のレジスタに設定すると、後はＣＰＵを介す
ることなくハードウェアにて高速にデータ転送を行う所
謂ＤＭＡ転送により行われている。

【０００４】そしてこのようなＤＭＡ転送を制御するた
めのＤＭＡ制御回路として、例えば特開平５−５３９６
９号公報には、図１０に示すように、転送すべきデータ
が格納された転送元アドレスを設定するための転送元ア
ドレスカウンタ２０２、転送先アドレスを設定するため
の転送先アドレスカウンタ２０４、転送すべきデータ数
を設定するための転送語数カウンタ２０６、転送元アド
レスカウンタにより指定されたアドレスから読み出され
た転送データを一時的に記憶するデータレジスタ２０
８、各種制御信号を発生させる制御回路２００を備え、
各カウンタ２０２，２０４，２０６が設定され転送準備
が整うとＣＰＵにバス要求信号ＢＲを送出し、これに応
じてＣＰＵからバス使用許可信号ＢＡを受信すると上記
各カウンタ２０２，２０４，２０６に基づきＤＭＡ転送
を行い、転送が終了するとＣＰＵに割込信号ＩＲを通知
するように構成されたものが開示されている。

【０００５】

【発明が解決しようとする課題】しかし、このようなＤ
ＭＡ制御回路を用いた場合、バス要求信号ＢＲを受信し
たＣＰＵは、現在実行中のバスサイクルを完了後に、Ｄ
ＭＡ制御回路によるバスの使用が可能となるようにバス
を解放し、ＤＭＡ制御回路へバス使用許可信号ＢＡを送
出した後、ＤＭＡ制御回路から割込信号ＩＲを受信する
までの間処理を中断する。このため、ＣＰＵにおいて
は、例えばタイマ割込に応じてリアルタイムで実行すべ
き処理があったとしても、ＤＭＡ転送中にタイマ割込が
発生した場合は、ＤＭＡ転送が終了するまで処理が待た
されることになる。

【０００６】つまり、デバッグのために、このようなＤ
ＭＡ制御回路を用いてＲＡＭ値のモニタをすると、ＣＰ
Ｕの動作状態が、ＲＡＭ値のモニタを行わない実際の使
用時とは全く異なってしまうため、信頼性の高いデバッ
グを行うことができないという問題があった。

【０００７】なお、図１０に記載のＤＭＡ制御回路で
は、バス使用許可信号ＢＡを監視し、ＤＭＡ制御回路が
バスを獲得している平均時間を求めることによりＣＰＵ
の処理状態を検出する演算回路２１０を設け、ＣＰＵの
処理が忙しい時には、１回のＤＭＡ転送により転送する
データ数または時間を減少させることにより、ＣＰＵの
処理が待たされる等の、ＤＭＡ転送によるＣＰＵの処理
への影響を低減するようにされているが、ＤＭＡ転送時
にＣＰＵがバスを解放してＤＭＡ制御回路にバスを占有
させる以上、ＤＭＡ転送によるＣＰＵへの影響を完全に
無くすことはできなかった。

【０００８】本発明は、上記問題点を解決するために、
中央処理装置（ＣＰＵ）の動作状態に影響を与えること
なく、記憶装置と入出力装置との間のデータ転送が可能
なマイクロコンピュータのデータ転送装置を提供するこ
とを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
になされた請求項１に記載の発明は、予め設定されたプ
ログラムに従って処理を実行する中央処理装置，該中央
処理装置が実行するプログラムが格納された第１の記憶
装置，上記中央処理装置の処理に応じてデータが読み書
きされる第２の記憶装置，外部装置との間でデータを入
出力するための入出力装置，及び上記各装置が接続され
るシステムバスを備えたマイクロコンピュータにおいて
上記第２の記憶装置と上記入出力装置との間のデータ転
送を制御するためのデータ転送装置であって、上記シス
テムバスを、上記中央処理装置，上記第１の記憶装置が
接続された第１のシステムバス，及び上記第２の記憶装
置，上記入出力装置が接続された第２のシステムバスに
区分すると共に、外部からのバス切断指令に従い、上記
第１及び第２のシステムバスを電気的に切り離すバス切
断手段と、上記第２のシステムバスに接続され、上記第
２の記憶装置及び上記入出力装置の間のＤＭＡ転送を制
御するＤＭＡ制御回路と、上記中央処理装置が上記第１
のシステムバス内にて処理を行っている時に、上記バス
切断手段にバス切断指令を出力するバス切断制御手段
と、上記バス切断手段により上記第１及び第２のシステ
ムバスが切り離されている時に、上記ＤＭＡ制御回路を
動作させる転送制御手段と、を備えたことを特徴とす
る。

【００１０】また、請求項２に記載の発明は、請求項１
に記載のマイクロコンピュータのデータ転送装置におい
て、上記バス切断制御手段は、上記中央処理装置より出
力される状態信号が上記第１の記憶装置からプログラム
を読み出すフェッチサイクルであることを示している場
合に、上記バス切断指令を出力することを特徴とする。

【００１１】次に、請求項３に記載の発明は、予め設定
されたプログラムに従って処理を実行する中央処理装
置，該中央処理装置が実行するプログラムが格納された
第１の記憶装置，上記中央処理装置の処理に応じてデー
タが読み書きされる第２の記憶装置，外部装置との間で
データを入出力するための入出力装置，及び上記各装置
が接続されるシステムバスを備えたマイクロコンピュー
タにおいて上記第２の記憶装置と上記入出力装置との間
のデータ転送を制御するためのデータ転送装置であっ
て、上記システムバスが、上記中央処理装置，及び上記
第１の記憶装置が接続されたメインバスと、上記入出力
装置が接続され上記メインバスとは電気的に切り離され
たローカルバスとからなり、外部からのバス切換指令に
従い、上記第２の記憶装置を上記メインバス或は上記ロ
ーカルバスのいずれかに択一的に接続するバス切換手段
と、上記ローカルバスに接続され、上記第２の記憶装置
及び上記入出力装置の間のＤＭＡ転送を制御するＤＭＡ
制御回路と、上記中央処理装置が上記第２の記憶装置を
アクセスしていない時に、上記第２の記憶装置を上記ロ
ーカルバスに接続させるバス切換指令を上記バス切換手
段に出力するバス切換制御手段と、上記バス切換手段に
より、上記第２の記憶装置が上記ローカルバスに接続さ
れている時に、上記ＤＭＡ制御回路を動作させる転送制
御手段と、を備えたことを特徴とする。

【００１２】また、請求項４に記載の発明は、請求項３
に記載のマイクロコンピュータのデータ転送装置におい
て、上記バス切換手段は、上記中央処理装置からのアド
レスをデコードすることにより、上記第２の記憶装置が
アクセスされているか否かを判断する判定手段を備える
ことを特徴とする。

【００１３】また次に、請求項５に記載の発明は、請求
項１ないし請求項４のいずれかに記載のマイクロコンピ
ュータのデータ転送装置において、上記入出力装置が、
上記第２の記憶装置からの転送データをシリアルデータ
に変換して外部に送出するシリアル通信装置であること
を特徴とする。

【００１４】上記のように構成された請求項１に記載の
マイクロコンピュータのデータ転送装置においては、中
央処理装置が、第１のシステムバス内だけで制御を行っ
ている時に、バス切断制御手段がバス切断手段にバス切
断指令を出力し、このバス切断指令を受けたバス切断手
段が第１及び第２のシステムバスを電気的に切り離す。
これにより、第２のシステムバス上では、中央処理装置
による制御とは独立した制御を実行することが可能とな
る。

【００１５】そしてこのように第１及び第２のシステム
バスが切り離されている時に、転送制御手段がＤＭＡ制
御装置を動作させることにより、このＤＭＡ制御回路に
より、第２の記憶装置及び入出力装置の間のＤＭＡ転送
が実行される。従って、本発明のマイクロコンピュータ
のデータ転送装置によれば、第１のシステムバス上にお
ける中央処理装置の動作に何等影響を与えることなく、
第２のシステムバス上にて第２の記憶装置と入出力装置
との間のＤＭＡ転送が行うことができる。その結果、プ
ログラム等のデバッグ時において、この第２の記憶装置
と入出力装置との間のＤＭＡ転送機能を用いれば、中央
処理装置を実際の使用時と全く同じ動作状態にしたまま
ＲＡＭ値をモニタできるので、信頼性の高いデバッグを
行うことができる。

【００１６】また、本発明によれば、中央処理装置の動
作に応じて、ＤＭＡ転送が可能な時には常に第１及び第
２のシステムバスが切り離されるようにされており、Ｄ
ＭＡ転送を開始する際に、従来装置のように中央処理装
置によるバスの解放を待つ必要がないので、効率よくＤ
ＭＡ転送を実行できる。

【００１７】次に、請求項２に記載のマイクロコンピュ
ータのデータ転送装置においては、バス切断制御手段
は、中央処理装置より出力される状態信号が第１の記憶
装置からプログラムを読み出すフェッチサイクルである
ことを示している場合に、バス切断指令を出力する。

【００１８】このように状態信号を用いて、第１及び第
２のシステムバスの切り離しが可能であるか否かを判定
することにより、例えばアドレスをデコードして判定す
る場合に比べて、構成を簡単にできる。また次に、請求
項３に記載のマイクロコンピュータのデータ転送装置に
おいては、システムバスが、メインバスとローカルバス
とに電気的に切り離されており、中央処理装置が第２の
記憶装置をアクセスしていない時に、バス切換制御手段
がバス切換手段にバス切換指令を出力し、バス切換指令
を受けたバス切換手段が第２の記憶装置をローカルバス
に接続する。なお、メインバスとローカルバスとは、電
気的に切り離されているため、ローカルバス上では、中
央処理装置による制御とは独立した制御を実行すること
が可能である。

【００１９】そしてこのように第２の記憶装置がローカ
ルバスに接続されている時に、転送制御手段が、ＤＭＡ
制御回路を動作させることにより、このＤＭＡ制御回路
により、第２の記憶装置及び入出力装置の間のＤＭＡ転
送が実行される。従って、本発明のマイクロコンピュー
タのデータ転送装置によれば、請求項１に記載の発明と
同様に、中央処理装置の動作に何等影響を与えることな
く、ローカルバス上にて第２の記憶装置と入出力装置と
の間のＤＭＡ転送を行うことができ、その結果、プログ
ラム等のデバッグ時に、このＤＭＡ転送機能を用いれ
ば、中央処理装置を実際の使用時と全く同じ動作状態に
したままＲＡＭ値をモニタできるので、信頼性の高いデ
バッグを行うことができる。

【００２０】また、本発明によれば、元々メインバスと
ローカルバスとは電気的に切り離されており、ＤＭＡ転
送を開始する際に、従来装置のように中央処理装置によ
るバスの解放を待つ必要がないので、効率よくＤＭＡ転
送を実行できる。次に、請求項４に記載のマイクロコン
ピュータのデータ転送装置においては、バス切換手段
は、中央処理装置からのアドレスをデコードすることに
より、第２の記憶装置がアクセスされているか否かを判
断する判定手段を備えている。

【００２１】なお、第２の記憶装置がアクセスされない
時というのは、フェッチサイクル以外にも、例えば、メ
インバス上に接続された第１の記憶装置以外の装置をア
クセスする期間等が含まれる。従って、本発明によれ
ば、第２の記憶装置及び入出力装置間のＤＭＡ転送を、
フェッチサイクルだけでなく第２の記憶装置がアクセス
されない全ての期間にて行うことができるので、請求項
２に記載の装置に比べ、より効率よくＤＭＡ転送を行う
ことができる。

【００２２】また次に、請求項５に記載のマイクロコン
ピュータのデータ転送装置においては、入出力装置が、
第２の記憶装置からの転送データをシリアルデータに変
換して外部に送出するシリアル通信装置からなる。従っ
て、特に、本発明のデータ転送装置を含んだマイクロコ
ンピュータにて、各種装置を制御するためのコントロー
ラ等を１チップの素子に構成し、しかも素子を小型化す
るために、データバスやアドレスバスを外部に出さない
ように構成した場合であっても、シリアル通信装置のシ
リアル端子を外部に出しておけば、ＲＡＭ値のモニタす
ることができ、プログラム等のデバッグを容易にでき
る。

【００２３】

【発明の実施の形態】以下に本発明の実施例を図面と共
に説明する。図１は、第１実施例のマイクロコンピュー
タユニット（ＭＣＵ）の全体構成を表すブロック図であ
る。

【００２４】図１に示すように本実施例のＭＣＵは、予
め設定されたプログラムに従って処理を実行する中央処
理装置（ＣＰＵ）１０と、ＣＰＵ１０が処理を実行する
ためのプログラムを格納する読出専用メモリ（ＲＯＭ）
１２と、ＣＰＵ１０の処理に応じてデータが読み書きさ
れるランダムアクセスメモリ（ＲＡＭ）１４と、ＣＰＵ
１０により制御される各種周辺回路１６と、外部装置と
の間でシリアルデータ通信を行うためのシリアル通信回
路１８と、ＲＡＭ１４及びシリアル通信回路１８，周辺
回路１６間の１６ビット単位のＤＭＡ転送を制御するＤ
ＭＡ制御回路２０と、これら各部を接続するシステムバ
スを、ＣＰＵ１０，ＲＯＭ１２が接続されたコア側シス
テムバス（アドレスバスＡ，データバスＤ）、及びＲＡ
Ｍ１４，周辺回路１６，シリアル通信回路１８，ＤＭＡ
制御回路２０が接続されたペリ側システムバス（アドレ
スバスＡｐ，データバスＤｐ）とに区分し、ＤＭＡ制御
回路２０からのゲート信号ＧＴに応じて、両ステムバス
を電気的に接続或は切断するゲート２２とにより構成さ
れている。

【００２５】なお、ゲート２２は、トライステートバッ
ファからなり、ゲート信号ＧＴがLow レベルの時には、
信号を通過させることにより両システムバスを接続し、
ゲート信号ＧＴがHighレベルの時には、出力をハイイン
ピーダンスにすることにより、両システムバスを電気的
に切り離すように構成されている。

【００２６】またＣＰＵ１０からの制御信号は、図示し
ないが、アドレスバスＡ，Ａｐ、システムバスＤ，Ｄｐ
と同様に、ゲート信号ＧＴがHighレベルの時には、ペリ
側システムバスに接続された各装置には伝達されないよ
うにされている。またＣＰＵ１０は、メモリのリード／
ライト等の１命令の実行に要する時間、即ちバスサイク
ルが、全て後述する内部クロックＣＫ１，ＣＫ２の２ク
ロック分で終了するように構成されている。

【００２７】次に、シリアル通信回路１８は、ＤＭＡ制
御回路２０の制御により転送されてくる送信データを書
き込むための１６ビットの送信バッファと、この送信バ
ッファに書き込まれた送信データを８ビットづつ取り込
んで所定フォーマットのシリアルデータに加工し外部に
送出するための送信レジスタとを備えている。そして、
送信データ書込許可信号ＥＭは、送信バッファに送信デ
ータが書き込まれた時にLow レベルに設定され、また送
信バッファから送信レジスタに最初上位８ビットの送信
データが取り込まれ、その後下位８ビットが取り込まれ
た時にHighレベルに設定されるように構成されている。

【００２８】ここで、シリアル通信回路１８から出力さ
れるシリアルデータのフォーマットを図４に示す。図に
示すように、送信バッファに書き込まれた送信データ
は、８ビットずつ上位ビットＵＤｎ，下位ビットＬＤｎ
の順に送信され、各８ビットの先頭と末尾には、スター
トビットＳ，及びストップビットＰが付加される。な
お、ポストアンブルＰＡは、送信データ（１６ビット）
を複数個連続して繰り返し送信する場合に、一通りの転
送が終了すると区切りのために挿入されるものである。

【００２９】次に、本発明の主要部分であるＤＭＡ制御
回路２０について説明する。図１に示すように、ＤＭＡ
制御回路２０は、転送データのデータ数を設定するため
の転送数設定レジスタ２４と、カウント値をインクリメ
ント信号ＣＩにより１インクリメントし、クリア信号Ｃ
Ｒにより零クリアする転送数カウンタ２６と、転送数設
定レジスタ２４の設定値と転送数カウンタ２６のカウン
ト値とを比較し、両者の値が一致すると一致信号ＣＰを
出力する比較器２８と、転送データが格納された領域の
アドレス（転送元アドレス）を順番に並べてなる転送元
アドレス格納領域の先頭アドレスを設定するための転送
元先頭アドレス設定レジスタ３０と、ロード信号ＬＤＳ
により転送元先頭アドレス設定レジスタ３０の設定値を
ロードしてカウント値とし、このカウント値（転送元間
接アドレス）をインクリメント信号ＡＩＳにより２イン
クリメントし、出力許可信号ＯＥ１に従ってアドレスバ
スＡｐに出力する転送元間接アドレスカウンタ３２と、
ライト信号ＷＥ１によりデータを取り込み、出力許可信
号ＯＥ２に従ってデータを出力する転送元アドレスを一
時的に格納するための転送元アドレスレジスタ３４と、
データバスＤｐからのデータを転送元アドレスレジスタ
３４に供給し、転送元アドレスレジスタ３４からのデー
タをアドレスバスＡｐへ供給するバス変換回路３６と、
ライト信号ＷＥ２によりデータバスＤｐからデータを取
り込み、出力許可信号ＯＥ４ｄに従ってデータバスＤｐ
にデータを出力する転送データを一時的に格納するため
の転送データレジスタ３８と、転送データの転送先アド
レスを順番に並べてなる転送先アドレス格納領域の先頭
アドレスを設定するための転送先先頭アドレス設定レジ
スタ４０と、ロード信号ＬＤＲにより転送先先頭アドレ
ス設定レジスタ４０の設定値をロードしてカウント値と
し、このカウント値（転送先間接アドレス）をインクリ
メント信号により２インクリメントし、出力許可信号Ｏ
Ｅ３に従ってアドレスバスＡｐに出力する転送先間接ア
ドレスカウンタ４２と、ライト信号ＷＥ３によりデータ
を取り込み、出力許可信号ＯＥ４ａに従ってデータを出
力する転送先アドレスを一時的に格納するための転送先
アドレスレジスタ４４と、データバスＤｐからのデータ
を転送先アドレスレジスタ４４に供給し、転送先アドレ
スレジスタ４４からのデータをアドレスバスＡｐに供給
するバス変換回路３６と、データ転送の許可／禁止、及
び転送モード（１回転送／連続転送）を設定するための
コントロールレジスタ４８と、ＣＰＵ１０からそのバス
サイクルがフェッチサイクルにあることを表すフェッチ
信号ＦＴ，シリアル通信回路１８から送信データの書込
が可能であるか否かを表す送信データ書込許可信号Ｅ
Ｍ，コントロールレジスタ４８から設定値に応じて出力
されるスタート信号ＴＳ，モード信号ＴＭ，比較器２８
から一致信号ＣＰを入力し、ゲート２２を制御するため
のゲート信号ＧＴ，及びＲＡＭ１４からデータを読み出
すためのリード信号ＲＥ，シリアル通信回路１８に送信
データを書込むためのライト信号ＷＥ４，その他ＤＭＡ
制御回路２０内部の各部を動作させるための各種制御信
号を生成する制御回路５０と、を備えている。

【００３０】なお、転送数設定レジスタ２４、転送元先
頭アドレス設定レジスタ３０、転送先先頭アドレス設定
レジスタ４０、コントロールレジスタ４８については、
ＣＰＵ１０の制御により値が設定される。また、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２が２インクリメントされるのは、ＲＡＭ１４に
おいて転送元アドレス及び転送先アドレスが、ワード
（１６ビット）単位で格納されているからである。

【００３１】次に図２は、制御回路５０の概略構成を表
す説明図である。図２に示すように、制御回路５０は、
転送数カウンタ２６のカウント値を零クリアし、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２に、夫々転送元先頭アドレス設定レジスタ３０
及び転送先先頭アドレス設定レジスタ４０の設定値をロ
ードして、ＤＭＡ制御回路２０を初期設定するためのク
リア信号ＣＲ，ロード信号ＬＤＳ，ＬＤＲを生成する初
期設定部５２と、転送元間接アドレスカウンタ３２に設
定された転送元間接アドレスに基づき、ＲＡＭ１４から
転送元アドレスを読み出して転送元アドレスレジスタ３
４に設定するための出力許可信号ＯＥ１，リード信号Ｒ
Ｅ，ライト信号ＷＥ１を生成する転送元アドレス設定部
５４と、転送元アドレスレジスタ３４に設定された転送
元アドレスに基づき、ＲＡＭ１４から転送データを読み
出して転送データレジスタ３８に設定するための出力許
可信号ＯＥ２，リード信号ＲＥ，ライト信号ＷＥ２を生
成すると共に、次の転送に備えるため転送元間接アドレ
スカウンタ３２のカウント値をインクリメントするため
インクリメント信号ＡＩＳを生成する転送データ設定部
５６と、転送先間接アドレスカウンタ４２に設定された
転送先間接アドレスに基づき、ＲＡＭ１４から転送先ア
ドレスを読み出して転送先アドレスレジスタ４４に設定
するための出力許可信号ＯＥ３，リード信号ＲＥ，ライ
ト信号ＷＥ３を生成する転送先アドレス設定部５８と、
転送データレジスタ３８に設定された転送データを読み
出して、転送先アドレスレジスタ４４に設定された転送
先アドレスに書き込むための出力許可信号ＯＥ４ａ，Ｏ
Ｅ４ｄ，ライト信号ＷＥ４を生成すると共に、次のデー
タ転送に備えるため転送先間接アドレスカウンタ４２及
び転送数カウンタ２６のカウント値を夫々インクリメン
トするためのインクリメント信号ＡＩＲ，ＣＩを生成す
る転送実行部６０と、フェッチ信号ＦＴ，送信データ書
込許可信号ＥＭに基づき、転送元アドレス設定部５４，
転送データ設定部５６，転送先アドレス設定部５８，転
送実行部６０の動作を許可する許可信号ＥＮ１〜ＥＮ４
を生成し、データ転送の手順を制御する転送制御部６４
と、スタート信号ＴＳ，モード信号ＴＭ，一致信号ＣＰ
に基づき、初期設定部５２及び転送制御部６４の動作を
許可する許可信号ＥＩ，ＥＴを生成する開始制御部６２
とを備えている。なお、フェッチ信号ＦＴは、ゲート２
２を駆動するためのゲート信号ＧＴとして、そのまま出
力される。また上記各部においては、互いに半周期だけ
位相のずれた２相の内部クロックＣＫ１，ＣＫ２に同期
して各制御が実行され、これに同期した制御信号が生成
される。

【００３２】ここで、上記制御回路５０の各部は、簡単
な論理回路により構成されるものであるため、具体的な
回路構成についての説明は省略するが、開始制御部６２
及び転送制御部６４の概略動作について説明する。ま
ず、開始制御部６２は、スタート信号ＴＳが入力される
と、先ず初期設定部５２の動作させる許可信号ＥＩを出
力し、初期設定部５２が生成する信号による初期設定に
充分な時間が経過後、許可信号ＥＴをセットして転送制
御部６４を起動する。そして、モード設定信号ＴＭによ
り１回転送が指定されている場合には、一致信号ＣＰが
入力された時点で、動作許可信号ＥＴをリセットして転
送制御部６４の動作を禁止し、一方、モード設定信号Ｔ
Ｍにより連続転送が指定されている場合には、一致信号
ＣＰをそのまま動作許可信号ＥＩとして初期設定部５２
に入力するように構成されている。

【００３３】一方、転送制御部６４は、開始制御部６２
からの許可信号ＥＴがセットされている場合にのみ動作
し、フェッチ信号ＦＴがHighレベルの時に、ＣＰＵ１０
の１バスサイクル毎に、許可信号ＥＮ１〜ＥＮ４のいず
れか１つを順番に出力する。但し、送信データ書込許可
信号ＥＭがLow レベルの時には、許可信号ＥＮ１〜ＥＮ
３のみ出力可能であり、許可信号ＥＮ３を出力後は待機
状態となる。そして、送信データ書込許可信号ＥＭがHi
ghレベルに戻ると、次のバスサイクルにて許可信号ＥＮ
４を出力して動作を再開する。また、フェッチ信号ＦＴ
がLow レベルの時は、直ちに待機状態となり、許可信号
ＥＮ１〜ＥＮ４のいずれも出力しない。

【００３４】以上のように構成されたＤＭＡ制御回路２
０によるＤＭＡ転送の動作を具体的に説明する。なお、
図３は、本実施例のＭＣＵのメモリマップ、図５は、Ｄ
ＭＡ転送時のタイミング図である。図３に示すように、
アドレスの００００ｈ〜０５ｆｆｆｈ番地がＩ／Ｏ領
域，０６００ｈ〜３ｆｆｆｈ番地がＲＡＭ１４の領域，
４０００ｈ〜ｆｆｆｆｈ番地がプログラムを格納するた
めのＲＯＭ１２の領域に割り当てられている。

【００３５】そして、Ｉ／Ｏ領域において、００７０ｈ
番地がシリアル通信回路１８にデータを読み書きするた
めのアドレスとして割り当てられている。なお、この領
域には、周辺回路１６や転送数設定レジスタ２４，転送
元先頭アドレス設定レジスタ３０，転送先先頭アドレス
設定レジスタ４０，コントロールレジスタ４８を指定す
るためのアドレスも割り振られている。

【００３６】また、ＲＡＭ１４の領域には、転送元アド
レス格納領域（０６００ｈ〜），転送先アドレス格納領
域（０８００ｈ〜）が確保されている。次に、図５に示
すタイミング図に沿って動作を説明する。ここでは、０
ａ００ｈ番地及び０ｂ１０番地に夫々格納された各１ワ
ードのデータ（合計２ワード）を、繰り返し転送する場
合を例にとり説明する。

【００３７】まず、初期化時等に、ＣＰＵ１０が、転送
元アドレス格納領域（０６００ｈ番地，０６０２ｈ番
地）に転送元アドレス（０ａ００ｈ，０ｂ１０ｈ）を、
転送先アドレス格納領域（０８００ｈ番地，０８０２ｈ
番地）に、転送元アドレス（００７０ｈ，００７０ｈ）
を設定し、これと共に、転送数設定レジスタ２４に転送
数（２）、転送元先頭アドレス設定レジスタ３０に転送
元アドレス格納領域の先頭アドレス（０６００ｈ）、転
送先先頭アドレス設定レジスタ４０に転送先アドレス格
納領域の先頭アドレス（０８００ｈ）を夫々設定する。

【００３８】その後、ＣＰＵ１０が、コントロールレジ
スタ４８を、データ転送許可，連続転送を指定してセッ
トすることにより、コントロールレジスタ４８から制御
回路５０にスタート信号ＴＳ，モード設定信号ＴＭが入
力され、ＤＭＡ制御回路２０によるＤＭＡ転送制御が開
始される。

【００３９】このようにして、スタート信号ＴＳが入力
された制御回路５０では、まず開始制御部６２により許
可信号ＥＩが出力され、初期設定部５２が起動されるこ
とにより、転送数カウンタ２６が零クリアされ、転送元
間接アドレスカウンタ３２及び転送先間接アドレスカウ
ンタ４２には、転送元先頭アドレス設定レジスタ３０の
設定値（０６００ｈ）及び転送先先頭アドレス設定レジ
スタ４０の設定値（０８００ｈ）が夫々ロードされる。

【００４０】その後、開始制御部６２により許可信号Ｅ
Ｔがセットされ、転送制御部６４が起動される。ここで
は、図５に示すように、最初のバスサイクルＢ１は、Ｃ
ＰＵ１０はＲＯＭ１２（Ｃ０００ｈ番地）をアクセスし
命令フェッチするため、ＣＰＵ１０から出力されるフェ
ッチ信号ＦＴはHighレベルとなり、これにより、ペリ側
システムバスがコア側システムバスから切り離されると
共に、制御回路５０では、転送制御部６４により許可信
号ＥＮ１が出力され、転送元アドレス設定部５４が起動
される。

【００４１】その結果、出力許可信号ＯＥ１に従って転
送元間接アドレスカウンタ３２の設定値（０６００ｈ）
がアドレスバスＡｐに供給され、リード信号ＲＥにより
ＲＡＭ１４の該当番地から転送元アドレス（０ａ００
ｈ）がデータバスＤｐに読み出され、更にこの転送元ア
ドレスは、ライト信号ＷＥ１により内部クロックＣＫ１
の立上がりタイミングにて、転送元アドレスレジスタ３
４に格納される。

【００４２】続くバスサイクルＢ２も、ＣＰＵ１０はＲ
ＯＭ１２（Ｃ００２ｈ番地）をアクセスし、フェッチ信
号ＦＴがHighレベルに維持されるため、制御回路５０で
は、転送制御部６４により許可信号ＥＮ２が出力され、
転送データ設定部５６が起動される。

【００４３】その結果、出力許可信号ＯＥ２に従って転
送元アドレスレジスタ３４に格納された転送元アドレス
（０ａ００ｈ）がアドレスバスＡｐに供給され、リード
信号ＲＥによりＲＡＭ１４の該当番地から転送データ
（３３５５ｈ）がデータバスＤｐに読み出され、更にこ
の転送データは、ライト信号ＷＥ２により内部クロック
ＣＫ１の立上がりタイミングにて、転送データレジスタ
３８に格納される。これと共に、所定のタイミングにて
転送元間接アドレスカウンタ３２の設定値がインクリメ
ントされ、次の間接アドレス（０６０２ｈ）に更新され
る。

【００４４】バスサイクルＢ３では、ＣＰＵ１０はＲＡ
Ｍ１４（０ｅ００ｈ番地）をアクセスするため、フェッ
チ信号ＦＴはLow レベルとなる。このため両システムバ
スは接続され、ペリ側システムバス上には、図中斜線に
て示すように、コア側システムバスの信号が表れる。こ
の時、制御回路５０では、転送制御部６４が待機状態と
なるため、ＤＭＡ制御回路２０による転送制御は中断さ
れる。

【００４５】バスサイクルＢ４では、ＣＰＵ１０がＲＯ
Ｍ１２（Ｃ００４ｈ番地）をアクセスし、フェッチ信号
ＦＴが再びHighレベルとなるため、ペリ側システムバス
がコア側システムバスから切り離されると共に、制御回
路５０では、転送制御部６４により許可信号ＥＮ３が出
力され、転送先アドレス設定部５８が起動される。

【００４６】その結果、出力許可信号ＯＥ３に従って転
送先間接アドレスカウンタ４２の設定値（０８００ｈ）
がアドレスバスＡｐに供給され、リード信号ＲＥにより
ＲＡＭ１４の該当番地から転送先アドレス（００７０
ｈ）がデータバスＤｐに読み出され、更にこの転送先ア
ドレスは、ライト信号ＷＥ３により内部クロックＣＫ１
の立上がりタイミングにて、転送先アドレスレジスタ４
４に格納される。

【００４７】バスサイクルＢ５では、ＣＰＵ１０はＲＯ
Ｍ１２（Ｃ００６ｈ番地）をアクセスし、フェッチ信号
ＦＴがHighレベルに維持されるため、制御回路５０では
転送制御部６４により許可信号ＥＮ４が出力され、転送
実行部６０が起動されるその結果、出力許可信号ＯＥ４
ａに従って転送先アドレスレジスタ４４に格納された転
送先アドレス（００７０ｈ）、即ちシリアル通信回路１
８を指定するアドレスがアドレスバスＡｐに、また、出
力許可信号ＯＥ４ｄに従って転送データレジスタ３８に
格納された転送データ（３３５５ｈ）がデータバスＤｐ
に出力され、この転送データが、ライト信号ＷＥ４によ
り内部クロックＣＫ１の立上がりタイミングにて、シリ
アル通信回路１８に内蔵された送信バッファに書き込ま
れる。この時、シリアル通信回路１８からの送信データ
書込許可信号ＥＭが書込禁止を意味するLow レベルに変
化する。

【００４８】また、このバスサイクルＢ５では、転送先
間接アドレスカウンタがインクリメントされ、次の間接
アドレス（０８０２ｈ）が設定されると共に、転送数カ
ウンタも１インクリメントされ１に設定される。続く、
バスサイクルＢ６，Ｂ７，Ｂ９では、バスサイクルＢ
１，Ｂ２，Ｂ４と同様に、転送元アドレス設定部５４，
転送データ設定部５６，転送先アドレス設定部５８が順
次起動されることにより、転送データレジスタ３８に転
送データ（４４６６ｈ）、転送先アドレスレジスタ４４
に転送先アドレス（００７０ｈ）が格納された状態とな
る。なお、バスサイクルＢ８では、バスサイクルＢ３と
同様に、フェッチ信号ＦＴがLow レベルとなることによ
り転送制御が中断される。

【００４９】そしてバスサイクルＢ１０では、フェッチ
信号ＦＴがHighレベルであるが、送信データ書込許可信
号ＥＭがLow レベルであるため、転送制御部６４が待機
状態となり、転送実行部６０が起動されることなく転送
制御が中断される。その後、シリアル通信回路１８にお
いて送信バッファに書き込まれたデータが処理され、バ
スサイクルＢｎにて送信バッファが空き状態となり、送
信データ書込許可信号ＥＭがHighレベルになると、制御
回路５０では転送制御部６４が動作を再開し、次のバス
サイクルＢn+1 にて転送実行部６０を起動する。

【００５０】その結果、バスサイクルＢ５と同様の動作
にて、転送データレジスタ３８に格納された転送データ
（４４６６ｈ）がシリアル通信回路１８に書き込まれ、
送信データ書込許可信号ＥＭは再度Low レベルとなる。
この時、転送先間接アドレスカウンタ４２及び転送数カ
ウンタ２６が夫々インクリメントされるが、これにより
転送数カウンタ２６のカウント値は、転送数設定レジス
タ２４の設定値と同じ２になり、比較器２８から一致信
号ＣＰが出力される。ここでは、モード信号ＴＭにより
連続転送が指定されているので、開始制御部６２により
許可信号ＥＩが出力され、初期設定部５２が起動され
る。

【００５１】その結果、転送数カウンタ２６，転送元間
接アドレスカウンタ３２，転送先間接アドレスカウンタ
４２は初期設定され、以後、上述の動作が繰り返される
ことにより、ＲＡＭ１４の０ａ００ｈ番地及び０ｂ１０
ｈ番地に格納された値が順番に繰り返しシリアル通信回
路１８に転送され、シリアル通信回路１８にてシリアル
データに変換されて外部に出力される。

【００５２】なお、モード信号ＴＭにより１回転送が指
定されている場合は、一致信号ＣＰを受けた開始制御部
６２により許可信号ＥＴがリセットされ、転送制御部６
４の動作が禁止されるため、以後、再度コントロールレ
ジスタにより転送開始が設定されない限り、転送制御は
行われない。

【００５３】ところで、シリアル通信回路１８におい
て、複数ワードの送信データを連続送信する場合、先の
送信データの下位８ビットが送信レジスタに取り込まれ
送信バッファが空になった後、スタートビットＳ，下位
データＬＤｎ，ストップビットＳの送出が終了するまで
の間に、次の送信データを送信バッファに書き込んでお
く必要がある。

【００５４】ここで、内部クロックＣＫ１，ＣＫ２の周
波数を３２ＭＨｚ、シリアル通信回路１８におけるシリ
アルデータの送信速度を９６００ｂｐｓとすると、１バ
スサイクルの周期は６２．５（２／３２）ｎｓｅｃであ
り、一方、シリアルデータ１ビットの送信に要する時間
は、約１０４．１６６（１／９６００）μｓｅｃであ
る。つまり、シリアルデータの１ビットを送信する間
に、約１６６７（１０４．１６６／０．０６２５）回の
バスサイクルが実行されることになる。

【００５５】従って、シリアル通信回路１８の送信バッ
ファが空になり、送信データ書込許可信号ＥＭがLow レ
ベルからHighレベルに変化し、ＤＭＡ制御回路２０によ
る転送制御が可能にされた後、次のデータを書き込むま
でに少なくともシリアルデータ９ビット分、即ち、１６
６７×９回分のバスサイクルを実行する時間があり、そ
の間１回も命令フェッチが実行されないことは考えられ
ないので、この間に確実に次の送信データを送信バッフ
ァに書き込むことができ、シリアルデータの連続送信が
損なわれることがない。なおここでは、内部クロックＣ
Ｋ１，ＣＫ２の周波数を３２ＭＨｚとしているが、これ
を例えば４ＭＨｚ程度（更に低速でも可）にしても、連
続送信が損なわれることがないのは明かである。以上説
明したように、本実施例のＭＣＵにおいては、ＣＰＵ１
０が命令フェッチしている時に、ＲＡＭ１４及びシリア
ル通信回路１８が接続されたペリ側システムバスを、Ｃ
ＰＵ１０及びＲＯＭ１２が接続されたコア側システムバ
スから電気的に切り離し、この切り離されたペリ側シス
テムバス上にてＲＡＭ１４とシリアル通信回路１８との
間のＤＭＡ転送を実行するようにされている。

【００５６】従って、本実施例によれば、ＣＰＵ１０の
動作に何等影響を与えることなく、ＲＡＭ１４とシリア
ル通信回路１８との間のＤＭＡ転送を行うことができ
る。即ち、命令フェッチ期間中は、ＣＰＵ１０，ＲＯＭ
１２以外の装置は空状態となっているので、この期間を
利用して、ＣＰＵ１０，ＲＯＭ１２が接続されたコア側
システムバスから他の部分（ペリ側システムバス）を切
り離しても、ＣＰＵ１０の動作に何等影響を与えること
がなく、この切り離されたペリ側システムバス上では、
コア側システムバスとは全く独立に制御を実行できるの
である。

【００５７】そして、例えばプログラム等のデバッグ時
において、このＲＡＭ１４及びシリアル通信回路１８間
のＤＭＡ転送機能を用いれば、ＣＰＵ１０を実際の使用
時と全く同じ動作状態にしたままＲＡＭ値をモニタでき
るので、信頼性の高いデバッグを行うことができる。

【００５８】また、本実施例によれば、ＣＰＵ１０がフ
ェッチサイクルにあることを表すフェッチ信号ＦＴに基
づき、ＣＰＵ１０が命令フェッチ中である時には、いつ
でもコア側及びペリ側のシステムバスが切り離されるよ
うにされており、ＤＭＡ転送を開始する際に、従来装置
のようにＤＭＡ制御装置がＣＰＵ１０にバスの解放を要
求したり、ＣＰＵ１０によるバスの解放を待つ必要がな
いので、効率よくＤＭＡ転送を実行できる。

【００５９】また、本実施例においては、ＤＭＡ制御回
路２０に設けられたアドレスカウンタ３２，４２が、転
送元アドレス，転送先アドレスを直接指定するのではな
く、転送元アドレス，転送先アドレスを転送順に並べて
なる転送元アドレス格納領域、転送先アドレス格納領域
を指定することにより、間接的に転送元アドレス，転送
先アドレスを指定するようにされている。

【００６０】従って、本実施例によれば、転送元，転送
先のアドレスが連続している必要がなく、転送単位であ
る１ワード毎に、転送元，転送先のアドレスを自由に設
定できる。その結果、転送元アドレス格納領域，転送先
アドレス格納領域に設定する転送元アドレス，送信先ア
ドレスとして、ＲＡＭ１４，周辺回路１６，シリアル通
信回路１８を指定するアドレスを任意に設定することに
より、上述のようなＲＡＭ１４とシリアル通信回路１８
との間の転送だけでなく、ＲＡＭ１４と周辺回路１６と
の間の転送、シリアル通信回路１８と周辺回路１６との
間の転送、周辺回路１６どうしの転送、ＲＡＭ１４内で
の転送等も容易に実現できる。

【００６１】なお、本実施例のようなＭＣＵを用い、周
辺回路１６としてセンサや各種アクチュエータ等の駆動
回路を備えてなるコントローラを構成し、これを１チッ
プ化した場合、素子の小型化のためには、センサやアク
チュエータに接続する信号線や電源線以外は、外部に出
す端子をできるだけ少なくしたいのであるが、アドレス
やデータバスが外部に出されていない場合、オシロスコ
ープやロジックアナライザ等の計測器を用いてプログラ
ムのデバッグを行うことは困難になる。ところが、本実
施例では、シリアル通信回路１８のシリアル端子を１本
出しておけば、これを用いてＲＡＭ値をモニタでき、従
って、ＭＣＵの素子サイズを大きくすることなく低コス
トでデバッグを容易にするための手段を付加できる。

【００６２】次に、第２実施例について説明する。図６
に示すように本実施例のＭＣＵは、第１実施例と同様の
ＣＰＵ１１０，ＲＯＭ１１２，ＲＡＭ１１４，周辺回路
１１６と、ＲＡＭ１１４に格納された値を読み出して所
定のシリアルデータに変換し、ドライバ１１８を介して
外部に出力するＲＡＭ値モニタ回路１２０と、ＣＰＵ１
１０からのアドレスをデコードすることにより、ＣＰＵ
１１０がＲＡＭ１１４をアクセスするか否かを表すバス
選択信号ＢＳを生成するデコーダ１１７と、バス選択信
号ＢＳに従いＲＡＭ１１４を、ＣＰＵ１１０，ＲＯＭ１
１２，周辺回路１１６が接続されたメインバス（アドレ
スバスＡ，データバスＤ）、或はＲＡＭ値モニタ回路１
２０が接続されたローカルバス（アドレスバスＬＡ，デ
ータバスＬＤ）のいずれかに接続する選択器１２２，１
２３とにより構成されている。

【００６３】ここで、ＲＡＭ値モニタ回路１２０は、転
送データのデータ数を設定するための転送数設定レジス
タ１２４と、カウント値をインクリメント信号ＣＩによ
り１インクリメントし、クリア信号ＣＲにより零クリア
する転送数カウンタ１２６と、転送数設定レジスタ１２
４の設定値と転送数カウンタ１２６のカウント値とを比
較し、両者の値が一致すると一致信号ＣＰを出力する比
較器１２８と、転送データが格納された領域のアドレス
（転送元アドレス）を順番に並べてなる転送元アドレス
格納領域の先頭アドレスを設定するための転送元先頭ア
ドレス設定レジスタ１３０と、ロード信号ＬＤにより転
送元先頭アドレス設定レジスタ１３０の設定値をロード
してカウント値とし、このカウント値（転送元間接アド
レス）をインクリメント信号ＡＩにより２インクリメン
トし、出力許可信号ＯＥＡに従ってローカルアドレスバ
スＬＡに出力する転送元間接アドレスカウンタ３２と、
ライト信号ＷＥＡによってローカルデータバスＬＤから
データを取り込み、出力許可信号ＯＥＢに従ってローカ
ルアドレスバスＬＡにデータを出力する転送元アドレス
を格納するための転送元アドレスレジスタ１３４と、ラ
イト信号ＷＥＢによりローカルデータバスＬＤからデー
タを取り込み、データが空の時に送信バッファ空信号Ｅ
Ｍを出力する送信バッファ１３６と、データ転送の許可
／禁止、及び転送モード（１回転送／連続転送）を指定
するためのコントロールレジスタ１３８と、ＲＡＭ値モ
ニタ回路１２０が出力するシリアルデータのフォーマッ
ト（パリティの有無，パリティの偶奇種別、ストップビ
ット長等）を指定するための通信フォーマット設定レジ
スタ１４０と、シリアルデータの通信速度（ボーレー
ト）を指定するための通信速度設定レジスタ１４２と、
通信速度設定レジスタ１４２に設定された通信速度に従
って所定の送信クロックを生成する送信クロック生成回
路１４４と、送信バッファ１３６からデータを取り込
み、送信クロック生成回路１４４が生成する送信クロッ
クにて、通信フォーマット設定レジスタ１４０にて指定
されたフォーマットのシリアルデータを作成して外部に
送出する送信レジスタ１４６と、により構成されてい
る。

【００６４】なお、転送数設定レジスタ１２４、転送元
先頭アドレス設定レジスタ１３０、コントロールレジス
タ１３８、通信フォーマット設定レジスタ１４０、通信
速度設定レジスタ１４２については、ＣＰＵ１１０の制
御により値が設定される。次に、図７は、制御回路１５
０の概略構成を表す説明図である。

【００６５】図７に示すように、制御回路１５０は、転
送数カウンタ１２６のカウント値を零クリアし、転送元
間接アドレスカウンタ１３２に、転送元先頭アドレス設
定レジスタ３０の設定値をロードして、ＲＡＭ値モニタ
回路１２０を初期設定するためのクリア信号ＣＲ，ロー
ド信号ＬＤを生成する初期設定部１５２と、転送元間接
アドレスカウンタ１３２に設定された転送元間接アドレ
スに基づき、ＲＡＭ１４から転送元アドレスを読み出し
て転送元アドレスレジスタ１３４に設定するためリード
信号ＲＥ，ライト信号ＷＥＡを生成すると共に、次の転
送に備えるため転送元間接アドレスカウンタ１３２のイ
ンクリメントするためのインクリメント信号ＡＩを生成
する転送元アドレス設定部５４と、転送元アドレスレジ
スタ１３４に設定された転送元アドレスに基づき、ＲＡ
Ｍ１４から転送データを読み出し、送信バッファ１３６
に書き込むためのリード信号ＲＥ，ライト信号ＷＥＢを
生成すると共に、転送数カウンタ２６のカウント値をイ
ンクリメントするためのインクリメント信号ＣＩを生成
する転送実行部１６０と、フェッチ信号ＦＴ，送信デー
タ書込許可信号ＥＭに基づき、転送元アドレス設定部１
５４，転送実行部１６０の動作を許可する許可信号ＥＮ
Ａ，ＥＮＢを生成し、データ転送の手順を制御する転送
制御部１６４と、スタート信号ＴＳ，モード信号ＴＭ，
一致信号ＣＰに基づき、初期設定部１５２及び転送制御
部１６４の動作を許可する許可信号ＥＩ，ＥＴを生成す
る開始制御部１６２とを備えている。なお、上記各部に
おいては、互いに半周期だけ位相のずれた２相の内部ク
ロックＣＫ１，ＣＫ２に同期して各制御が実行され、こ
れに同期した制御信号が生成される。

【００６６】ここで、開始制御部１６２については、第
１実施例の開始制御部６２と全く同様に動作するので説
明を省略する。一方、転送制御部１６４は、開始制御部
１６２からの許可信号ＥＴがセットされている場合にの
み動作し、バス選択信号ＢＳがLow レベルの時に、許可
信号ＥＮＡ，ＥＮＢを、ＣＰＵ１１０の１バスサイクル
毎に交互に出力する。但し、送信バッファ空信号ＥＭが
Low レベルの時には、許可信号ＥＮＡのみ出力が可能で
あり、許可信号ＥＮＡを出力後は待機状態となる。そし
て、送信データ書込許可信号ＥＭがHighレベルに戻る
と、次のバスサイクルにて許可信号ＥＮＢを出力して動
作を再開する。また、バス選択信号ＢＳがHighレベルの
時は、直ちに待機状態となり、いずれの許可信号ＥＮ
Ａ，ＥＮＢも出力しない。

【００６７】また、転送制御部１６４は、転送元間接ア
ドレスカウンタ１３２からデータをローカルアドレスバ
スＬＡに出力させるため出力許可信号ＯＥＡを生成す
る。なお、この出力許可信号ＯＥＡを反転させたものが
転送元アドレスレジスタ１３４の出力許可信号ＯＥＢと
され、常に、転送元間接アドレスカウンタ１３２或は転
送元アドレスレジスタ１３４のいずれか一方のデータが
ローカルアドレスバスＬＡに出力されるようにされてい
る。この出力許可信号ＯＥＡは、許可信号ＥＮＡが出力
される時には転送元間接アドレスカウンタ１３２からデ
ータが出力され、許可信号ＥＮＢが出力される時には転
送元アドレスレジスタ１３４からデータが出力されるよ
うに、許可信号ＥＮＡ，ＥＮＢの終端にて信号レベルが
切り換えられる。

【００６８】以上のように構成されたＲＡＭ値モニタ回
路１２０によるＤＭＡ転送の動作を具体的に説明する。
なお、図８は、ＲＡＭ１１４のメモリマップ、図９は、
ＤＭＡ転送時のタイミング図である。図８に示すよう
に、アドレスの００００ｈ〜３ｆｆｆｈ番地がＲＡＭ１
１４に割当られており、転送元アドレス格納領域（１５
００ｈ〜）が確保されている。

【００６９】次に、図９に示すタイミング図に沿って動
作を説明する。ここでは、１２００ｈ番地，１０００番
地，１０５０番地に夫々格納された各１ワードのデータ
（合計３ワード）を、繰り返し読み出してシリアルデー
タに変換し外部に送信する場合を例にとり説明する。

【００７０】まず、初期化時等に、ＣＰＵ１１０が、転
送元アドレス格納領域（１５００ｈ番地，１５０２ｈ番
地，１５０４番地）に転送元アドレス（１２００ｈ，１
０００ｈ，１０５０ｈ）を設定し、また、転送数設定レ
ジスタ１２４に転送数（３）、転送元先頭アドレス設定
レジスタ１３０に転送元アドレス格納領域の先頭アドレ
ス（１５００ｈ）を設定し、これと共に、通信フォーマ
ット設定レジスタ１４０，及び通信速度設定レジスタ１
４２を設定する。

【００７１】ここでは、通信フォーマット設定レジスタ
１４０は、パリティビットを付加せず、ストップビット
を１ビットに指定する。これにより、送信レジスタ１４
６からは、図４に示す、第１実施例と同一フォーマット
のシリアルデータが出力されることになる。

【００７２】その後、ＣＰＵ１１０が、コントロールレ
ジスタ１４８を、データ転送許可，連続転送を指定して
セットすることにより、コントロールレジスタ１４８か
ら制御回路１５０にスタート信号ＴＳ，モード設定信号
ＴＭが入力され、ＲＡＭ値モニタ回路１２０によるＤＭ
Ａ転送制御が開始される。

【００７３】このようにして、スタート信号ＴＳが入力
された制御回路１５０では、まず開始制御部１６２によ
り許可信号ＥＩが出力され、初期設定部１５２が起動さ
れることにより、転送数カウンタ１２６が零クリアさ
れ、転送元間接アドレスカウンタ１３２に、転送元先頭
アドレス設定レジスタ１３０の設定値（１５００ｈ）が
ロードされ、この値がローカルアドレスバスＬＡに出力
される。

【００７４】その後、開始制御部１６２により許可信号
ＥＴがセットされ、転送制御部１６４が起動される。こ
こでは、図９に示すように、最初のバスサイクルＢ１で
は、ＣＰＵ１１０はＲＡＭ１１４をアクセスしていない
ため、デコーダ１１７から出力されるバス選択信号ＢＳ
はLow レベルとなり、ＲＡＭ１１４は選択器１２２，１
２３により、ローカルバスＬＡ，ＬＤに接続されると共
に、制御回路１５０では、転送制御部１６４により許可
信号ＥＮＡが出力され、転送元アドレス設定部１５４が
起動される。

【００７５】その結果、ローカルアドレスバスＬＡには
転送元間接アドレスカウンタ３２の設定値（１５００
ｈ）が供給されているので、リード信号ＲＥによりＲＡ
Ｍ１１４の該当番地から転送元アドレス（１２００ｈ）
がローカルデータバスＬＤに読み出され、更にこの転送
元アドレスは、ライト信号ＷＥＡにより内部クロックＣ
Ｋ１の立上がりタイミングにて、転送元アドレスレジス
タ１３４に格納される。

【００７６】なお、このバスサイクルＢ１では、インク
リメント信号ＡＩにより転送元間接アドレスカウンタ１
３２がインクリメントされ、次の間接アドレス（１５０
２ｈ）が設定されると共に、このバスサイクルＢ１の終
了時には、出力許可信号ＯＥＡが反転し、ローカルアド
レスバスＬＡには、転送元アドレスレジスタ１３４に設
定された転送元アドレスが出力される。

【００７７】続くバスサイクルＢ２では、ＣＰＵ１１０
はＲＡＭ１１４（０９００ｈ番地）をアクセスするた
め、バス選択信号ＢＳはHighレベルとなり、ＲＡＭ１１
４は選択器１２２，１２３によりメインバスＡ，Ｄに接
続される。このためＲＡＭ入力アドレスバスＲＡ，ＲＡ
Ｍ入出力データバスＲＤ上には、図中斜線にて示すよう
に、メインバスＡ，Ｄの信号が表れる。この時、制御回
路１５０では転送制御部１６４が待機状態となるため、
ＲＡＭ値モニタ回路１２０による転送制御は中断され
る。

【００７８】バスサイクルＢ３では、ＣＰＵ１１０がＲ
ＡＭ１１４をアクセスせず、バス選択信号ＢＳが再びLo
w レベルとなるため、ＲＡＭ１１４がローカルバスＬ
Ａ，ＬＤに接続されると共に、制御回路１５０では、転
送制御部１６４により許可信号ＥＮＢが出力され、転送
実行部１６０が起動される。

【００７９】その結果、ローカルアドレスバスＬＡに
は、転送元アドレスレジスタ１３４に格納された転送先
アドレス（１２００ｈ）が供給されているので、リード
信号ＲＥによりＲＡＭ１１４の該当番地から転送データ
（９ａｂｃｈ）がローカルデータバスＬＤに読み出さ
れ、この転送データが、ライト信号ＷＥＢにより内部ク
ロックＣＫ１の立上がりタイミングにて、送信バッファ
１３６に書き込まれる。この時、送信バッファ空信号Ｅ
Ｍは書込禁止を意味するLow レベルに変化する。

【００８０】また、このバスサイクルＢ３では、転送数
カウンタがインクリメントされ１に設定されると共に、
バスサイクルＢ３の終了時には、出力許可信号ＯＥＡが
反転し、ローカルアドレスバスＬＡには、転送元間接ア
ドレスカウンタ１３２の設定値（１５０２ｈ）が出力さ
れる。

【００８１】なお、送信バッファ１３６に書き込まれた
データは、送信レジスタ１４６に８ビットずつ取り込ま
れ、通信フォーマット設定レジスタ１４０にて指定され
たフォーマットに変換され、通信速度設定レジスタ１４
２にて指定された通信速度に基づき送信クロック生成回
路１４４にて生成された送信クロックにてドライバ１１
８を介して外部に出力される。

【００８２】続く、バスサイクルＢ４では、バスサイク
ルＢ１と同様に、転送元アドレス設定部１５４が起動さ
れることにより、転送元アドレスレジスタ１３４に転送
元アドレス（１０００ｈ）が設定され、この転送元アド
レスがローカルアドレスバスＬＡに出力された状態とな
る。

【００８３】そしてバスサイクルＢ５では、バス選択信
号ＢＳがLow レベルであるが、送信バッファ空信号ＥＭ
がLow レベルであるため、転送制御部１６４が待機状態
となり、転送実行部１６０が起動されることなく転送制
御が中断される。以後、図示していないが、第１実施例
と同様に、送信バッファ１３６に書き込まれたデータが
送信レジスタ１４６に取り込まれ、送信バッファが空き
状態となり、送信バッファ空信号ＥＭがHighレベルにな
ると、制御回路１５０では転送制御部１６４が動作を再
開して転送実行部１６０を起動し、その結果、バスサイ
クルＢ３と同様の動作にて、転送元アドレスレジスタ１
３４に設定された転送元アドレス（１０００ｈ）に基づ
き、ＲＡＭ１１４の該当番地から読み出された転送デー
タ（１２３４ｈ）が送信バッファ１３６に書き込まれ、
送信バッファ空信号ＥＭは再度Low レベルとなる。この
時、転送数カウンタ１２６のカウント値がインクリメン
トされる。以後同様の制御が繰り返され、３番目のデー
タが送信バッファに書き込まれた時に、転送数カウンタ
１２６のカウント値がインクリメントされて転送数設定
レジスタ１２４の設定値と同じ３になると、比較器１２
８から一致信号ＣＰが出力される。すると、第１実施例
と同様に、モード信号ＴＭにより連続転送が指定されて
いれるのであれば、転送数カウンタ１２６，転送元間接
アドレスカウンタ１３２が初期設定され、同様の転送を
繰り返し、モード信号ＴＭにより一回転送が指定されて
いれば、転送制御部１６４の動作が禁止され、転送制御
は終了する。

【００８４】以上、説明したように、本実施例のＭＣＵ
においては、ＣＰＵ１１０がＲＡＭ１１４にアクセスし
ていない時に、ＲＡＭ１１４を、ＣＰＵ１１０，ＲＯＭ
１１２，周辺回路１１６が接続されたメインバスＡ，Ｄ
から電気的に切り離して、ＲＡＭ値モニタ回路１２０が
接続されたローカルバスＬＡ，ＬＤに接続することによ
り、メインバス上の制御とは独立に、ローカルバス上に
て、ＲＡＭ１１４及びＲＡＭ値モニタ回路１２０による
ＲＡＭ値のＤＭＡ転送を行うようにされている。

【００８５】従って、本実施例によれば、第１実施例と
同様に、ＣＰＵ１１０の動作に何等影響を与えることな
く、ＲＡＭ１１４とＲＡＭ値モニタ回路１２０の送信バ
ッファ１３６との間のＤＭＡ転送を行うことができ、そ
の結果、プログラム等のデバッグ時に、このＤＭＡ転送
機能を用いれば、ＣＰＵ１１０を実際の使用時と全く同
じ動作状態にしたままＲＡＭ値をモニタでき、信頼性の
高いデバッグを行うことができる。

【００８６】また、本実施例によれば、ＣＰＵ１１０か
らのアドレスをデコードすることでＲＡＭ１１４へのア
クセスの有無を判断し、バスを切り換えるようにされて
いる。従って、ＣＰＵ１１０の命令フェッチ時だけでな
く、周辺回路１６へのアクセス時にも、ＲＡＭ１１４は
ローカルバスに接続され、ＤＭＡ転送が可能となるた
め、第１実施例に比べて、ＤＭＡ転送に使用できる時間
が多く、より効率よくＤＭＡ転送を実行できる。

【００８７】更に、本実施例によれば、ローカルバスに
は、ＲＡＭ１１４以外はＲＡＭ値モニタ回路１２０のみ
を接続し、転送の形態をＲＡＭ１１４から送信バッファ
１３６への転送のみに限定したことにより、第１実施例
に比べて、転送先アドレス設定のための制御が省略され
ているので、より高速なデータ転送を行うことができ
る。

【００８８】以上、本発明の実施例について説明した
が、本発明は上記実施例に限定されるものではなく、本
発明の要旨を逸脱しない範囲で様々な態様にて実施でき
る。例えば、上記実施例では、シリアル通信回路１８や
ＲＡＭ値モニタ回路１２０により、ＲＡＭ１４，１１４
から読み出したデータをシリアルデータに変換して外部
に出力するように構成されているが、パラレルデータの
まま外部に出力してもよい。

【００８９】また、上記実施例において、アドレスカウ
ンタ３２，４２，１３２は、転送元アドレス及び転送先
アドレスを直接指定するのではなく、これら転送元アド
レス及び転送先アドレスが転送順に並べられたアドレス
格納格納領域を指定することにより、間接的に転送元ア
ドレス及び転送先アドレスを指定するように構成されて
いるが、アドレスカウンタにて、転送元アドレス及び転
送先アドレスを直接に指定するように構成してもよい。
この場合、転送元アドレス、転送先アドレスを設定する
ための制御を省略できるので、回路構成を単純にできる
と共に、制御の高速化も実現できる。

【００９０】更に、第１実施例では、ＣＰＵ１０が出力
するフェッチ信号ＦＴによりゲート２２を制御し、第２
実施例では、アドレスをデコードして得られるバス選択
信号ＢＳによりＲＡＭ１１４の接続を制御するように構
成されているが、逆に、第１実施例にてバス選択信号Ｂ
Ｓを用い、第２実施例にてフェッチ信号ＦＴを用いて夫
々の制御を行ってもよい。

【図面の簡単な説明】

【図１】 第１実施例のＭＣＵの全体構成を表すブロッ
ク図である。

【図２】 制御回路５０の概略構成を表す説明図であ
る。

【図３】 第１実施例のＭＣＵにおけるメモリマップで
ある。

【図４】 シリアル通信回路１８から出力されるシリア
ルデータのフォーマットを表す説明図である。

【図５】 第１実施例のＭＣＵ全体の動作を表すタイミ
ング図である。

【図６】 第２実施例のＭＣＵの全体構成を表すブロッ
ク図である。

【図７】 制御回路１５０の概略構成を表す説明図であ
る。

【図８】 ＲＡＭ１１４のメモリマップである。

【図９】 第２実施例のＭＣＵ全体の動作を表すタイミ
ング図である。

【図１０】 従来装置の構成を表すブロック図である。

【符号の説明】

１０，１１０…ＣＰＵ １２，１１２…ＲＯＭ １
４，１１４…ＲＡＭ １６，１１６…周辺回路 １８…シリアル通信回路 ２
０…ＤＭＡ制御回路 ２２…ゲート ２４，１２４…転送数設定レジスタ ２６，１２６…転送数カウンタ ２８，１２８…比較
器 ３０，１３０…転送元先頭アドレス設定レジスタ ３２，１３２…転送元間接アドレスカウンタ ３４，１３４…転送元アドレスレジスタ ３６，４６
…バス変換回路 ３８，１３８…転送データレジスタ ４０…転送先先頭
アドレス設定レジスタ ４２…転送先間接アドレスカウンタ ４４…転送先アド
レスレジスタ ４８，１４８…コントロールレジスタ ５０，１５０
…制御回路 １１７…デコーダ １１８…ドライバ １２０…Ｒ
ＡＭ値モニタ回路 １２２，１２３…選択器 １３６…送信バッファ １４０…通信フォーマット設定レジスタ １４２…通
信速度設定レジスタ １４４…送信クロック生成回路 １４６…送信レジス
タ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 予め設定されたプログラムに従って処理
   を実行する中央処理装置，該中央処理装置が実行するプ
   ログラムが格納された第１の記憶装置，上記中央処理装
   置の処理に応じてデータが読み書きされる第２の記憶装
   置，外部装置との間でデータを入出力するための入出力
   装置，及び上記各装置が接続されるシステムバスを備え
   たマイクロコンピュータにおいて上記第２の記憶装置と
   上記入出力装置との間のデータ転送を制御するためのデ
   ータ転送装置であって、 上記システムバスを、上記中央処理装置，上記第１の記
   憶装置が接続された第１のシステムバス，及び上記第２
   の記憶装置，上記入出力装置が接続された第２のシステ
   ムバスに区分すると共に、外部からのバス切断指令に従
   い、上記第１及び第２のシステムバスを電気的に切り離
   すバス切断手段と、 上記第２のシステムバスに接続され、上記第２の記憶装
   置及び上記入出力装置の間のＤＭＡ転送を制御するＤＭ
   Ａ制御回路と、 上記中央処理装置が上記第１のシステムバス内にて処理
   を行っている時に、上記バス切断手段にバス切断指令を
   出力するバス切断制御手段と、 上記バス切断手段により上記第１及び第２のシステムバ
   スが切り離されている時に、上記ＤＭＡ制御回路を動作
   させる転送制御手段と、 を備えたことを特徴とするマイクロコンピュータのデー
   タ転送装置。
2. 【請求項２】 上記バス切断制御手段は、上記中央処理
   装置より出力される状態信号が上記第１の記憶装置から
   プログラムを読み出すフェッチサイクルであることを示
   している場合に、上記バス切断指令を出力することを特
   徴とする請求項１に記載のマイクロコンピュータのデー
   タ転送装置。
3. 【請求項３】 予め設定されたプログラムに従って処理
   を実行する中央処理装置，該中央処理装置が実行するプ
   ログラムが格納された第１の記憶装置，上記中央処理装
   置の処理に応じてデータが読み書きされる第２の記憶装
   置，外部装置との間でデータを入出力するための入出力
   装置，及び上記各装置が接続されるシステムバスを備え
   たマイクロコンピュータにおいて上記第２の記憶装置と
   上記入出力装置との間のデータ転送を制御するためのデ
   ータ転送装置であって、 上記システムバスが、上記中央処理装置，及び上記第１
   の記憶装置が接続されたメインバスと、上記入出力装置
   が接続され上記メインバスとは電気的に切り離されたロ
   ーカルバスとからなり、 外部からのバス切換指令に従い、上記第２の記憶装置を
   上記メインバス或は上記ローカルバスのいずれかに択一
   的に接続するバス切換手段と、 上記ローカルバスに接続され、上記第２の記憶装置及び
   上記入出力装置の間のＤＭＡ転送を制御するＤＭＡ制御
   回路と、 上記中央処理装置が上記第２の記憶装置をアクセスして
   いない時に、上記第２の記憶装置を上記ローカルバスに
   接続させるバス切換指令を上記バス切換手段に出力する
   バス切換制御手段と、 上記バス切換手段により、上記第２の記憶装置が上記ロ
   ーカルバスに接続されている時に、上記ＤＭＡ制御回路
   を動作させる転送制御手段と、 を備えたことを特徴とするマイクロコンピュータのデー
   タ転送装置。
4. 【請求項４】 請求項３に記載のマイクロコンピュータ
   のデータ転送装置において、 上記バス切換手段は、上記中央処理装置からのアドレス
   をデコードすることにより、上記第２の記憶装置がアク
   セスされているか否かを判断する判定手段を備えること
   を特徴とするマイクロコンピュータのデータ転送装置。
5. 【請求項５】 請求項１ないし請求項４のいずれかに記
   載のマイクロコンピュータのデータ転送装置において、 上記入出力装置が、上記第２の記憶装置からの転送デー
   タをシリアルデータに変換して外部に送出するシリアル
   通信装置であることを特徴とするマイクロコンピュータ
   のデータ転送装置。