JPH0944443A - バスインタフェース制御装置 - Google Patents

バスインタフェース制御装置

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JPH0944443A
JPH0944443A JP19553995A JP19553995A JPH0944443A JP H0944443 A JPH0944443 A JP H0944443A JP 19553995 A JP19553995 A JP 19553995A JP 19553995 A JP19553995 A JP 19553995A JP H0944443 A JPH0944443 A JP H0944443A
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JP
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split
circuit
data
register
tiu
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JP19553995A
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Inventor
Hirokazu Yoshida
啓和 吉田
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NEC Engineering Ltd
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NEC Engineering Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 スプリット方式でのリードトランザクション
のオーバーヘッドを抑制し、データレスポンスの速度を
あげ、中間バスの使用効率を向上させる。 【解決手段】 バスインタフェース制御装置を構成する
ＩＡＣ１に、リードトランザクションのアドレスとキャ
ッシュメモリ内の全アドレスとの一致チェックを行って
キャッシュミスヒット時にスプリットするリードトラン
ザクションのアドレスを格納するリード待ちバッファ
と、スプリットしないことを示すスプリットＩＤを生成
する回路を設け、ＴＩＵ３〜６には、リードトランザク
ション時にスプリットするか否かを判定する回路と、リ
ードトランザクションがスプリットされたときにスプリ
ットＩＤを格納する手段と、格納中のスプリットＩＤと
データレスポンストランザクションで受信したスプリッ
トＩＤとの一致チェックを行う回路と、データレスポン
スの制御を行う制御回路とを備えた。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、スプリット方式を
採用するバスインタフェース制御技術に属し、特に、リ
ードトランザクション要求時の処理のオーバーヘッドを
抑制するための技術に係る。
【０００２】
【従来の技術】図８は、キャッシュメモリを有するアド
レスコントローラ（ＩＡＣ）の一部であるＤＭＡキャッ
シュヒットチェック制御部ブロック図、図９は、周辺制
御装置とのインターフェイスであるインターフェイスユ
ニット（ＴＩＵ）の一部であるＤＭＡキャッシュヒット
チェック制御部のブロック図である。図１０は、これら
の動作タイミングを示すタイムチャートである。以下、
各図を参照して、従来のバスインタフェース制御装置に
ついて説明する。図８、図９に示されるようにＩＡＣ４
１、ＴＩＵ４３〜４６が中間バス４２に接続されている
構成において、例えばＴＩＵ４３からＩＡＣ４１に対し
てＤＭＡリードトランザクションが発行された場合の動
作は以下のようになる。
【０００３】ＴＩＵ４３は、ＤＭＡリードトランザクシ
ョン要求をレジスタ４７（図９左上参照）に格納した
後、これを中間バス４２に出力する。ＩＡＣ４１は、中
間バス４２支配下のＴＩＵ４３からのＤＭＡリードリク
エストと、他の中間バス４２の利用エージェント（ＴＩ
Ｕ４４〜４６）からのリクエストとをレジスタ４８（図
８右下参照）に格納し、中間バス内部調停回路４９で調
停された内部要求と共に中間バス調停回路５０で調停を
行う（図８右参照）。また、調停の結果をレジスタ５１
に格納した後、中間バス４２に出力する。
【０００４】ＴＩＵ４３は、出力された調停結果をレジ
スタ５２に格納する（図９参照）。調停の結果、ＴＩＵ
４３のＤＭＡリードリクエストが中間バス４２を獲得し
た場合、ＴＩＵ４３は、レジスタ５３に格納されている
ＤＭＡリードトランザクションのアドレスを中間バス４
２に出力する（図９参照）。ＩＡＣ４１は、ＴＩＵ４３
からのアドレスを受け取り、レジスタ５４（図８右下参
照）に格納する。そして、そのアドレスをＤＭＡ有効チ
ェック回路５５でチェックし、有効であれば、スプリッ
トＩＤ生成回路５９でスプリットＩＤを生成し、その出
力を選択回路５８で選択し、レジスタ６０に格納する
（図８参照）。ＩＡＣ４１は、レジスタ６０内のスプリ
ットＩＤを中間バス４２へ出力する。ＴＩＵ４３は、レ
ジスタ６２にそのスプリットＩＤを取り込み、スプリッ
トテーブル６５に格納してＤＭＡリードトランザクショ
ンを終了する（図９参照）。
【０００５】ＩＡＣ４１は、また、レジスタ５４に格納
されているアドレスをキャッシュ部５６内のアドレスと
比較回路５７で比較し、その一致チェックを行う。併せ
てリード待ちバッファ６７内のアドレスとの比較を比較
回路６８で行う。そして、レジスタ５４内のアドレスを
リード待ちバッファ６７に格納すると同時に、比較回路
５７における一致チェックで一致した場合は、リード待
ちバッファ６７のレスポンス可能ビット（ＲＥＳビッ
ト）をセットし、比較回路６８における一致チェックで
一致した場合は、リード待ちバッファ６７のヒットビッ
ト（ＨＩＴビット）をセットする（図８参照）。
【０００６】リード待ちバッファ６７は、以前にＩＡＣ
４１がＴＩＵ４３〜４６から受けたＤＭＡリードトラン
ザクションまたはＤＭＡライトトランザクションで、キ
ャッシュにミスヒット（該当データなしの状態）し、Ｉ
ＡＣ４１がＭＰバス（ＩＡＣ４１と図示しないメインメ
モリとを接続するバス、以下同じ）にリードトランザク
ションを発行したが、まだ、メインメモリからデータレ
スポンスされていないトランザクションのアドレス、ス
プリットＩＤ、または、以前にＩＡＣ４１がＴＩＵ４３
〜４６から受けたＤＭＡリードトランザクションで、キ
ャッシュにヒット（該当データあり）したが、まだＴＩ
Ｕ４３〜４６に対してデータレスポンスが終わっていな
いトランザクションのアドレス、スプリットＩＤを２ラ
イン分保持している。
【０００７】レジスタ５４内のアドレスとキャッシュ部
５６内のアドレスとの比較回路５７における一致チェッ
クの結果、一致した場合は、キャッシュ部５６にデータ
レスポンスの対象となるデータが存在するので、ＴＩＵ
４３に対してデータレスポンストランザクションを発行
することが可能である。このため、リード待ちバッファ
６７は、各ラインにＲＥＳビットを有し、レジスタ５４
内のアドレスをリード待ちバッファ６７に登録する際
に、リード待ちバッファのＲＥＳビットをセットし、中
間バス内部調停回路４９にＤＭＡデータレスポンストラ
ンザクションの内部要求を通知するように制御してい
る。
【０００８】また、レジスタ５４内のアドレスとリード
待ちバッファ６７内のアドレスとの比較回路６８におけ
る一致チェックの結果、一致した場合、そのアドレスに
対するメモリリードトランザクションは、既にＩＡＣ４
１から上記ＭＰバスへ発行されているので、再びＭＰバ
スへメモリリードトランザクションを発行する必要はな
い。そのため、リード待ちバッファ６７は、各ラインに
ＨＩＴビットを有し、レジスタ５４内のアドレスをリー
ド待ちバッファ６７に登録する際に、このＨＩＴビット
をセットし、ＭＰバスにリードトランザクションを発行
しないように制御している。リード待ちバッファ６７内
のアドレスとレジスタ５４内のアドレスとが一致しなか
った場合は、このＨＩＴビットはセットしないで、ＭＰ
バスへリードトランザクションを発行するように制御を
行う。
【０００９】次に、ＤＭＡデータレスポンストランザク
ションの場合について説明する。バスインタフェース制
御装置は、メインメモリからのデータレスポンスが終了
し、ＴＩＵ４３に対してＤＭＡデータレスポンストラン
ザクションが発行できる状態になると、リード待ちバッ
ファ６７の対応するラインのＲＥＳビットをセットし、
中間バス内部調停回路４９にＤＭＡデータレスポンスト
ランザクションの内部要求を通知する（図８参照）。
【００１０】通知を受けた中間バス内部調停回路４９
は、他の内部要求と共に調停を開始する。内部調停の結
果、ＤＭＡデータレスポンストランザクションが選ばれ
たとすると、次に、中間バス調停回路５０によって、レ
ジスタ４８内のＴＩＵ４３〜４６の要求とＤＭＡデータ
レスポンストランザクション要求の調停とを行う。調停
の結果、ＤＭＡデータレスポンストランザクションが中
間バス４２を獲得した場合、スプリットＩＤ選択回路６
６は、リード待ちバッファ６７内の当該ＤＭＡデータレ
スポンストランザクションの対象となっているラインの
スプリットＩＤを選択する。
【００１１】選択回路５８は、スプリットＩＤ選択回路
６６の出力を選択し、レジスタ６０に格納する。また、
ＩＯキャッシュ制御部６１がキャッシュ部５６へデータ
レスポンス指示を与える。指示を受けたキャッシュ部５
６は、データレスポンスの対象となっているデータをレ
ジスタ７１に格納し、レジスタ６０内のスプリットＩＤ
と同時にそのデータを中間バス４２に出力する。ＴＩＵ
４３は、レジスタ６２にそのスプリットＩＤを、レジス
タ６３にレスポンスデータを格納し、レジスタ６２内の
スプリットＩＤとスプリットテーブル６５内のスプリッ
トＩＤとの一致を比較回路６９で行う（図９参照）。
【００１２】スプリットテーブル６５内には、以前にＴ
ＩＵ４３が発行したリードトランザクションに対してＩ
ＡＣ４１から出力されたスプリットＩＤが登録されてい
て、比較回路６９による一致チェックの結果、一致した
場合は、ＴＩＵ４３が発行したＤＭＡリードトランザク
ションに対するデータレスポンストランザクションであ
ると判断し、ＤＭＡリードデータレスポンス制御回路７
０がＤＭＡリードレスポンスデータバッファ６４にレジ
スタ６３内のデータを取り込むように指示を出す。指示
を受けたＤＭＡリードレスポンスデータバッファ６４
は、ＤＭＡリードトランザクションのデータ長だけレジ
スタ６３のデータを取り込み、ＤＭＡデータレスポンス
トランザクションを終了する。
【００１３】
【発明が解決しようとする課題】上述のように、従来の
スプリット可能なバスでは、リードトランザクションの
キャッシュヒット／ミスヒットに拘わらずスプリットを
実行し、リードトランザクションを終了していた。この
ようなスプリット方式を採用する装置において、キャッ
シュにヒットした場合、すぐにデータレスポンスを行う
ことが可能でありながら、１度バスを解放し、データレ
スポンストランザクションを再びバスの調停から行わな
ければならないので、図１０から明らかなように、オー
バーヘッドが生じ、効率が良くないという問題があっ
た。本発明の課題は、かかる問題点を解消し、ＴＩＵか
らのリードトランザクション要求時のオーバヘッドを抑
制し、データレスポンスと中間バスの使用効率を向上さ
せるバスインタフェース制御装置を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明のバスインタフェ
ース制御装置は、周辺制御装置である複数のＰＣＵから
メインメモリをアクセスするためのＤＭＡトランザクシ
ョンにおいて、リードトランザクション要求時のバスの
オーバーヘッドを抑制するために、ＢＩＵ（Bus Interf
ace Unit)内のＩＡＣとＴＩＵの構成を改良したもので
ある。
【００１５】具体的には、ＩＡＣとＰＣＵとのインター
フェイスであるＴＩＵと、前記ＩＡＣと前記ＴＩＵとを
スプリット方式で接続するバスとを備えたバスインター
フェイス制御装置において、前記ＩＡＣは、前記ＴＩＵ
がリードトランザクション要求を発行したときに、該要
求データが前記ＩＡＣのキャッシュメモリに存在するか
否かを判定し、存在する場合はスプリットしないスプリ
ットＩＤを前記ＴＩＵに発行し、存在しない場合は、ス
プリットするスプリットＩＤを前記ＴＩＵに発行する第
１の手段を有することを特徴としている。
【００１６】この第１の手段は、例えば前記ＴＩＵから
のリードトランザクション要求のアドレスと、前記キャ
ッシュメモリに格納されているデータのアドレスとの一
致チェックを行う第１のチェック回路と、前記チェック
結果に基づいて、スプリットするか否かのスプリットＩ
Ｄを選択し出力する選択回路と、を含んで成る。
【００１７】また、前記ＴＩＵは、前記ＩＡＣからのス
プリットＩＤを受信したときは、該スプリットＩＤを判
定し、スプリットしないスプリットＩＤであるときは前
記バスを解放せずに後続のレスポンスデータを格納し、
スプリットするスプリットＩＤであるときは前記バスを
解放し、前記リードランザクション要求を終了する第２
の手段を有することを特徴としている。
【００１８】この第２の手段は、例えば、前記選択回路
で選択され出力されたスプリットＩＤを受信し、スプリ
ットするか否かを判定する判定回路と、前記判定回路で
スプリットすると判定した場合に、前記発行したリード
トランザクション要求に対して出力されたスプリットＩ
Ｄを格納するスプリットテーブルと、前記スプリットテ
ーブルに格納されているスプリットＩＤとデータレスポ
ンストランザクションで受信したスプリットＩＤとの一
致チェックを行う第２のチェック回路と、前記判定回路
と第２のチェック回路の出力結果に基づいてデータレス
ポンスの制御を行う制御回路と、前記制御回路の指示に
従いレスポンスされたデータを格納するバッファと、を
含んで成る。
【００１９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態を詳細に説明する。図１は、本発明のバスインタ
フェース制御装置の一実施形態である、ＢＩＵ１００
と、複数のＰＣＵ(Peripheral Control Unit)４００〜
４０３と、ＥＰＵ(Execution Processing Unit)２００
と、メインメモリ３００との関係を示した全体構成図で
ある。
【００２０】ＥＰＵ２００、メインメモリ３００、及び
ＢＩＵ１００は、上記ＭＰバスを介して接続され、各Ｐ
ＣＵ４００〜４０３は、ＢＩＵ１００の構成要素である
ＴＩＵ３〜６を介してそれぞれ接続されている。このよ
うな構成のバスインタフェース制御装置の動作を、図２
に示すＩＡＣ内部のＤＭＡキャッシュヒットチェック制
御部のブロック図、図３に示すＴＩＵ内部のＤＭＡキャ
ッシュヒットチェック制御部のブロック図、図４〜図７
のタイムチャートを参照して説明する。なお、説明の都
合上、一つのＴＩＵ３に関わる処理を例に挙げて説明す
る。
【００２１】図２及び図３は、共に、ＩＡＣ１、ＴＩＵ
３〜６が中間バス２に接続されている様子を示してい
る。図３に示すレジスタ７は、ＴＩＵ３の内部要求を格
納するＴＩＵ内のレジスタであり、図２右下に示すレジ
スタ８は、ＴＩＵ３が中間バス２に出力した要求を格納
するＩＡＣ１内のレジスタである。図２において、中間
バス内部調停回路９は、ＩＡＣ１の内部要求を調停する
回路であり、中間バス調停回路１０は、中間バス内部調
停回路９の出力（即ち、ＩＡＣ１自身の要求）とレジス
タ８に格納されたＴＩＵ３の要求を調停する回路であ
る。図中右下に示すレジスタ１１は、中間バス調停回路
１０の出力である調停結果を格納するレジスタである。
【００２２】図３においてレジスタ１２は、ＩＡＣ１が
出力した調停結果を格納するＴＩＵ内のレジスタであ
り、レジスタ１３は、ＴＩＵ３が中間バス２に出力する
ＤＭＡトランザクションのアドレスを格納するレジスタ
であり、図２左下に示すレジスタ１４は、ＴＩＵ３が中
間バス２に出力したＤＭＡトランザクションのアドレス
を格納するレジスタである。
【００２３】図２のＤＭＡ有効チェック回路１５は、レ
ジスタ１４内のアドレスが有効であるか否かをチェック
する回路である。キャッシュ部１６は、ＩＯキャッシュ
メモリであり、アドレスとそのアドレスに対応するデー
タを保持するメモリである。比較回路１７は、レジスタ
１４内のアドレスとキャッシュ内の全てのアドレスとの
一致チェックを行う回路である。選択回路１８は、選択
回路３２の出力とスプリットＩＤ選択回路２６の出力を
選択する回路である。スプリットＩＤ生成回路１９は、
ＤＭＡ有効チェック回路１５のチェックでＴＩＵ３から
送出されたアドレスが有効であった場合、スプリットＩ
Ｄを生成する回路である。
【００２４】図２のレジスタ２０は、中間バス２に出力
するスプリットＩＤを格納するレジスタである。図２左
上のＩＯキャッシュ制御部２１は、比較回路１７の一致
チェックの結果や中間バス調整回路１０の調停結果によ
りキャッシュ部１６の制御を行う回路である。図３のレ
ジスタ２２は、ＩＡＣ１が中間バス２に出力したスプリ
ットＩＤを格納するレジスタであり、レジスタ２３は、
ＩＡＣ１が中間バス２に出力したレスポンスデータを格
納するレジスタである。
【００２５】図３右中段のＤＭＡリードレスポンスデー
タバッファ２４は、ＤＭＡリードデータレスポンス制御
回路３０の指示により、レジスタ２３内のデータを格納
するバッファである。図３のスプリットテーブル２５
は、ＴＩＵ３の発行したリードトランザクションに対し
てＩＡＣ１から出力されたスプリットＩＤを格納するデ
ータバッファである。
【００２６】図２右中段のスプリットＩＤ選択回路２６
は、リード待ちバッファ２７内のスプリットＩＤ（“１
０Ｚ”または“１１Ｚ”）を選択する回路である。リー
ド待ちバッファ２７は、以前にＩＡＣ１がＴＩＵ３から
受けたＤＭＡリードトランザクションまたはＤＭＡライ
トトランザクションで、キャッシュにミスヒットし、Ｉ
ＡＣ１がＭＰバスにリードトランザクションを発行した
が、まだメインメモリからデータレスポンスされていな
いトランザクションのアドレス、スプリットＩＤを２ラ
イン分保持するバッファである。
【００２７】図２の比較回路２８は、レジスタ１４内の
アドレスとリード待ちバッファ２７内の全てのアドレス
との一致チェックを行う回路であり、図３の比較回路２
９は、レジスタ２２内のスプリットＩＤとスプリットテ
ーブル２５内の全てのスプリットＩＤとの一致をチェッ
クする回路である。図３のＤＭＡリードデータレスポン
ス制御回路３０は、比較回路２９の一致チェックの結果
やＤＭＡリードキャッシュヒット判定回路３３の判定結
果により、ＴＩＵ３が発行したＤＭＡリードトランザク
ションに対するデータレスポンスの受信を制御する回路
である。
【００２８】図２下部中央のレジスタ３１は、中間バス
２に出力するデータを格納するレジスタであり、選択回
路３２は、スプリットＩＤ生成回路１９で生成されたス
プリットＩＤと、スプリットしないことを表すスプリッ
トＩＤ“００Ｚ”を比較回路１７の一致チェックの結果
により選択する回路である。図３のＤＭＡリードキャッ
シュヒット判定回路３３は、レジスタ２２内のスプリッ
トＩＤにより、ＴＩＵ３が発行したＤＭＡリードトラン
ザクションがキャッシュにヒットしたか否かを判定する
回路である。
【００２９】ＴＩＵ３からＩＡＣ１に対してＤＭＡリー
ドトランザクション要求を出し、これについてＩＡＣ１
が許可し、アドレスを受け取り、ＤＭＡ有効チェックと
キャッシュヒットチェックを行うまでのタイミングを図
４に示す。
【００３０】また、図４において、ＤＭＡリードトラン
ザクションがキャッシュヒットチェックでヒットした場
合の動作の流れを図５、キャッシュヒットチェックでミ
スヒットした場合の動作の流れを図６にそれぞれ示す。
さらに、図４において、ＤＭＡリードトランザクション
がキャッシュヒットチェックでミスヒットし、ＩＡＣ１
がメモリからデータを受け取ってからＴＩＵ３にデータ
レスポンスを行うまでの動作の流れを図７に示す。
【００３１】次に、ＴＩＵ３からＩＡＣ１に対してＤＭ
Ａリードトランザクションが発行された場合の具体的な
動作を説明する。ＴＩＵ３がＤＭＡリードトランザクシ
ョン要求をレジスタ７に格納し、中間バス２に出力す
る。すると、ＩＡＣ１は、中間バス支配下のＴＩＵ３か
らのＤＭＡリードリクエストと、他の中間バス２の利用
エージェント（ＴＩＵ４〜６）からのリクエストをレジ
スタ８に格納し、中間バス内部調停回路９で調停された
内部要求と共に中間バス調停回路１０で調停を行う。そ
して、調停の結果をレジスタ１１に格納するとともに、
中間バス２に出力する。ＴＩＵ３は、出力された調停結
果をレジスタ１２に格納する。
【００３２】調停の結果、ＴＩＵ３のＤＭＡリードリク
エストが中間バス２を獲得した場合、ＴＩＵ３は、レジ
スタ１３に格納されているＤＭＡリードトランザクショ
ンのアドレスを中間バス２に出力する。ＩＡＣ１は、Ｔ
ＩＵ３からのアドレスを受け取り、レジスタ１４に格納
する。そのアドレスをＤＭＡ有効チェック回路１５でチ
ェックし、有効であればキャッシュ部１６内のアドレス
と比較回路１７で一致チェックを行う（図４参照）。
【００３３】比較回路１７での比較が一致した場合、こ
のＤＭＡリードトランザクションはキャッシュヒットし
たと判断し、スプリットしないでデータレスポンスを実
行する制御を行う。まず、選択回路３２がスプリットし
ないことを表すスプリットＩＤ“００Ｚ”を選択する。
さらに、選択回路１８が選択回路３２の出力を選択し、
選択回路１８の出力は、レジスタ２０に格納される。本
実施形態では、ＩＡＣ１には同時に２つのＤＭＡトラン
ザクションが存在することを許すため、スプリットＩＤ
は２ビットで構成され、“００Ｚ”はキャッシュにヒッ
トしてスプリットしないことを示し、“１０Ｚ”はキャ
ッシュにミスヒットしてスプリットＩＤが“１”である
こと示している。
【００３４】比較回路１７の通知により、ＩＯキャッシ
ュ制御部２１がキャッシュ部１６へデータレスポンス指
示を与える。指示を受けたキャッシュ部１６は、データ
レスポンスの対象となっているデータをレジスタ３１に
格納し、レジスタ２０内のスプリットＩＤと同時にレジ
スタ３１内のデータを中間バス２に出力する。ＴＩＵ３
はレジスタ２２にそのスプリットＩＤを、レジスタ２３
にレスポンスデータ（中間バス２はデータバスが６４ビ
ットのため、データ長が８バイトを越えるＤＭＡリード
トランザクションでは、データの最初の８バイトを出力
し、以降順次８バイトずつデータ転送を行う）を格納
し、ＤＭＡリードキャッシュヒット判定回路３３でスプ
リットＩＤ“００Ｚ”を検出すると、連続してＤＭＡリ
ードデータが返ってくるので、ＤＭＡリードデータレス
ポンス制御回路３０がＤＭＡリードレスポンスデータバ
ッファ２４にレジスタ内のデータを取り込むように指示
を出す。
【００３５】指示を受けたＤＭＡリードレスポンスデー
タバッファ２４は、ＤＭＡリードトランザクションのデ
ータ長だけレジスタ２３のデータを取り込み、ＤＭＡリ
ードトランザクションを終了する（図５参照）。
【００３６】比較回路１７での比較が一致しなかった場
合は、ＤＭＡリードトランザクションはキャッシュにミ
スヒットしたと判断し、データレスポンスを行わずにス
プリットしてトランザクションを終了する。即ち、レジ
スタ１４のアドレスとリード待ちバッファ２７内のアド
レスとを比較回路２８で一致チェックを行い、その比較
結果とスプリットＩＤ生成回路１９で生成されたスプリ
ットＩＤ及び、レジスタ１４内のアドレスをリード待ち
バッファ２７に登録する。スプリットＩＤ生成回路１９
で生成されたスプリットＩＤは選択回路３２によって選
択され、さらに選択回路１８によって選択されて、レジ
スタ２０に格納される。このとき、スプリットＩＤ生成
回路１９で生成されるスプリットＩＤは、前述の“１０
Ｚ”もしくは“１１Ｚ”のいずれかである。ＩＡＣ１
は、このスプリットＩＤを中間バス２に出力する。ＴＩ
Ｕ３は、レジスタ２２にこのスプリットＩＤを格納し、
ＤＭＡリードキャッシュヒット判定回路３３で、ＴＩＵ
３が発行したＤＭＡリードトランザクションに対して出
力されたスプリットＩＤが“００Ｚ”以外であることを
検出すると、受信したスプリットＩＤをスプリットテー
ブル２５に格納し、ＤＭＡリードトランザクションを終
了する（図６参照）。
【００３７】比較回路２８での比較が一致した場合、そ
のアドレスに対するメモリリードトランザクションは、
既にＩＡＣ１からＭＰバスへ発行されているので、再び
ＭＰバスへメモリリードトランザクションを発行する必
要はない。そのためにリード待ちバッファは、各ライン
にＨＩＴビットを有し、レジスタ１４内のアドレスをリ
ード待ちバッファ２７に登録する際に、このＨＩＴビッ
トをセットし、ＭＰバスにリードトランザクションを発
行しないように制御している。既にＭＰバスに発行され
ている同一アドレスのリードトランザクションに対する
データレスポンスがＭＰバスより返ってきて、そのレス
ポンスデータをキャッシュ部１６のデータバッファにデ
ータを格納すると、リード待ちバッファ２７のＨＩＴビ
ットをリセットし、２ライン両方のＲＥＳビットをセッ
トする。
【００３８】比較回路２８での比較が一致しなかったと
きは、コンピュータのＨＩＴビットはセットしないで、
ＭＰバスへリードトランザクションを発行するように制
御を行い、メインメモリからのデータレスポンスを受け
た後、再びＴＩＵ３に対してＤＭＡデータレスポンスト
ランザクションを発行する。
【００３９】リード待ちバッファ２７が２ライン共にメ
インメモリからのデータレスポンスを待っている状態の
とき、つまりリード待ちバッファ２７がバッファフルの
とき、新たなＤＭＡトランザクションを受けられない。
そのため、リード待ちバッファ２７は各ラインに有効ビ
ット（Ｖビット、以下同じ）を有し、メインメモリから
のデータレスポンスが終了し、そのデータをキャッシュ
部１６のデータバッファに格納し、ＴＩＵ３にデータレ
スポンスを終了するまで、Ｖビットをセットしたままで
いる。リード待ちバッファ２７の２ラインのＶビットが
共にセットされていてバッファフルとき、中間バス調停
回路１１は、中間バス配下のＴＩＵ３〜６の要求を受け
付けない。
【００４０】次に、キャッシュにミスヒットし、スプリ
ットして終了したＤＭＡリードトランザクションに対す
るデータレスポンストランザクションについて説明す
る。メインメモリからのデータレスポンスを受けてＴＩ
Ｕ３に対してＤＭＡデータレスポンストランザクション
を発行することが可能な状態になると、リード待ちバッ
ファ２７の対応するラインのＲＥＳビットをセットし、
中間バス内部調停回路９にＤＭＡデータレスポンストラ
ンザクションの内部要求を通知する。中間バス内部調停
回路９は、ＤＭＡデータレスポンストランザクションの
内部要求を他の内部要求と共に調停する。内部調停の結
果、ＤＭＡデータレスポンストランザクションが選ばれ
たとする。
【００４１】中間バス調停回路１０は、レジスタ８内の
ＴＩＵ３〜６の要求とＤＭＡデータレスポンストランザ
クション要求の調停を行う。調停の結果、ＤＭＡデータ
レスポンストランザクションが中間バス２を獲得した場
合、スプリットＩＤ選択回路２６は、リード待ちバッフ
ァ２７内のコンピュータのＤＭＡデータレスポンストラ
ンザクションの対象となっているラインのスプリットＩ
Ｄを選択する。さらに選択回路１８は、スプリットＩＤ
選択回路２６の出力を選択し、選択回路１８の出力はレ
ジスタ２０に格納される。また、ＩＯキャッシュ制御部
２１はキャッシュ部１６へデータレスポンス指示を与え
る。
【００４２】指示を受けたキャッシュ部１６は、データ
レスポンスの対象となっているデータをレジスタ３１に
格納し、レジスタ２０内のスプリットＩＤと同時にレジ
スタ３１内のデータを中間バス２に出力する。ＴＩＵ３
はレジスタ２２にそのスプリットＩＤをレジスタ２３に
レスポンスデータを格納し、レジスタ２２内のスプリッ
トＩＤとスプリットテーブル２５内のスプリットＩＤと
を比較回路２９でチェックする。一致した場合は、ＴＩ
Ｕ３が発行したＤＭＡリードトランザクションに対する
データレスポンストランザクションであると判断し、Ｄ
ＭＡリードデータレスポンス制御回路３０によりＤＭＡ
リードレスポンスデータバッファ２４にレジスタ２３内
のデータを取り込むように指示を出す。指示を受けたＤ
ＭＡリードレスポンスデータバッファ２４は、ＤＭＡリ
ードトランザクションのデータ長だけレジスタ２３のデ
ータを取り込み、ＤＭＡデータレスポンストランザクシ
ョンを終了する（図７参照）。
【００４３】以上のようにして、本発明のバスインタフ
ェース制御装置は、ＴＩＵ３からのリードトランザクシ
ョン要求に対して、該当するデータがＩＡＣ１内のキャ
ッシュメモリ上に存在してるかどうかによりスプリット
するか否かを判断し、スプリットしない場合は中間バス
２を解放せずにデータレスポンスを行う。これによりオ
ーバヘッドが抑制され、データレスポンスの速度をあげ
ることができる。
【００４４】
【発明の効果】以上の説明から明らかなように、本発明
によれば、ＴＩＵからのリードトランザクション要求時
のオーバヘッドが抑制され、データレスポンスと中間バ
スの使用効率が向上する効果がある。また、中間バスの
使用効率を向上できるという、特有の効果もある。
【図面の簡単な説明】
【図１】本発明の一実施形態を表す全体構成図。
【図２】本実施形態によるＩＡＣの一部であるＤＭＡキ
ャッシュヒットチェック制御部ブロック図。
【図３】本実施形態によるＴＩＵの一部であるＤＭＡキ
ャッシュヒットチェック制御部ブロック図。
【図４】本実施形態による動作を説明するためのタイム
チャート。
【図５】本実施形態による動作を説明するためのタイム
チャート。
【図６】本実施形態による動作を説明するためのタイム
チャート。
【図７】本実施形態による動作を説明するためのタイム
チャート。
【図８】従来例のＩＡＣの一部であるＤＭＡキャッシュ
ヒットチェック制御部ブロック図。
【図９】従来例のＴＩＵの一部であるＤＭＡキャッシュ
ヒットチェック制御部ブロック図。
【図１０】従来例の動作を説明するためのタイムチャー
ト。
【符号の説明】 １，４１ ＩＡＣ（Interface AddressControler） ２，４２ 中間バス ３〜６，４３〜４６ ＴＩＵ（Triple RedundancyInte
rface Unit） ７，４７ 要求を格納するＴＩＵ内のレジスタ ８，４８ ＴＩＵからの要求を格納するＩＡＣ内のレ
ジスタ ９，４９ 中間バス内部調停回路 １０，５０ 中間バス調停回路 １１，５１ 中間バス調停回路の調停結果を格納するレ
ジスタ １２，５２ ＩＡＣが出力した調停結果を格納するＴＩ
Ｕ内のレジスタ １３，５３ ＴＩＵ内のレジスタ １４，５４ ＩＡＣ内のレジスタ １５，５５ ＤＭＡ有効チェック回路 １６，５６ キャッシュ部 １７，５７ 比較回路 １８，５８ 選択回路 １９，５９ スプリットＩＤ生成回路 ２０，６０ スプリットＩＤを格納するＩＡＣ内のレジ
スタ ２１，６１ ＩＯキャッシュ制御部 ２２，６２ スプリットＩＤを格納するＴＩＵ内のレジ
スタ ２３，６３ レスポンスデータを格納するＴＩＵ内のレ
ジスタ ２４，６４ ＤＭＡリードレスポンスデータバッファ ２５，６５ スプリットテーブル ２６，６６ スプリットＩＤ選択回路 ２７，６７ リード待ちバッファ ２８，６８ アドレスの一致チックを行う比較回路 ２９，６９ スプリットＩＤの一致チェックを行う比較
回路 ３０，７０ ＤＭＡリードデータレスポンス制御回路 ３１，７１ ＩＯキャッシュメモリ１６からのデータを
一時格納するレジスタ ３２ スプリットＩＤを選択する選択回路 ３３ ＤＭＡリードキャッシュヒット判定回路 １００ バスインターフェイス制御装置（ＢＩＵ：
Bus Interface Unit） ２００ 演算処理装置（ＥＰＵ：Execution Proce
ssingUnit） ４００〜４０３ 周辺制御装置（ＰＣＵ：Peripheral
ControlUnit）

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 キャッシュメモリを有するアドレスコン
    トローラ（以下、ＩＡＣ）と周辺制御装置とのインター
    フェイスであるインターフェイスユニット（以下、ＴＩ
    Ｕ）と、前記ＩＡＣと前記ＴＩＵとをスプリット方式で
    接続するバスとを備えたバスインターフェイス制御装置
    において、 前記ＩＡＣは、前記ＴＩＵがリードトランザクション要
    求を発行したときに、該要求データが前記ＩＡＣのキャ
    ッシュメモリに存在するか否かを判定し、存在する場合
    はスプリットしないスプリットＩＤを前記ＴＩＵに発行
    し、存在しない場合は、スプリットするスプリットＩＤ
    を前記ＴＩＵに発行する第１の手段を有することを特徴
    とするインターフェイス制御装置。
  2. 【請求項２】 前記ＴＩＵは、前記ＩＡＣからのスプリ
    ットＩＤを受信したときは、該スプリットＩＤを判定
    し、スプリットしないスプリットＩＤであるときは前記
    バスを解放せずに後続のレスポンスデータを格納し、ス
    プリットするスプリットＩＤであるときは前記バスを解
    放し、前記リードランザクション要求を終了する第２の
    手段を有することを特徴とする請求項１記載のバスイン
    ターフェイス制御装置。
  3. 【請求項３】 前記第１の手段は、 前記ＴＩＵからのリードトランザクション要求のアドレ
    スと、前記キャッシュメモリに格納されているデータの
    アドレスとの一致チェックを行う第１のチェック回路
    と、 前記チェック結果に基づいて、スプリットするか否かの
    スプリットＩＤを選択し出力する選択回路と、を含んで
    成ることを特徴とする請求項２記載のバスインターフェ
    イス制御装置。
  4. 【請求項４】 前記第２の手段は、 前記選択回路で選択され出力されたスプリットＩＤを受
    信し、スプリットするか否かを判定する判定回路と、 前記判定回路でスプリットすると判定した場合に、前記
    発行したリードトランザクション要求に対して出力され
    たスプリットＩＤを格納するスプリットテーブルと、 前記スプリットテーブルに格納されているスプリットＩ
    Ｄとデータレスポンストランザクションで受信したスプ
    リットＩＤとの一致チェックを行う第２のチェック回路
    と、 前記判定回路と第２のチェック回路の出力結果に基づい
    てデータレスポンスの制御を行う制御回路と、 前記制御回路の指示に従いレスポンスされたデータを格
    納するバッファと、 を含んで成ることを特徴とする請求項２記載のバスイン
    タフェース制御装置。
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