JPH0658660B2 - 密結合コンピュータシステム - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、一般には、データを処理するためのシステム
に関し、特に、複数のプロセッサ及びコンピュータシス
テムの１つのバス構造体とともに、データを処理するた
めにデータコヒーレンス（データの首尾一貫性）を有す
る、密結合コンピュータシステムに関する。

〔従来の技術〕

一般にコンピュータシステム、特に特殊目的コンピュー
タシステムでは、データ完全性の増大や全体的なデータ
処理能力の増大のみならずデータのスループットの最大
化の開発が行われている。これらの目的のために設計さ
れたコンピュータシステムの１つの種類は、多数のデー
タ処理装置を有するコンピュータシステムアーキテクチ
ャ（体系）、つまり、マルチプロセッサアーキテクチャ
に、その基礎を置いている。この種のコンピュータシス
テムアーキテクチャは、多数のデータプロセッサ（デー
タ処理装置）での通信方法により分類され、このコンピ
ュータシステムアーキテクチャには「疎結合(loosely c
oupled)」システム、「中程度結合(moderately couple
d)」システム、「密結合(tightly coupled)」システム
が含まれる。たとえば、密結合システムは、データ記憶
のための、ランダムアクセスメモリ(RAM)のような共通
メモリ即ち共用メモリ(shared memory，共有メモリとも
称する）並びに共用メモリに記憶されたデータをアクセ
スする多数のデータプロセッサを使用する。複数のデー
タプロセッサと１つの共用メモリ間、および複数のデー
タプロセッサ自身間でのデータ転送を含む通信は、制御
信号と、データのブロックのアドレスと、及びデータと
を運ぶバス構造体（「バス」）を通じて行われる。

システム性能の向上のために、コンピュータシステムで
はメモリハイアラーキを、例えば共用メモリ、つまり主
メモリと連結するキャッシュメモリ（高速緩衝メモリ）
即ち２次メモリの形態で用いている。各データプロセッ
サは、そのプロセッサでアクセスされるデータのコピー
（複写データ）を一時的に記憶するキャッシュメモリを
持ってもよい。キャッシュメモリに記憶されているその
データのコピーは、同一のデータが共用メモリからアク
セスされねばならない場合よりも非常に少ない時間でデ
ータプロセッサによりアクセスできるので、システムの
性能が向上される。

メモリハイアラーキの使用に関連したシステム設計の問
題点は、「バス帯域幅(bandwidth)」若しくはバス使用
率に関連している。ほとんどのコンピュータシステムで
は、バスは帯域幅が制限されているので、各データプロ
セッサによるバスの使用を最小化することが重要であ
り、このことは、多数のデータプロセッサがバスに結合
されているコンピュータシステムにとって、特に当ては
まる。バスの使用率を最小化する１つの技術は、「ライ
トスルー(write-through)」アルゴリズムとは正反対の
意味を持つ「ノンライトスルー(non-write-through)」
として知られているキャッシュメモリアルゴリズムに基
礎を置いている。すなわち、定められたデータプロセッ
サによりアクセスされるデータが、対応するキャッシュ
メモリにない場合には、データのコピーが共用メモリか
ら得られ、キャッシュメモリに格納される。その後、こ
のデータに対するすべてのアクセス（読み取りおよび書
き込み）が、データプロセッサによりキャッシュメモリ
に対して行われる。このアクセスは、このデータ並びに
キャッシュメモリにすでに記憶されている他のデータが
現に必要とされなくなり、アクセスされねばならない他
のデータがキャッシュメモリ内にはまだない、そのよう
な時まで、行われる。この時に、データプロセッサは、
キャッシュメモリに記憶されている間にプロセッサによ
り変更されたデータを共用メモリに戻す。そのような変
更が行われていないデータは共用メモリに戻して書き込
む必要はなく、キャッシュメモリ内で単に無効化すれば
良い。これにより、対応する記憶場所が、共用メモリか
らアクセスされる他のデータのコピーの記憶のために利
用可能となる。キャッシュメモリに対する各書き込みア
クセス後毎に、変更データがキャッシュメモリから共用
メモリに転送されず、その転送は、データがもはや使用
されず、さらに他のデータがキャッシュメモリに転送さ
れねばならないときに、周期的にのみ行われるので、バ
ス使用率は、このノンライトスルーアルゴリズムを使用
することで、最小化される。これに比べ、ライトスルー
アルゴリズムに従うと、変更データは、キャッシュメモ
リに対する各書き込みアクセス後毎に、シェアドメモリ
に転送されることになるので、バス使用率は増加するこ
とになる。

メモリハイアラーキの使用により、「データコヒーレン
ス」として知られた問題が発生する。もし、プロセッサ
によってアクセスされるデータが、常にそのデータのア
ドレスに最後に書き込まれたデータであるならば、コン
ピュータシステムはデータコヒーレンスがある。データ
コヒーレンスの問題は、ノンライトスルーアルゴリズム
を用いているコンピュータシステムでは、増大する。

例えば、コンピュータシステムが１つの共用メモリと２
つのデータプロセッサを有し、各データプロセッサは１
つのキャッシュメモリを有し、キャッシュメモリのすべ
てが共通バスで相互に連結（結合）されていると想定す
る。さらに、Ａは共用メモリのみに現在記憶されている
データＤのアドレスであると想定する。その後、例え
ば、一方のデータプロセッサＰ_１が共用メモリからのそ
のアドレスＡのデータＤのコピーを得て、データＤをデ
ータＤ′に変更し、そのプロセッサのキャッシュメモリ
にそのデータＤ′を記憶したと想定する。それから、他
方のデータプロセッサＰ_２が、データＤを読み取るた
め、共用メモリからデータＤのコピーを得ると想定す
る。その結果、データコヒーレンスが害される。この理
由は、例えば、一方のプロセッサＰ_１によるそのキャッ
シュメモリに対する読み取りアクセスにおいて、データ
Ｄ′が読み取られ、他方のプロセッサＰ_２によるそのキ
ャッシュメモリに対する読み取りアクセスにおいて、デ
ータＤが読み取られるからである。データコヒーレンス
の問題はノンライトスルーが用いられるときに、大きく
なる。この理由は、プロセッサＰ_１のキャッシュメモリ
がある期間データＤ′を記憶し続けておりこの期間中、
他のプロセッサＰ_２が共用メモリから古くなったデータ
Ｄをアクセスし、そのキャッシュメモリからデータＤを
読み取ることがあるからである。

メモリハイアラーキを使用する業務用あるいは商用（コ
マーシャル）コンピュータシステムが、いくつか開発さ
れており、データコヒーレンスを備えているものがあ
る。UNIVAC 1 100/80シリーズのような１つのシステム
において、多重データプロセッサが単一の共用キャッシ
ュメモリを使用している。この技術の１つの問題点は、
単一の共用キャッシュメモリの帯域幅が多数のデータプ
ロセッサを支援（サポート）するのに十分ではないこと
である。さらに加えて、アクセス時間のより長い遅れが
発生する。何故なら、単一の共用キャッシュメモリはコ
ンピュータシステム内のデータプロセッサの全てに物理
的に接近することはできないからである。

ニューヨーク市、アーモンクのIBM社により製造されたI
BM 3033シリーズのような業務用コンピュータシステム
の他のタイプの場合では、各データプロセッサのそれぞ
れ独自のキャッシュメモリを有している。あるプロセッ
サがそのプロセッサのキャッシュメモリ内のあるアドレ
スＡのデータＤに対して書き込みアクセスを行うときに
は、このプロセッサは他の全てのプロセッサにそのアド
レスＡを同報通信する。もし、同じアドレスＡが、これ
らの他のプロセッサの１つ若しくはそれ以上のキャッシ
ュメモリにあるならば、キャッシュメモリの対応データ
Ｄが無効化される。このタイプのコンピュータシステム
の欠点は、このような１つの書き込みアクセスが発生す
る度毎にバスを通じアドレスＡを同報通信する必要があ
るので、バス使用率が増大することである。

さらに、ハネウエルシリーズ66及びELXSI 6400シリーズ
のような業務用コンピュータシステムの他のタイプのも
のでは、データコヒーレンスの保証を企るためにソフト
ウェア制御が用いられている。セマフォア(semaphore)
若しくはジョブ待ち行列(job queue)といったような特
定データの多数のアドレスが非キャッシュ可能に指定さ
れ、共用メモリからのみアクセスされることができる。
ノンキャッシュブルデータを使用することによる不都合
な点の１つは、共用メモリ内のノンキャッシュブルデー
タをアクセスするプロセッサのアクセス時間が、相当に
増大することである。この技術の他の欠点は、コンピュ
ータシステム、特に、キャッシング機構がもはやソフト
ウェアに対して透過性がないと言うことである。

データコヒーレンスの問題に対する他の概念的な解決策
が２つ提案されているが、それらのいずれも実際に開発
され、あるいは商品化されているとは信じられない。そ
の解決策の１つは、Censier氏およびFeautrier氏による
“A New Solution To Coherence Problems In Multicac
he Systems.（マルチキャッシュ・システムにおけるコ
ヒーレンス問題の新しい解決策）”IEEE Transactions
On Computers.Volume C-27.NO.12.December 1978の論文
におおまかに論じられている。この概念では、システム
の至る所で処理されているデータの個々のブロックのト
ラック（経路）を確保するためのフラグを共用メモリが
保持することで、データの非整合を防止している。使用
されているこれらのフラグはPRIVATE、PRESENT、および
MODIFIEDと名付けられ、次の特性を有している。

(1)フラブPRESENTがデータＤのブロックとキャッシュメ
モリＫ用に共用メモリにセットされるならば、データＤ
の有効コピーがキャッシュメモリＫにセットされる。

(2)フラグMODIFIEDがデータＤのブロック用に共用メモ
リにセットされるならば、データＤの有効コピーがある
キャッシュメモリに記憶され、その有効コピーは共用メ
モリの最新の更新からそのキャッシュメモリ内で変更を
受ける。

(3)フラグPRIVATEがデータＤの有効ブロック用にキャッ
シュメモリＫにセットされるならば、データＤのコピー
は他のキャッシュメモリにはない。このことは、共用メ
モリ内のデータＤに対してセットされたPRESENTフラグ
は正確に１つだけであることを意味している。

(4)フラグPRIVATEがデータＤの有効ブロック用にキャッ
シュメモリＫにセットされるならば、キャッシュメモリ
Ｋ内のデータＤは共用メモリ内のデータＤと全く同一と
なる。このことは、MODIFIEDがそのデータＤ用にリセッ
トされることを意味している。

Censier氏とFeautrier氏の上記論文で述べられているよ
うに、上記の４つの特性は、移送(transition)時間を除
いて常に真であるというように、データアクセスアルゴ
リズムが定義されねばならないとされている。しかしな
がら、この例外はデータコヒーレンスの点で重大な問題
がある。すなわち、一定のデータＤがある１つのプロセ
ッサに移送中である。つまり、バス上にあるときには、
このデータアクセスアルゴリズムが真である必要がない
とするならば、例えば、この同じデータＤのコピーが、
他のプロセッサのキャッシュメモリに記憶されることが
でき、この他のプロセッサによってこの移送期間中に変
更されることがありうることになる。この結果、移送中
のデータＤはすでに古くなるにもかかわらず、上記の１
つのプロセッサによってアクセスされることになる。さ
らに、他の問題点として、共有メモリが、データコヒー
レンスを維持するために、フラグを介して全てのデータ
のトラックを確保する必要があると、言うことである。
このアプローチは多数のプロセッサを持つコンピュータ
システムに対しては実行不可能となる。その理由は、中
央記憶位置(location)若しくは中央制御装置の操作、す
なわち、共用メモリの操作が必要とされ、その結果、シ
ステム性能が低下すると共に、中央制御機能を実行する
中央制御装置のハードウェアとアルゴリズムが相当な量
となり、かつ複雑となるからである。

他の刊行物「James R. Goodman氏による“Using Cache
Memory To Reduce Processor-Memory Traffic,（処理装
置とメモリ間の通信量を減少するキャッシュメモリの使
用）”Association for Computing Machinery,Tenth An
nual Symposium on Computer Architecture,June,198
3,」には、メモリハイアラーキとデータコヒーレンスス
キーマ（scheme，構造定義体）を有する多重プロセッサ
コンピュータシステムの概念がおおまかに記載されてい
る。このGoodman氏の論文は本発明の背景目的と本発明
自体の説明の一助とはなり得ても、本発明の先行技術と
はなり得ないと確信する。Goodman氏の論文のアプロー
チは前述のCensier氏およびFeautrier氏の論文と多くの
点で共通性を有している。だが、Goodman氏の論文で
は、データコヒーレンスを達成するための決定的な情報
が、それがすでに存在するキャッシュメモリ間に分配可
能となっている。さらに、Goodman氏の論文では、デー
タコヒーレンスとバス帯域幅の問題を解決する「１度だ
けの書込み（write-once）」と名付けられた新しいスキ
ーマを提案している。

Gooman氏の論文では、関連データＤの４つの状態(1)INV
ALID,(2)VALID,(3)RESERVEDおよび(4)DIRTYの１つの状
態を定める２つのビットが、データＤのアドレスに加え
て、キャッシュメモリ内のデータＤの各ブロックと関連
づけられている。この２つのビットがINVALIDであるな
ら、ブロックにはデータＤが存在しない。VALIDの場合
には、ブロック内には対応プロセッサにより共用メモリ
から読み出されているがまだ変更はされていないデータ
Ｄが存在する。RESERVEDの場合には、ブロック内のデー
タＤは、データＤがキャッシュメモリに格納されてか
ら、プロセッサにより正確に一回だけローカル（局所
的）に変更されていて、その変更は共用メモリに伝送さ
れる。DIRTYの場合には、ブロック内のデータＤは、デ
ータＤがキャシュメモリに記憶されてから、プロセッサ
により複数回変更されているが、最新の変更は共用メモ
リに伝送されていない。更にまた、キャッシュメモリの
アドレスの追加のコピーが与えられたプロセッサに入
り、かつ利用される。一方のこのようなコピーは、ある
プロセッサによるキャッシュメモリに対するアクセスを
支援するために、従来の方法で使用され、他方のこのよ
うなコピーは、その他のプロセッサによるバスを通じて
の共用メモリに対する全てのアクセスをモニター（監
視）するために使用される。

他方のプロセッサによる共用メモリに対する各アセセス
のために、一方のプロセッサは、バス上のアドレスをモ
ニターしてそのアドレスが他のアドレスコピー中にある
か否かをチェックする。他方のプロセッサによる共用メ
モリに対する書き込みアクセスの際に、一方のプロセッ
サによって一致が見い出されたならば、キャッシュメモ
リ内の対応するデータは一方のプロセッサによりINVALI
Dと印を付けられる。もし、他方のプロセッサによる共
用メモリに対する読み取りアクセスの際に、一方のプロ
セッサにより一致が見い出されたときには、一方のプロ
セッサによりデータが変更されていないかぎりは、即
ち、その状態がRESERVED若しくはDIRTYでないかぎり
は、一方のプロセッサによって何も行われない。もし、
そのように変更されて、データがそのときRESERVEDであ
るなら、一方のプロセッサにより状態ビットはVALIDに
変更される。もし、それがDIRTYであるならば、一方の
プロセッサは共用メモリがデータを要求している他のプ
ロセッサに対してデータを供給するのを禁止する。つい
で、一方のプロセッサは他方のプロセッサに対して要求
されたデータを供給し、その後このデータを共用メモリ
に書き込む。さらに、状態ビットは一方のプロセッサに
よりVALIDに変えられる。

Goodman氏の論文によれば、データコヒーレンスは次の
ようにして達成される。まず、共用メモリに対する書き
込みアクセスのために、バスを通じて他のプロセッサが
書き込みするときに、この他のプロセッサのみが共用メ
モリを除いて、データのコピーを有することを保証され
る。その理由は、一方のプロセッサ（なおまたシステム
内の他のすべてのプロセッサも）がデータをINVALIDに
印付けし、他方のプロセッサがデータをRESERVEDに印付
けするからである。その後、このデータに対する他の書
き込みアクセスが発生すると、かかる他のプロセッサは
フラグをRESERVEDからDIRTYに変える。

このように、Goodman氏の論文によれば、データコヒー
レンスを乱すこと(violation)が発生可能であるこれら
のケース、即ち、書き込みアクセスが与えられたアドレ
スに対してなされ、これにより、データコヒーレンス関
数を割当てる時はいつでも、データコヒーレンスを維持
することに、各プロセッサは責任を負っている。

〔発明が解決しようとする課題〕

しかしながら、Goodman氏の論文での１つの問題点は次
の点にある。即ち、与えられたデータＤを有するプロセ
ッサがそのデータを１回変更することができるだけであ
り、その変更データを共用メモリに必ず戻して書き込ま
なければならない（一度だけの書き込み）ことにある。
これにより、バス使用率が増大することになる。さらに
加えて、Goodman氏の論文は、概念論であるので、実用
レベルに、即ち十分に開発されたコンピュータシステム
において種々異なった条件下で発生するデータコヒーレ
ンスの問題を解決しない。

本発明は、上述の点に鑑みてなされたもので、その目的
はメモリハイアラーキを有し、データコヒーレンスを備
えた密結合コンピュータシステムを提供することにあ
る。

〔課題を解決するための手段〕

上記の本発明の目的は、複数のデータブロック内へ分配
されたデータを処理し、これらのデータのブロックの各
々ブロックはアドレスで識別される密結合コンピュータ
システムにおいて、下記の構成を持つ密結合コンピュー
タシステムを用いることにより達成される。即ち、本発
明の密結合コンピュータシステムは、データブロックを
記憶するためのアドレス可能主メモリ手段と、データブ
ロックをアクセスするための複数プロセッサ（演算処
理）手段とを有し、上記プロセッサ手段の各々は多数の
データブロックを記憶するためのアドレス可能キャッシ
ュメモリ（高速緩衝記憶）手段を有しており、上記複数
のプロセッサ手段を上記アドレス可能主メモリ手段に相
互結合し、上記複数のプロセッサ手段の各々を上記複数
のプロセッサ手段の中の他のプロセッサに相互結合する
ためのバス（母線）手段とを備え、かつ上記アドレス可
能主メモリ手段と上記複数のプロセッサ手段のいずれか
一つのみがデータブロックのアドレスの現在の所有者
（オーナー）であり、上記現在の所有者は所有したアド
レスに対する正データを有し、さらにアドレスの所有権
は上記アドレス可能主メモリ手段及び上記複数のプロセ
ッサ手段間で動的に変更可能であるという構成からなる
ことを特徴とする。

さらに、各データブロックは、対応するデータブロック
の使用モード即ち、PUBLIC（パブリック）若しくはPRIV
ATE（プライベート）を識別する使用モード情報に関連
付けられている。もし使用モードがPUBLICであるなら
ば、(1)上記アドレス可能主メモリ手段は対応するアド
レスの現在の所有者であり、(2)上記複数のプロセッサ
手段はそれぞれ現在所有しているアドレスのデータの有
効コピーを上記アドレス可能キャッシュメモリ手段に記
憶させることが可能で、(3)上記アドレス可能主メモリ
手段及び上記複数のプロセッサ手段は現在所有している
アドレスの対応ブロックのデータを変更することはでき
ないという特性がある。もし使用モードがPRIVATEなら
ば、(1)アドレスの現在の所有者はデータを変更でき、
(2)その現在の所有者以外の上記アドレス可能主メモリ
手段及び上記複数のプロセッサ手段は、現在の所有者の
所有するアドレスのデータの有効コピーを有し得ないと
いう特性がある。

これらの所有権及び使用特性に基づいて、本発明の密結
合コンピュータシステムは、常時データコヒーレンスを
備え、PRIVATEであるデータは与えられたプロセッサ手
段により、多数回、かかるデータをアドレス可能主メモ
リ手段に戻して書き込む必要なく、変更することができ
る。さらに、データコヒーレンス問題に対するこの解決
策が、１つの中央制御装置若しくは他の装置に集中され
るのではなく、密結合コンピュータシステムの全般にわ
たって分配される。

上記目的を果たすためのさらに他の形態においては、本
発明のシステムはデータのブロックを記憶するためのア
ドレス可能主メモリ手段とデータを処理するための複数
プロセッサ手段との間で複数のバストランザクションを
支援するための１つのバスを包含し、上記複数のプロセ
ッサ手段の各々はデータの多数のブロックを記憶するた
めのキャッシュメモリ手段を有し、上記アドレス可能主
メモリ手段及び上記複数のプロセッサ手段の一つ、若し
くはそれ以上が上記バスに接続可能であり、データの各
ブロックは１つのアドレス及びデータについてなすこと
が可能である使用形態を識別するPUBLIC、又はPRIVATE
の使用モードとに関連付けられており、上記バスは複数
のバストランザクションを識別するコマンドデータを運
び、このコマンドデータは、データを獲得して読み取る
ためのバストランザクションであるREAD REQUEST PUBLI
C（読取り要求パブリック）と、アドレスの所有権を獲
得しデータを変更するためのバストランザクションであ
るREAD REQUEST PRIVATE（読取要求プライベート）と、
READ REQUEST PUBLIC若しくはREAD REQUEST PRIVATEに
応答するためのバストランザクションであるREAD RESPO
NE（読取り応答）と、変更されたデータとアドレスの所
有権を上記アドレス可能主メモリ手段へ移すためのバス
トランザクションであるWRITE MODIFIED（書き込み手
段）と、アドレスの所有権をアドレス可能主メモリ手段
へ移すためのバストランザクションであるWRITE UNMODI
FIED（書き込み無変更）とからなる。

上記コマンドデータWRITE NEW DATAは、新データを書き
込みして、アドレスの所有権をアドレス可能主メモリ手
段に移すためのバストランザクションであるWRITE NEW
DATA（新データ書き込み）を更に包含してもよい。

上記目的を果たす他の形態では、本発明のシステムは、
データのブロックを記憶するためのアドレス可能主メモ
リ手段と、固有のアドレスで識別されているデータの各
ブロックと、少なくとも１つの他のプロセッサと、複数
のバストランザクションを支援して各プロセッサを他の
１つのプロセッサに相互に結合し、各プロセッサを上記
アドレス可能主メモリ手段に相互に結合するバスとを有
するコンピュータシステムに接続する１つのプロセッサ
を更に具備し、このプロセッサは上記データを多数のブ
ロック及びこれらのデータブロックのアドレスを記憶す
るためのアドレス可能キャッシュメモリ手段と、データ
の読み取り及び書き込みのために上記アドレス可能キャ
ッシュメモリ手段をアクセスするためのプロセッササブ
システム手段と、バスインターフェース手段と、マイク
ロエンジン手段とを有し、上記アドレス可能キャッシュ
メモリ手段はキャッシュヒット（成功）若しくはキャッ
シュミス（誤り）を識別するキャッシュ状態信号を発生
し、上記バスインターフェース手段は上記アドレス可能
キャッシュメモリ手段及び上記バスとの間でデータのブ
ロックを結合し、さらに上記バス上の上記複数のバスト
ランザクションをモニタして上記複数のバストランザク
ションを識別するバスモニタ状態信号を発生する手段を
含み、上記マイクロエンジン手段は上記キャッシュミス
状態信号に応答して、あるいは上記バスモニタ状態信号
に応答して、上記複数のバストランザクションを個別に
開始させる。

なお、上述のように、本発明では、「所有者(owner)」
および「所有権(ownership)」を用いてデータコヒーレ
ントの問題を解決していることを特徴としている。そこ
で、本発明の理解をさらに容易にするために、この所有
者、所有権についての要点を以下に述べる。本発明はデ
ータコヒーレント解決を有する密結合コンピュータシス
テムに関するものである。各々のデータブロックは主メ
モリまたは複数のプロセッサの１つのいずれかの単一エ
ントリにより所有されるものである。また所有権はダイ
ナミックに移すことが可能となっっている。本発明のシ
ステムは分散制御に利用され、データブロックの所有権
をダイナミックに変更することを許容している。データ
ブロックの所有権は主メモリとプロセッサ（単数）間で
ダイナミックに交換できる。データブロックの所有権
は、主メモリまたはプロセッサ（単数）が所有アドレス
に対して正データ（correct data，即ちコピーでないデ
ータ）をもっていることを意味している。所有権はアド
レスの状態に関係している。どのような場合において
も、本システムの全体を通して１つの物理アドレスの
「所有者」（所有権を有しているもの）はたった１つで
ある。共用メモリまたはプロセッサのいずれか１つがそ
の物理アドレスの「所有者」となる。その１つの所有者
のみが所有の物理アドレスについて正データ即ち最新デ
ータを有することとなる。

〔作用〕

本発明の密結合コンピュータシステムは、常時データコ
ヒーレンスを備え、PRIVATEであるデータは与えられた
プロセッサ手段により、多数回、かかるデータをアドレ
ス可能主メモリ手段に戻して書き込む必要なく、変更す
ることができる。さらに、データコヒーレンス問題に対
するこの解決策が、１つの中央制御装置若しくは他の装
置に集中されるのではなく、密結合コンピュータシステ
ムの全般にわたって分配される。

〔実施例〕

以下に、図面を参照して本発明の実施例を詳細に説明す
る。

なお、以下に述べる図で添付図面上では、共用メモリ(s
hared memory)はシェアドメモリと、所有者(owner)はオ
ーナと便宜上仮名書きで図示している。

第１図は第２図等に符号Ｂで総括的に示したデータＤの
ブロック内に分配されたデータを処理するための本発明
の一実施例における密結合コンピュータシステム10のア
ーキテクチャを模式的に示す。システム10はアドレス可
能主メモリ手段12と複数のプロセッサ手段14とを有す
る。アドレス可能主メモリ手段１２はブロックＢを記憶
するためのものであり、複数のプロセッサ手段14は、後
で述べるように、本システム10内のアドレス可能主メモ
リ手段12若しくはその他のどこかに記憶されたブロック
Ｂをアクセスするためのものである。バス手段16は複数
のプロセッサ手段14とアドレス可能主メモリ手段12とを
相互結合し、複数のプロセッサ手段14の各一つをそれぞ
れの他のプロセッサ手段に符号18で総括的に示したそれ
ぞれのパス（経路）を介して相互結合する。複数のプロ
セッサ手段14の各々は符号20で総括的に示したアドレス
可能２次メモリ手段を有する。アドレス可能２次メモリ
手段20は本システム10で処理される多数のブロックＢを
記憶するためのものである。

本発明の原理はいかようのタイプのデータ処理システム
にも適用されるが、本例のシステムは密結合コンピュー
タシステム10として説明することとする。従って、上記
単一のアドレス可能主メモリ手段12は単一の主若しくは
共用メモリSMを１つの主メモリコントローラMMCと共に
包含する。共用メモリSMは複数のプロセッサ手段14によ
り共用される。主メモリコントローラMMCは共用メモリS
Mに対するアクセスを制御する。複数のプロセッサ手段1
4は複数の汎用プロセッサGPP、例えばプロセッサGPP₀-G
PP_N-1であることが好ましい。ここでＮは汎用プロセッ
サGPPの個数である。２次メモリ手段20は好ましくはキ
ャッシュメモリCMであり、例えば、図示のキャッシュメ
モリCM₀-CM_N-1はそれぞれそこに記憶されたデータに対
して迅速なアクセスを与える。バス手段16は１つのいわ
ゆる拡張バス22を構成し、以下に述べるように、この拡
張バス22は種々のバストランザクション及び信号プロト
コルを支援する。バス22は以下の意味で拡張バスとなっ
ている。即ち、コンピュータシステム10は少なくとも２
つのプロセッサからＮ個までの追加プロセッサGPP_Sを支
援する。そして、これらのプロセッサGPP_Sはバス22に結
合されたコンピュータシステム10のデータ処理能力を拡
張することができる。図示のように、そのため、汎用プ
ロセッサGPP₀-GPP_N-1はそれぞれのパス18₀-18_N-1を通じ
てバス22に結合され、一方アドレス可能主メモリ手段12
はパス18MMを通じてバス22に結合されている。

コンピュータシステム10はまた、複数の汎用プロセッサ
GPPに加えて、他のタイプのプロセッサ手段24を包含す
ることができる。このプロセッサ手段24はすくなくとも
１つの入出力(I/0)プロセッサ26を包含しており、この
プロセッサ26はパス18I/0を通じてバス22に結合され、
共用メモリSMに新データを記憶するのに用いられる。

第２図はデータＤの典型的なブロックＢを包含し、シス
テム10全体にわたって処理される情報を示す。一例とし
て、第２図に示すように、ブロックＢのデータＤは、４
つのデータワードDW₀-DW₃を有するカッド語（quadwor
d；通例16バイトで１ワード）QWとして構成され、コン
ピュータシステム10のほうぼうに転送される。このデー
タワードDW₀-DW₃の各々は、例えば32ビットで構成する
ことができる。

アドレスタグATは各ブロックＢと関連付けられている
が、必ずしもシステム10内を各ブロックＢといっしょに
転送される必要はない。このアドレスタグATはデータＤ
の固有物理アドレスPAとフラグフィールド（標識欄）FF
とからなる。

フラグフィールドFFは１つのブロックＢについて３個の
フラグを有している。これらのフラグは有効フラグＶ、
変更フラグＭ、および使用モード(usage mode)フグＵで
ある。有効フラグＶは、このフラグがセット（VALID；
有効）されているときは、ブロックＢが対応する物理ア
ドレスPAと関係付けられたデータＤを有していることを
示している。有効フラグＶは、このフラグがリセット
（INVALID；無効）されるときは、ブロックＢのデータ
Ｄが未定義であることを示している。変更フラグＭは、
セット（MODIFIED；変更）されているときはブロックＢ
のデータＤがキャッシュメモリCMに記憶される前に、１
つの対応するプロセッサGPPによりすでに書き込みがな
されていることを示している。また、変更フラグＭはリ
セット（UNMODIFIED；無変更）されているときは、デー
タに対しそのような書き込みがされていないことを示し
ている。

使用モードフラグＵは、リセットされると、対応する物
理アドレスPAがPUBLIC（パブリック）であることを示
し、そしてセットされると、対応する物理アドレスPAが
PRIVATE（プライベート）であることを示す。後で述べ
るが、もし、物理アドレスPAがキャッシュメモリCM₀-CM
_N-1に記憶されていて、PUBLICであるならば、対応プロ
セッサGPP₀-GPP_N-1が関連データＤに読み取りアクセス
のみを行うことを示す。もし、物理アドレスPAがキャッ
シュメモリCM₀-CM_N-1に記憶されていて、PRIVATEである
ならば、対応プロセッサGPP₀-GPP_N-1が関連データＤに
対して読み取りアクセス及び書き込みアクセスを行う。

また、後で述べるように、共用メモリSMは好ましくはデ
ータＤ及び対応する使用モードフラグＵを記憶し、一
方、各キャッシュメモリCMは第２図に示すような全体の
アドレスタグAT及びブロックＢを記憶する。

コンピュータシステム10は物理アドレスPAの所有権の原
理に基づいてデータコヒーレンスを提供する。いかなる
場合も、コンピュータシステム10の全体について１つの
物理アドレスPAの所有者はたった一つだけである。すな
わち、１つの共用メモリSM若しくは複数のプロセッサGP
P₀-GPP_N-1の１つのいずれか１つがその物理アドレスPA
の所有者である。さらにまた、ただ一つの所有者は所有
した物理アドレスPAに対する正の即ち最新のデータＤを
有数。そして、物理アドレスPAの所有権は共用メモリSM
及び汎用プロセッサGPP₀-GPP_N-1間で動的に変更可能で
ある。それ故に、当然のこととして、物理アドレスPAの
所有者は常にそのアドレスPAに対するデータＤの現在の
値を有する。

データコヒーレンスはまた次の規則に従って提供され
る。もし、使用モードフラグＵがPUBLICであるならば、
(1)共用メモリSMが、物理アドレスPAの所有者であり、
それ故に、このメモリ物理アドレスPAに対する正データ
Ｄを有する。また、(2)キャッシュメモリCM₀-CM_N-1は、
その物理アドレスPAのデータＤのコピーを有することが
可能で、このコピーの正しいことが保証される。さら
に、(3)その物理アドレスPAのデータＤの値は、プロセ
ッサGPP₀-GPP_N-1により変更することはできず、その結
果、読み取りアクセスのみがキャッシュメモリCM₀-CM
_N-1内のデータＤのコピーに対して行われる。

もし、使用モードフラグＵがPRIVATEであるならば、(1)
プロセッサGPP₀-GPP_N-1の１つが物理アドレスPAの所有
者であって、その物理アドレスPAのデータＤを変更でき
る。即ち、読み取りアクセスと書き込みアクセスの両方
がその１つのプロセッサGPP₀-GPP_N-1により許容され
る。また、(2)コンピュータシステム10内に当該物理ア
ドレスPAのデータＤの他の有効コピーはない。さらに、
(3)その物理アドレスPAを所有する上記１つのプロセッ
サGPP₀-GPP_N-1は、後で述べるように、その他のプロセ
ッサGPP₀-GPP_N-1がPRIVATEの使用モードを持つ当該物理
アドレスPAのデータＤを要求する時には、その所有権を
引き渡さなければならない。

全体のコンピュータシステム10及びバス22は特に、プロ
トコルの３つのレベル（水準）に基づいて構成され且つ
動作する。第１のプロトコルは信号レベルにあり、第２
のプロトコルはバストランザクションレベルにあり、第
３のプロトコルは所有権レベルにある。これらのプロト
コルはそれぞれ最も低いプロトコルから最も高いプロト
コルまである。第３図はバス22によって支援されている
複数のバストランザクションのプロトコルを示す。これ
らのバストランザクションは、(1)READ REQUEST PUBLIC
（読み取り要求パブリック），(2)READ REQUEST PRIVAT
E（読み取り要求プライベート），(3)READ RESPONSE
（読み取り応答），(4)WRITE MODIFIED（書き込み変
更），(5)WRITE UNMODIFIED（書き込み無変更），(6)WR
ITE NEW DATA（書き込み新データ）、として識別され
る。これらのバストランザクション(1)から(5)まではプ
ロセッサGPP₀-GPP_N-1によるコマンドとして開始でき
る。バストランザクション(6)は入出力プロセッサ26に
よるコマンドとして開始できる。各コマンド(1)から(6)
は各々のコマンドと関連した一定の情報を有している。
それは例えば、物理アドレスPA若しくはデータＤがバス
22を介して送られたというような情報である。

概略的には、後で述べるように、コマンドREAD REQUEST
PUBLICはデータＤのコピーを確保して、それを読み取
り専用アクセス用に要求プロセッサのキャッシュメモリ
CM₀-CM_N-1内に記憶するために、その要求している１つ
のプロセッサGPP₀-GPP_N-1により発生若しくは開始され
て、バス22上を転送される。コマンドREAD REQUEST PRI
VATEは物理アドレスPAの所有権を確保して、読み取り及
び書き込み用に対応するデータＤのコピーを要求プロセ
ッサのキャッシュメモリCM₀-CM_N-1に記憶するために、
その１つの要求プロセッサGPP₀-GPP_N-1により開始さ
れ、バス22上を伝送される。READ REQUEST PUBLIC及びR
EAD REQUEST PRIVATEに関するコマンドは、要求プロセ
ッサGPP₀-GPP_N-1により供給されるアドレスPAといしょ
にバス22上を転送される。主メモリコントローラMMCを
介して共用メモリSMにより、若しくは応答するプロセッ
サGPP₀-GPP_N-1によりコマンドRED RESPONSEは開始さ
れ、バス22上を伝送される。これは、被要求データＤを
要求しているプロセッサGPP₀-GPP_N-1へ送ることによりR
EAD REQUEST PUBLIC若しくはREAD REQUEST PRIVATEに応
答するためである。コマンドWRITE MODIFIEDはある１つ
のプロセッサGPP₀-GPP_N-1により開始され、そしてバス2
2上に伝送される。これは、所有したアドレスPA及び対
応するデータＤ（このデータＤはかかるプロセッサGPP₀
-GPP_N-1によりすでに変更されている）を共用メモリSM
に転送するためである。コマンドWRITE UNMODIFIEDはあ
る１つのプロセッサGPP₀-GPP_N-1により開始され、そし
てバス22上を伝送される。これは、データＤの所有アド
レスPA（データＤはかかるプロセッサGPP₀-GPP_N-1によ
り変更されていない）を共用メモリSMに転送するためで
ある。しかし、この場合、かかるデータＤの転送は行わ
れない。コマンドWRITE NEW DATAは入出力プロセッサ26
により開始され、バス22上を伝送される。これはアドレ
スPAを転送し、対応する新しいデータＤを共用メモリSM
内に入力するためである。

第４Ａ図は、上述したバストランザクション(1)ないし
(6)の各々に対してバス22で支援された信号レベルのプ
ロトコルを示す。信号レベルのプロトコルは３つの機能
グループに分けられている。(1)その１つ目は信号線Ｌ
_１上の信号アービトレーション（調停）グループARB GR
OUPであり、(2)その２つ目は信号線Ｌ_２上の信号情報グ
ループINFO GROUPであり、(3)その３つ目は信号線Ｌ_３
上の信号確認グループACK GROUPである。信号ARB GROUP
はまずバストランザクションのイニシエータ（開始プロ
グラム）により発生され、例えば、プロセッサGPP₀-GPP
_N-1により発生される。これによりバス22に対して調停
をしバス22へのアクセスを得るためである。信号INFO G
ROUPは、記述されるべき他の情報の間において、バスト
ランザクションコマンド及び物理アドレスPA若しくはデ
ータＤにより構成され、これらは、すでに述べたよう
に、バス22がバストランザクションイニシエータにより
そのように一度獲得されているならば、バス22上で交換
される。信号INFO GROUPの受信に対して応答するため
に、信号ACK GROUPは信号INFO GROUPの宛先により発生
される。後で述べるように、信号ACK GROUPの内容は確
認（アクノーレッジメント）(ACK)，非確認（ノーアク
ノーレッジメント）(NO ACK)，若しくはビジー(BUSY)と
することができる。信号線Ｌ_１，_２，Ｌ_３の全体数でバ
ス22を構成する。これについては後で詳細に説明する。

第４Ｂ図は、第４Ａ図の３つの機能信号グループの伝送
期間内の相対的なタイムスロットを示す。タイムスロッ
トｎの期間に伝送される信号INFO GROUP（INFOグルー
プ）に対しては、信号ARB GOOUP）（ARBグループ）と信
号ACK GROUP（ACKグループ）とがタイムスロットn-1及
びn+2の間に、それぞれ伝送される。後者の相対的なタ
イムスロットは、いやしくも信号ACK GRPUPを介するこ
とにより、信号INFO GROUPおよび受信確認を評価するた
めの信号INFO GROUPの宛先(recipient)の時間を与える
ことを提供する。信号レベルプロトコルについての更に
詳細については、以下に述べる。

上述したように、所有権プロトコルは、いずれかの指定
の時間において、複数のプロセッサGPP₀-GPP_N-1の中の
１つ及び１つの共用メモリSMのいずれか１つのみが対応
データＤの物理アドレスPAの所有者であることを意味し
ている。バストランザクション(1)ないし(6)の中の４つ
はアドレスPAの所有権の移転をもたらす。この４つのト
ランザクションはREAD REQUEST PRIVATE,WRITE MODIFEI
D,WRITE UNMODIFIED,WRITE NEW DATAである。アドレスP
Aの所有権の移転は、確認（肯定応答ともいう）を示す
信号ACK GROUPのACK（アクノレッジ）がこれら４つのバ
ストランザクションの中の１つの信号INFO GROUPの受信
に応答して発生されたその直後にのみ、例えば、ACKが
発生された後の１つのタイムスロット若しくはクロック
期間、に発生する。後に詳細に説明するように、プロセ
ッサGPPは、有効フラグＶに作用することにより所有権
の転送を指示する。即ち、プロセッサGPPが所有権を手
ばなそうとする現在の所有者であるときには、フラグＶ
をINVALIDにリセットし、プロセッサGPPが新しい所有者
になろうとするときは、フラグＶをVALIDにセットす
る。共用メモリSMは使用モードフラグＵに作用すること
により所有権の移転を指示する。即ち、共用メモリSMは
所有権を放棄するときは使用モードフラグＵをPRIVATE
にセットし、所有権を得たいときは、使用モードフラグ
ＵをPUBLICにリセットする。入出力プロセッサ26はどの
ようなフラグもセットあるいはリセットする必要はな
い。他の２つのバストランザクション、即ち、READ REQ
UEST PUBLIC及びREAD RESPONSEのときは、アドレスPAの
所有権は転送されない。

一般に、バストランザクション若しくはコマンドREAD R
EWUEST PRIVATEが発生している間は、ACKが現在の所有
者により信号ACK GROUPを介して行われたときに、アド
レスPAの所有権は、共用メモリSM若しくは応答する１つ
のプロセッサGPP₀-GPP_N-1である現在の所有者から、開
始する即ち要求するプロセッサGPP₀-GPP_N-1に対して、
転送される。しかしもし、このようにACKが発生されな
いときは、所有権は転送されず、そのため要求するプロ
セッサGPP₀-GPP_N-1はコマンドREAD REQUEST PRIVATEを
再発行しなければならない。

現在の所有者であるプロセッサGPP₀-GPP_N-1の１つによ
ってのみ開始されるコマンドWRITE MODIFIEDが発生して
いる間は、アドレスPAの所有権は、ACKが共用メモリSM
から信号ACK GROUPを介して発生されたときい、その現
在の所有者から共用メモリSMへと転送される。しかし、
もしこのようにACKが発生されない場合は、所有権はそ
のように転送されないので、現在の所有者はコマンドWR
ITE MODIFIEDを再発行しなければならない。コマンドWR
ITE UNMODIFIEDに応じたアドレスPAの所有権の移転はコ
マンドWRITE MODIFIEDの場合と同じである。

入出力プロセッサ26により開始されるコマンドWRITE NE
W DATAが発生している期間では、アドレスPAの所有権は
現在の所有者、即ち、プロセッサGPP₀-GPP_N-1の１から
得られ、ACKが信号ACK GROUPを介して共用メモリSMによ
り発生したときに、共用メモリSMに移転される。しかし
もし、このようにACKが発生されないならば、所有権は
移転されないので、入出力プロセッサ26はコマンドWRIT
E NEW DATAを再び開始しなければならない。

上述したように、要求するプロセッサGPP₀-GPP_N-1がデ
ータのＤのコピーを得たいと望む場合には、TEAD REQUE
ST PUBLIC若しくはREAD REQUEST PRIVATEが、データＤ
に対する読み取り専用アクセス若しくは読み取りおよび
書き込みアクセスのいずれが必要であるか否かに基づい
て、開始される。これに応じて、ACK GROUPが、共用メ
モリSM若しくは他のプロセッサGPP₀-GPP_N-1である所望
したデータのアドレスPAの所有者により伝送される。従
って、所有者である場合の共用メモリSMは、要求するプ
ロセッサGPP₀-GPP_N-1に、そのACK GROUPの一部として、
確認（ACK）若しくはビジイ（BUSY）のいずれかを示す
２ビット信号SM-ACKを返すことができる。一方、所有者
である場合のプロセッサGPP₀-GPP_N-1は、要求するプロ
セッサGPP₀-GPP_N-1に、そのACK GROUPの一部として、確
認（ACK）、非確認(NO ACK)若しくはビジイ(BUSY)を示
す２ビット信号CM-ACKを返すことができる。

以下に示す表１には、READ REQUEST PUBLIC若しくはREA
D REQUEST PRIVATEに応答して、１つのプロセッサGPP₀-
GPP_N-1及び共用メモリSMから返信される可能性のあるAC
K GROUPの組合せの事例を挙げる。

表１のＡ行は、READ REQUEST PUBLIC若しくはREAD REQU
EST PRIVATEのアドレスPAがどのプロセッサGPP₀-GPP_N-1
によっても所有されていないことを、意味しており、従
って共用メモリSMにより所有されていなければならない
ことを意味している。共用メモリSMはREAD RESPONSEコ
マンドを介して被要求データＤを転送することを約束す
る。表１のＢ行は、共用メモリSMがビジイでこの時間に
応答できない点を除いては、Ａ行と同じであることを意
味している。それ故に、要求するプロセッサGPP₀-GPP
_N-1はREAD REQUEST PUBLIC若しくはREAD REQUEST PRIVA
TEを再び発行することになろう。

Ｃ行は、プロセッサGPP₀-GPP_N-1の１つがREAD REQUEST
PUBLIC若しくはREAD REQUEST PRIVATEのアドレスPAの所
有者であり、要求を受け入れ、それによって、READ RES
PONSEを自ら約束することを意味している。共用メモリS
Mは、そのアドレスPAを持ち得ないということを見い出
すことになり、したがって、要求を破棄することになろ
う。Ｄ行は、共用メモリSMがビジイであることを除い
て、Ｃ行と同じであることを意味しており、従って共用
メモリSMは要求を破棄することになろう。

Ｅ行は、アドレスPAはプロセッサGPP₀-GPP_N-1の１つに
所有されているが、そのプロセッサはビジイであるの
で、要求は受け入れられないということを意味してい
る。そこで要求しているプロセッサGPP₀-GPP_N-1はREAD
REQUEST PUBLIC若しくはREAD REQUEST PRIVATEを再発行
することになろう。共用メモリSMは、要求の受信中に自
身がそのアドレスPAを所有しないということを見い出す
であろうから、それ故に要求を破棄することになろう。
Ｆ行は、共用メモリSMがビジイである点を除いて、Ｅ行
と同じであるので共用メモリSMは要求を破棄するであろ
う。要求するプロセッサGPP₀-GPP_N-1はそこでREAD REQU
EST PUBLICまたはREAD REQUEST PRIVATEを再発行するこ
とになろう。

表１では、Ａ及びＢ行に関してのみ、WRITEコマンド（M
ODIFEID,UNMODIFIED，およびNEW DATA）を適用する。こ
の理由は、これらのコマンドデータＤあるいはアドレス
PAの所有権がプロセッサGPP若しくは入出力プロセッサ2
6から共用メモリSMに転送されるからである。もし、プ
ロセッサGPPがＣ行ないしＦ行の状態に引き続いてACK若
しくはビジイを発生したならば、エラー状態が発生する
ことになる。

すでに図示したように、バストランザクション若しくは
コマンド(1)ないし(6)はバス22上で単一方向のものであ
るが、このことは、また複数のバストランザクションを
バス22上にインタリーブ（交互配置）することができる
ことを意味している。例えば、要求プロセッサ（要求す
る又は要求中のプロセッサのこと）GPP₀-GPP_N-1はREAD
REQUEST PUBLIC若しくはREAD REQUEST PRIVATEに対する
READ RESPONSEを待っている間、他の要求しているプロ
セッサGPP₀-GPP_N-1若しくは入出力プロセッサ26はバス
トランザクションを開始させることができる。このイン
タリーブ能力はバス22の使用効率（使用率）を最大化す
る利点を持っている。だが、これはまたデータコヒーレ
ンスの問題をもたらすことになるが、しかし、これは以
下の方法で解決されている。

例えば、最初の昇給プロセッサGPP₀-GPP_N-1がREAD REQU
EST PRIVATEを開始させ、さらに、これがアドレスPAの
所有者によりACK GROUPのCM-ACKのACK若しくはSM-ACKを
介して受け入れられたと想定すると、すでに指摘したよ
うに、かかるACKの生起に基づいて、アドレスPAの所有
権は要求プロセッサGPP₀-GPP_N-1に移転される。最初の
要求プロセッサGPP₀-GPP_N-1（即ち新しい現在の所有
者）がアドレスPAの最新のこれまでの所有者からのREAD
RESPONSEを待っている間、すなわち、READ RESPONSEの
INFO GROUPを介してバス22上を転送中であろうデータＤ
の受信を特に待っていると想定すると、他の要求プロセ
ッサGPP₀-GPP_N-1により発行される他のREAD REQUEST PU
BLIC若しくはREAD REQUEST PRIVATEは現在の新しい所定
者即ち最初の要求プロセッサGPP₀-GPP_N-1により受信さ
れる。この場合、新しい所有者はACK GROUPのCM-ACKを
介してビジイ信号を送るだけであり、この結果、他の要
求プロセッサGPP₀-GPP_N-1はREAD REQUEST PUBLIC若しく
はREAD REQUEST PRIVATEの発行を再び試みなければなら
ない。

いま、新しい所有者即ち最初の要求プロセッサGPP₀-GPP
_N-1が、READ RESPONSEのINFO GROUPを介して転送される
データＤを待っているとすると、入出力プロセッサ26に
より発行されるWRITE NEW DATAは同一アドレスPAに対す
る新しい所有者によって受信され、さらに、共用メモリ
SMがACK GROUPのSM-ACKのACKの生起を通じてこれを受け
取る。次いで、新しい所有者、すなわち、最初の要求プ
ロセッサGPP₀-GPP_N-1は有効フラグＶをINVALIDにリセッ
トすることにより、データＤのアドレスPAの所有権を直
ちに失う。既に述べたように、アドレスPAは、WRITE NE
W DATAの結果として、共用メモリSMにより現に所有され
る。最初の要求プロセッサGPP₀-GPP_N-1がREAD RESPONSE
のINFO GROUPを介して依然としてデータＤを受信して
も、かかる受信時に、データＤはフラグＶのINVALIDを
介して効果的に破棄される。

いま、最初の要求プロセッサGPP₀-GPP_N-1がREAD REQUES
T PUBLICを開始し、READ RESPONSEのINFO GROUPを介し
てデータＤを待っていると想定する。さらに、そのREAD
RESPONSEを待っている間に、READ REQUEST PRIVATE若
しくはWRITE NEW DATAが最初の要求プロセッサGPP₀-GPP
_N-1によって受け取られたと想定する。前に述べたよう
に、READ REQUEST PUBLICはアドレスPAの所有権の変化
をもたらすバストランザクションではない。それ故に、
ACK GROUPのSM-ACKのACKを介して共用メモリSMによる、
READ REQUEST PRIATE若しくは、WRITE NEW DATAの受け
取りに基づいて、最初の要求プロセッサは所有権を失わ
ないにもかかわらず有効フラグＶをINVALIDにリセット
したとする。そうすると、最初の要求プロセッサGPP₀-G
PP_N-1は結局READD RESPONSEを受け入け、それを処理し
ても、データＤは、有効フラグＶをINVALIDにリセット
していることにより効果的に破棄される。

さて次に、一つの以上のプロセッサGPP₀-GPP_N-1がアド
レスPAのデータＤのPUBLIC（パブリック）コピーを有し
ていること、そしてREAD REQUEST PRIVATE若しくはWRIT
E NEW DATAがそのアドレスPAに対するこれらのプロセッ
サGPP₀-GPP_N-1により受け入れられた、と想定する。ACK
GROUPのSM-ACKのACKを介して共用メモリSMによりREAD
REQUEST PRIVATE若しくはWRITE NEW DATAが受信される
と、これらのプロセッサGPP₀-GPP_N-1は、データＤのPUB
LICコピーを有効フラグＶをINVALIDにリセットすること
で、無効化する。

第４Ｃ図ないし第4G図は、第４Ｂ図よりも詳細に示す図
であり、指定のバストランザクションに対しての、INFO
GROUPの内容だけでなく、ARB GROUP,INFO GROUP、およ
びACK GROUPの相対的なタイムスロットを示す。各タイ
ムスロットのINFO GROUPに対しては、一般にコマンドが
データフィールドの解釈を決定する。即ち、第4C図はバ
ストランザクションREAD REQUEST PUBLIC若しくはREAD
REQUEST PRIVATEに関し、INFO GROUPがコマンドを有
し、データフィールドの内容がアドレスPAであることを
示している。第4D図はバストランザクションREAD RESPO
NSEに関し、INFO GROUPがコマンドを有し、かつ１つの
タイムスロットのデータフィールドの内容が１カッド語
QWのデータワードDW₀であることを示し、この１カッド
語QWのデータワードDW₀はそれぞれのタイムスロットに
おいてコマンドとデータワードDW₁-DW₃を後に従えてい
る。また、第4C図及び第4D図に示すように、INFO GROUP
は要求者識別子（requestor idedntification）(RID)フ
ィールドを含んでいる。この要求者識別子フィールドを
個々の要求プロセッサGPP₀-GPP_N-1を識別する番号を含
んでいる。応答プロセッサ（応答するプロセッサのこ
と）GPP₀-GPP_N-1若しくは共用メモリSMは要求プロセッ
サGPP₀-GPP_N-1のRID（要求者識別子）を返し、その結
果、後者はそれがREAD RESPONSEの意図した受け取り人
であるか否かを決定できる。

第4E図はバストランザクションWRITE MODIFIED若しくは
WRITE NEW DATAに関し、INFO GROUPがコマンドを有し、
かつそれぞれのタイムスロットのデータフィールドの内
容が１カッド語QWのデータワードDW₀-DW₃を後に従えた
アドレスPAであることを示している。第４Ｆ図はバスト
ランザクションWRITE UNMODIFIEDに関し、INFO GROUPが
コマンドを有し、かつデータフィールドの内容がアドレ
スPAを含んでいることを示している。

第5A図はバストランザクションREAD REUEST PUBLICの全
体を広くかつ概略的に説明するために用いる。アドレス
PAがPUBLICの使用モードＵを有し、従って共用メモリSM
はアドレスPAの所有者であり、かつブロックＢに示すよ
うに正データＤを持つと、想定する。コンピュータシス
テム10の全体にわたりそのアドレスPAに対してデータＤ
の他のコピーは現在存在しない、とさらに想定する。

今、プロセッサGPP₀-GPP_N-1の１つ、例えばプロセッサG
PP₀がデータＤに対する読み取り専用アクセスを望んで
いると想定する。それ故、プロセッサGPP₀はARB GROUP
を介してバス22を獲得した後、第４Ｃ図に示すINFO GRO
UPをバス22を介して伝送する。このINFO GROUPはプロセ
ッサGPP₀-GPP_N-1及び共用メモリSM（実際にはMMCによ
る）によりモニタされる。共用メモリSMはアドレスPAの
所有者であるから、共用メモリSMがビジイでないと想定
すると、ACK GROUPのSM-ACKのACK信号が共用メモリSMに
よりバス22を通じて送られ、かつこれが要求プロセッサ
GPP₀により受け取られる。次いで、要求プロセッサPP₀
は使用モードフラグＵをPUBLICにセットし、これによ
り、このバストランザクションREAD REQUEST PUBLICが
完了する。

第5B図はバストランザクションREAD RESPONSEを説明す
るのに用いる図である。この今回の例においては、READ
RESPONSEは、第5A図に示すように、要求プロセッサGPP
₀により開始されるREAD REQUEST PUBLICに対する応答と
なる。ARB GROUPを介してバス22に対して調停しアクセ
スを受け取った後に、第4D図に示すINFO GROUPが共用メ
モリSMにより伝送され、要求プロセッサGPP₀によりその
受け取りがあると、ACK GROUPのCM-ACKのACKを介して受
信確認（肯定応答）がされる。この結果、そのプロセッ
サGPP₀のキャッシュメモリCM₀は第5B図に示すようにPUB
LICの使用モードを持ったデータＤの有効コピーを記憶
する。したがって、READ REQUEST PUBLICに対するREAD
RESPONSEの完了時には、共用メモリSMはアドレスPAの所
有者のままであって、正データＤを有し、さらにプロセ
ッサGPP₀はデータＤの有効コピーを有する。

第6A図及び第6B図は、他のプロセッサGPP₁-GPP_N-1がデ
ータＤに対する読み取り専用アクセスを得ることができ
る方法を全体的にかつ概略的に説明するのに用いる図で
ある。ただしこの場合は、アドレスPAの所有権及び使用
モードは第5B図に示すように存在していると想定する。
例えば、プロセッサGPP₁がアドレスPAのデータＤを読み
取ることのみを望んでいると想定すると、それ故に、プ
ロセッサGPP₁はバストランザクションREAD REQUEST PUB
LICを開始する。すなわち、ARB GROUPを介してバス22に
対して調整しアクセスを受け取った後に、要求プロセッ
サGPP₁は第4C図に示すINFO GROUPを伝送する。共用メモ
リSMはアドレスPAの所有者であるので、共用メモリSMが
ビジイでないとすると、共用メモリSMはACK GROUPのSM-
ACKのACKを介して受信確認を伝送する。このACKは要求
プロセッサGPP₁により受けとられ、このプロセッサGPP₁
は次いで使用モードフラグＵをPUBLICにセットする。

その後、第6B図に示すように、共用メモリSMは、ARB GR
OUPを介してバス22に対して調停しアクセスを受け取っ
た後で、共用メモリSMはバス22上に第4D図に示すINFO G
ROUPを発生する。要求プロセッサGPP₁は、次いで、ACK
GROUPのCM-ACKのACKを介してデータＤの受け入れを受信
確認する。その結果、データＤのコピーはPUBLICの使用
モードを持ったキャッシュメモリCM₁に記憶される。従
って、第6B図に示すREAD RESPONSEの完了時いは、共用
メモリSMはアドレスPAの所有者であって、正データＤを
待ち、プロセッサGPP₀及びプロセッサGPP₁がデータＤの
VALIDコピーを持つ。

第7A図及び第7B図はバストランザクションREAD REQUEST
PRIVATE及び次のバストランザクションREAD RESPONSE
をそれぞれ全般的に概略的に説明するためのものであ
る。この場合は、最初は、アドレスPAの所有権及び使用
モードは第６Ｂ図に示すようなものとする。プロセッサ
GPP_N-1は、データＤを変更するために、データＤに対す
る読み取りおよび書き込みアクセスを使用していると想
定する。従って、プロセッサGPP_N-1は、ARB GROUPを介
してバス22に対して調停しアクセスを受け取った後に、
第４Ｃ図に示すINFO GROUPをバス22上に発生する。共用
メモリSMがアドレスPAの所有者であるので、共用メモリ
SMがビジイでないと想定すると、共用メモリはSMはACK
GROUPのSM-ACK信号を介してINFO GROUPの受け取りを受
け入れる。ACKの発生に応じて、共用メモリSMは使用モ
ードフグＵをPRIVATEにリセットし、プロセッサGPP_N-1
は有効フラグＶをVALIDに設定することで、アドレスPA
の所有権は共用メモリSMからプロセッサGPP_N-1に移され
る。プロセッサGPP₀-GPP₁は、自身のキャッシュメモリC
M₀-CM₁に記憶されているデータＤのアドレスPAに対して
バス22をモニタしており、当該ACKの受け取りに応じ
て、プロセッサGPP₀-GPP₁はアドレスPAに対して有効フ
ラグＶをINVALIDにリセットし、これにより対応するデ
ータＤを無効化する。

その後、第7B図に示すように、共用メモリSMはARB GROU
Pを介してバス22をアクセスした後、第4D図に示すINFO
GROUPの一部としてデータＤをバス22上に転送する。従
って、このREAD RESPONSEの完了時には、第7B図に示す
ように、プロセッサGPP_N-1はアドレスPAの所有者であ
り、利用モードフラグＵはPRIVATEにセットされてお
り、データＤはプロセサGPP_N-1により読み取りおよび書
き込みアクセスに対して利用可能となっている。

第8A図及び第8B図は、アドレスPAの所有者及びデータＤ
の使用モードが第7B図に示すようなときの、バストラン
ザクションREAD REQUEST PRIVATE及びバストランザクシ
ョンREAD RESPONSEを全体的に概略的に図示している。
つまり、プロセッサGPP_N-1がアドレスPAの所有者であ
り、データＤの使用モードはPRIVATEであると、想定し
ている。

今、第8A図に示すように、プロセッサGPP₅がアドレスPA
のデータＤに対する読み取り／書き込みアクセスを行い
たいと想定する。従って、要求プロセッサGPP₅はバス22
に対するアクセスについて調停し、アクセスを受け取っ
た後、バス22上に第4C図に示すINFO GROUPを発生する。
アドレスPAの所有者であるプロセッサGPP_N-1は、ACK GR
OUPのCM-ACKのACKを介してINFO GROUPの受け取りを確認
（肯定応答）し、有効フラグＶをINVALIDにリセットす
る。また、所有権の変更に伴って、プロセッサGPP₅は有
効フラグＶをVALIDにセットする。

その後、第8B図に示すように、プロセッサGPP_N-1はバス
トランザクションREAD RESPONSEを開始させる。このREA
D RESPONSEは第4D図に示されているようにARB GROUPとI
NFO GROUPを含む。これにより、プロセッサGPP₅はアド
レスPAの新しい所有者であって、データＤの有効コピー
に対して読み取り／書き込みのアクセスを有する。

第9A図ないし第9D図は第8B図に示す状態でのバストラン
ザクションREAD REQUEST PUBLICを全体的に概略的に図
示している。この状態では、アドレスPAの所有者はプロ
セッサGPP₅であり、データＤはPRIVATEの使用モードを
持つ。プロセッサGPP₂がデータＤの読み取りを欲してい
るものとする。従って、第9A図に示すように、プロセッ
サGPP₂はバストランザクションREAD REQUEST PUBLICを
開始する。これにより、アドレスPAの所有者である、プ
ロセッサGPP₅がACK GROUPの信号CM-ACKとしてビジイ信
号をバス22を通じて送る。このビジイ信号は、次で、プ
ロセッサGPP₂により受け取られる。

次に、第9Bに示すように、プロセッサGPP₅は、バストラ
ンザクションWRITE MODIFIED若しくはWRITE UNMODIFIED
を、データＤがプロセッサGPP₅によりすでに変更されて
いるか否かに基づいて、開始される。その結果、共用メ
モリSMは適切なINFO GROUP（第4E図及び第4F図を参照）
を受け取る。ついで、共用メモリSMはバス22上にACK GR
OUPのSM-ACKのACKを伝送する。このACKはプロセッサGPP
₅によって受け取られる。これに伴い、共用メモリSMは
使用モードフラグＵをPUBLICにリセットし、、プロセッ
サGGP₅は有効フラグＶをINVALIDにリセットする。この
時、それにより、共用メモリSMはアドレスPAの所有者と
なり、データＤの使用モードはPUBLICとなる。また、そ
れ故、この時のアドレスPAの所有権及びデータＤの使用
モードは、第9B図に示すように、第5A図に示したものと
同じとなる。

次に、第9C図に示すように、プロセッサGPP₂はバストラ
ンザクションREADD REQUEST PUBLICを再発行する。この
READ REQUEST PUBLICに引き続いて、第９Ｄ図に示すよ
うに、共用メモリSMがバストランザクションREAD RESPO
NSEを発行する。このシーケンスは、それぞれ第5A図及
び第5B図との関連で述べたものと同様なものである。従
って、第9A図に示すように、最初のバストランザクショ
ンREAD REQUEST PUBLICの結果は、プロセッサGPP₂がデ
ータＤの有効コピー即ちPUBLICコピーを有し、共用メモ
リSMがそのデータＤのアドレスPAの所有者となるという
ことになる。

第10図は、例えば共用メモリSMがアドレスPAの所有者で
あり、多数のプロセッサ、例えば、プロセッサGPP₀，GP
P₁及びGPP_N-1がデータＤのコピーを有するという状態で
の、バストランザクションWRITE NEW DATAを全体的に概
略的に示している。バストランザクションWTITE NEW DA
TAはバス22を介して入出力プロセッサ26により開始させ
られる。共用メモリSMによるSM-ACKのACKの発生に応答
して、プロセッサGPP₀，GPP₁およびGPP_N-1は有効フラグ
ＶをINVALIDにリセットし、共用メモリSMは使用モード
フラグＵをPUBLICにリセットする。従って、この時、ア
ドレスPAの所有者である共用メモリSMは新しいデータＤ
を記憶する。

以上のことを要約すると、各プロセッサGPP₀-GPP_N-1は
あるバストランザクションを開始でき、バストランザク
ションのすべてに対してバス22をモニタしなければなら
ない。さらに詳しくは、各プロセッサGPP₀-GPP_N-1は、
(1)READ REQUEST PUBLIC，(2)READ REQUEST PRIVATE，
(3)READ RESPONSE，(4)WRITE UNMODIFIED，および(5)WR
ITE MODIFIEDを開始できる。残りのバストランザクショ
ンWRITE NEW DATAは入出力プロセッサ26により開始させ
られる。

各所定のプロセッサGPP₀-GPP_N-1は、物理アドレスPAの
１つまたはそれ以上はそれぞれのプロセッサGPP₀-GPP
_N-1に記憶されている場合、バス22上にある物理アドレ
スPAに対するバストランザクションの全てをモニタしな
ければならない。これらの物理アドレスPAがそのように
記憶されていれば、所定のプロセッサGPP₀-GPP_N-1は原
理的に対応するデータＤに記憶された有効コピーについ
て下記のアクションを取ってよい。

モニタされたバストランザクションがREAD REQUEST PUB
LICであるならば、また、記憶されたアドレスPAがPUBLI
Cの使用モードを持つのであるならば、所定のプロセッ
サGPP₀-GPP_N-1はアクションを何も取らない。だが、も
し、記憶されたアドレスがPRIVATEの使用モードを持つ
のであるならば、所定のプロセッサGPP₀-GPP_N-1は(1)AC
K GROUPのCM-ACK用のビジイを発生し、(2)共用メモリSM
に対してWRITE MODIFIED若しくはWRITE UNMODIFIEDを開
始し、(3)対応データＤの有効フラグＶをINVALIDにリセ
ットする。

もし、モニタされたバストランザクションがREAD REQUE
ST PRIVATEであり、また記憶されたアドレスPAがPUBLIC
の使用モードを持つのであるなら、限定のプロセッサGP
P₀-GPP_N-1は有効フラグＶをINVALIDにリセットする。だ
が、記憶されたアドレスがPAがREAD REQUEST PRIVATEの
使用モードを持つならば、所定のプロセッサGPP₀-GPP
_N-1は(1)有効フラグＶをINVALIDにリセットし、次で、
(2)READ RESPONSEを発行する。従って、この場合は、プ
ロセッサからプロセッサへの直接のデータ転送となる。

もし、モニタされたバストランザクションがREAD RESPO
NSEであるならば、所定のプロセッサGPP₀-GPP_N-1は何の
アクションも取らない。

モニタされたバストランザクションがWRITE UNMODIFIED
であり、かつ使用モードがPUBLIC若しくはPRIVATEであ
るならば、エラー状態が発生する。モニタされたバスト
ランザクションがWRITE MODIFIEDの場合も、同様のこと
が言える。

モニタされたバストランザクションがWRITE NEW DATAで
あるならば、かつ記憶されたアドレスPAがPUBLIC若しく
はPRIVATEの使用モードであるならば、該当のプロセッ
サGPP₀-GPP_N-1は対応する有効フラブＶをINVALIDにリセ
ットする。

第11図は典型的な好例となる汎用プロセッサGPP、すな
わち、プロセッサGPP₀-GPP_N-1の１つのブロック図であ
る。汎用プロセッサGPPはプロセッササブシステム手段3
0、アドレス可能キャッシュメモリ手段32、バスインタ
ーフェース手段34、およびアドレスバッファ36を備えて
いる。アドレス可能キャッシュメモリ手段32はキャッシ
ュメモリCMを有している。そして、以下の記載のものを
除いて、これらの手段はすべてマイクロエンジン手段38
により同期制御されている。プロセッササブシステム手
段30、キャッシュメモリ手段32、バスインターフェース
手段34、アドレスバッファ36、およびマイクロエンジン
手段38間の通信は内部制御バスICB、内部アドレスバスI
AB、および内部データバスIDBを通じて行われる。バス
インタフェース手段34は、内部データバスIDBと拡張バ
ス22との間のインターフェースを提供する。

以下に更に詳しく述べる点を除いて、汎用プロセッサGP
Pは一般に次のような方法で動作する。プロセッササブ
システム手段30は所望のデータＤをアクセスするため内
部アドレスバスIAB上に所定の論理アドレスPAを産出す
る。このデータＤはキャッシュメモリCMに記憶されてい
ても（キャッシュヒットとなる）、されていなくとも良
い（キャッシュミスとなる）。もし、物理アドレスPAの
所望のデータＤがキャッシュメモリCMに記憶されている
のならば、キャッシュヒットが発生し、このキャッシュ
ヒット情報は、キャッシュメモリ手段32によりマイクロ
エンジン手段38に与えられる。それで、マイクロエンジ
ン手段38によるそれ以上の介入は不必要となり、今度は
キャッシュメモリ手段32がキャッシュメモリCMに対する
アクセスを制御する。この制御により、被要求データＤ
は内部データバスIDBを通じてプロセッササブシステム
手段30に供給され、データアクセスが完了する。

もし、所望のデータＤがキャッシュメモリCMに記憶され
ていないならば、キャッシュミスが発生し、このキャッ
シュミス情報はキャッシュメモリ手段32によりマイクロ
エンジン手段38に与えられる。この結果として、マイク
ロエンジン手段38は現在キャッシュメモリCMに記憶され
ているデータＤを割振り解除（割当て解除ともいう）
し、共用メモリSMから所望のデータＤを得るために介入
する。また、プロセッササブシステム手段30によるキャ
ッシュメモリCMに対するアクセス、即ち、現在のメモリ
アクセスサイクルは、マイクロエンジン手段38により一
時的に停止される。この停止はキャッシュメモリCMに所
望のデータが記憶されるまで行われる。

さらに詳しくは、キャッシュミスのときには、マイクロ
エンジン手段38はプロセッササブシステム手段30を制御
して、現在のメモリアクセスサイクルを停止させる。さ
らに、マイクロエンジン手段38はキャッシュメモリCMに
記憶されている現在のデータＤをアクセスして、ついで
バスインターフェース手段34を制御し、現在のデータＤ
がPRIVATEであるならば、バストランザクションWRITE M
ODIFIED若しくはWRITE UNMODIFIEDを開始させる。この
開始は、現在のデータＤが変更されているか、いないか
によって行われる。これにより、現在のデータＤの割振
り解除(deallocation)が完了する。ついで、マイクロエ
ンジン手段38はバスインターフェース手段34を制御し、
所望のデータＤを得るため、READ REQUEST PRIVATE若し
くはREAD REQUEST PUBLICを開始させる。マイクロエン
ジン手段38の制御の下で、バスインターフェース手段34
は次にREAD RESPONSEをモニタし、READ RESPONSEを受け
取ると、これにより受信した所望のデータＤはマイクロ
エンジン手段38により内部データバスIDBを介してキャ
ッシュメモリCMに転送される。その後、マイクロエンジ
ン手段38はプロセッササブシステム手段30に論理アドレ
スPAを再び発行するように命令する。つまり、現在のメ
モリアクセスサイクルを再び継続させることを命令す
る。これにより、キャッシュヒットが得られ、キャッシ
ュメモリ手段32による制御のもとに所望のデータＤに対
してアクセスを行う。

バスインターフェース手段34には、また、キャッシュメ
モリCMに記憶されているすべてのデータＤの物理アドレ
スPAに関する、バス22上のすべてのバストランザクショ
ンのモニタを行う。もし、かかるアドレスPAがバス22上
にあるならば、バスインターフェース手段34はACK GROU
Pを介してバストランザクションを受け入れ、このこと
をマイクロエンジン手段38に知らせる。これに応じて、
マイクロエンジン手段38はキャッシュメモリ手段32及び
バスインターフェース手段34を制御して、バストランザ
クションREAD RESPONSEをバス22上に生成する。

第12図は、第11図に示す汎用プロセッサGPPの更に詳細
な構成を示す。プロセッササブシステム手段30はモトロ
ーラ社製のMC68000のような、マイクロプロセッサ30-1
を包含する。このマイクロプロセッサ30-1は、符号30-3
で総括的に示すパス（経路）を介して、マイクロプロセ
ッサ制御装置及びアドレスデコーダ回路30-2に結合され
る。アドレスバッファ30-4はデコーダ回路30-2から受け
取った論理アドレスPAをアドレバス経路30-5を介して内
部アドレスバスIABに接続する。データバッファ30-6
は、データバス経路30-7を介して、マイクロプロセッサ
30-1及び内部データバスIDB間にデータを結合する。デ
コーダ回路30-2は、内部制御バスICBに結合された線30-
8から受け取った制御信号に応答して、マイクロエンジ
ン手段38により制御される。

プロセッササブシステム手段30のオペレーションにおい
て、所定のメモリアクセスサイクルの期間に所望のデー
タＤをアクセスするため、マイクロプロセッサ30-1及び
デコーダ回路30-2は論理アドレスLPを発生し、この論理
アドレスLPは、それからアドレスバッファ30-4を介し
て、内部アドレスバスIAB上に出力される。前に簡潔に
述べたように、もし、キャッシュヒットが発生すると、
データＤはキャッシュメモリ手段32から内部データバス
IDB及びデータバッファ30-6を介して、マイクロプロセ
ッサ30-1による待ちなしに、マイクロプロセッサ30-1へ
伝送される。もし、前に簡潔に述べたように、キャッシ
ュミスが発生したとすると、マイクロエンジン手段38は
制御線30-8を介してデコーダ回路30-2を制御し、マイク
ロプロセッサ30-1により現在のメモリアクセスサイクル
を停止させる。この時、マイクロプロセッサ30-1はキャ
ッシュメモリCM内の所望のデータＤの獲得と記憶待ちで
ある。つまり、マイクロプロセッサ30-1は待ち状態にあ
る。その後、マイクロエンジン手段38は制御線30-8を介
してデコーダ回路30-2を制御し、論理アドレスLAを、ア
ドレスバッファ30-4を介して、内部アドレスバスIABに
再び出力させる。これにより、所望データＤが、データ
バスバッファ30-6を介してマイクロプロセッサ30-1によ
りアクセスされ、受け取られ、処理される。

以下に述べるキャッシュメモリ手段32、バスインターフ
ェース手段34、およびマイクロエンジン手段38のハード
ウェアの詳細をより十分に理解するために、本発明に使
用される一例として汎用プロセッサGPPの全体的なキャ
ッシュ編成及びアドレス変換技術を第13図ないし第16図
を参照して詳細に述べる。第13図はキャッシュメモリCM
の編成を示し、このキャッシュメモリCMは、キャッシュ
メモリCMに記憶された全データＤの物理アドレス（詳し
くは、以下に論述する物理アドレスタグ）を記録する。
サイズを最小化するため、キャッシュメモリCM（及び共
用メモリSM）はデータＤのブロックＢ、つまり、前述の
カッド語QWに、分割される。ブロックＢはキャッシュメ
モリCMと共用メモリSMとの間の転送の基本単位である。
キャッシュメモリのサイズは、例えば、各々アドレスPA
を持つ1024個のカッド語QWである。キャッシュメモリCM
の各アドレスPAは１つのカッド語QW若しくはデータＤの
ブロックＢに対応する。セット・アソシエイテブ・ルッ
クアップ（セットサイズ＝２、例えば、セットＡ及びセ
ットＢ）並びにハッシュコーディング若しくはインデク
シング（索引手法）が用いられ、すなわち、ハッシュイ
ンデクスについて２つのブロックＢが使用される。キャ
ッシュミスに応じて、ランダム置換えアルゴリズムの後
で、１つのカッド語QW、すなわち所望のカッド語QWが共
用メモリSMからキャッシュメモリCMに移される。このラ
ンダム置換えアルゴリズムは、例えば、キャッシュメモ
リCMの記憶されたカッド語QWを割振り解除するために使
用される。これにより、所望のカッド語QWに対する記憶
位置が与えられる。

また、本発明はノンライトスルー（非同時書込み）を採
用している。従って、マイクロプロセッサ30-1により更
新若しくは変更され、第21図のキャッシュエントリ変更
ルーチンとの関連で以下に説明するように、キャッシュ
メモリCMに記憶されている間、カッド語QWは、共用メモ
リSMに対して直ちに書き込まれない（ノンライトスル
ー）。反対に、所定の変更されたカッド語QWが（WRITE
MODIFIEDを介して）割振り解除されたとき、若しくは他
のプロセッサGPPが変更されたカッド語QW（READ RESPON
SEを介して書き込む）を要求した時には、ライトスルー
（同時書き込み）が発生する。

第14図は、本発明を説明するための、32ビット物理アド
レスPA(31：00)の如き典型的な物理アドレスPAの詳細を
示す。詳述すると、すぐ前に述べたように、高速探索技
術が、ハッシュ コーディング及びアソシエイテブ・ル
ックアップの組み合わせを用いて、実行される。第14図
に示す物理アドレスPA(12：4)のハッシュコードフィー
ルド即ちインデクスは第13図に示すキャッシュメモリCM
の521行の１つＲを選択する。物理アドレスPA(31：13)
は、ついで、選択された行Ｒに記憶された２つの物理ア
ドレスPA(31：13)と比較される。もし、一致（キャッシ
ュヒット）があると、物理アドレスPA(3：0)のカッド語
QWフィールドのバイトがキャッシュメモリCMに記憶され
たカッド語QWのデータワード(DW₀-DW₃)を選択する。

以下に記述する一定の条件下で、プロセッササブシステ
ム手段30により生成された論理アドレスLAが物理アドレ
スPAに変換されねばならないとき、通常のマッピングテ
ーブルが利用される。例えば、第15図に示すように、論
理アドレスLAは24ビットの整数(23：00)であり、１バイ
トを指定する。論理アドレスLAは、16セグメントの１つ
を指定するセグメント番号LSN(23：00)と、論理セグメ
ント内の512ページテーブルエントリーPTEの１つを指定
する論理ページ番号LPN(19：11)と、さらにページオフ
セット(10：00)とを持っている。

第16図は、論理アドレス−物理アドレス変換アルゴリズ
ムを説明するためのものである。論理アドレス−物理ア
ドレス変換は、必要なときに、第16図に示すように、セ
グメントテーブルSTとページテーブルPTを用いて実行さ
れる。セグメントテーブルSTは、一例として、16の4-バ
イトセグメントテーブルエントリSTEを持ち、ページテ
ーブルPTは、一例として、4-バイトページテーブルエン
トリPTEを持つ。各セグメントテーブルエントリSTEはペ
ージテーブルエントリPTEに対するポインタを有し、後
者PTEは共用メモリSM内のページに対するポインタを有
している。

従って、論理アドレスLAが発生されると、その論理セグ
メント番号LSN(23：20)は４を掛けられて、その演算結
果はセグメントテーブルエントリSTEから引き出された
ページテーブルポインタに加えられる。この結果得られ
たアドレスは、セグメントのページテーブルPT内の選択
されたページテーブルエントリPTEを指す。ついで、指
定のページテーブルエントリPTEが共用メモリSMから取
り出される。ページテーブルエントリPTEから引き出さ
れたページフレームポインタは、物理アドレスPAのビッ
ト(31：11)を形成する。ついで、論理ページオフセット
(10：00)は、直接に物理アドレスPAの一部(10：00)とな
る。これにより、論理アドレス−物理アドレスの変換が
完了する。この論理アドレス−物理アドレスの変換は、
キャッシュメモリ手段32との関連で論じられるアドレス
変換キャッシュバッファとの関連で使用される。このア
ドレス変換キャッシュバッファは最近変換された物理ア
ドレスを記憶するものである。

次にGPPの動作をキャッシュヒット若しくはキャッシュ
ミス及びすでに述べたバストランザクションとの関連で
手短に述べる。まず、キャッシュヒットがあるとする。
マイクロプロセッサ30-1の現在のメモリアクセスサイク
ルがデータＤのページ、つまり、書き込んではならない
ページの、「読み取り専用」タイプの読み取りアクセス
であるとするならば、そのデータＤはキャッシュメモリ
CMから読み出され、マイクロプロセッサ30-1に転送され
処理される。もし、メモリアクセスサイクルが、読み取
り／書き込みページ、つまり、読み取りあるいは書き込
みのできるページに対する読み取りサイクルであるなら
ば、データＤはキャッシュメモリCMから読み出され、マ
イクロプロセッサ30-1に転送される。もし、メモリアク
セスサイクルが読み取り／書き込みページに対する書き
込みアクセスであるならば、データＤは、もし、対応す
る使用モードがPRIVATEであるならば、キャッシュメモ
リに書き込まれる。かつまた、以下に述べるように、変
更フラグＭがマイクロエンジン手段38によりMODIFIEDに
セットされる。だが、もし、かかるデータＤの使用モー
ドがPUBLICであるならば、これはキャッシュミスを構成
し、マイクロエンジン手段38がREAD REQUEST PRIVATEを
介して介在し、データＤを獲得若しくは再び取り込むこ
とが必要となる。

今、キャッシュミスが発生したとする。現在のメモリア
クセスサイクルが読み取り専用ページに対する読み取り
アクセスであるとするならば、マイクロエンジン手段38
はプロセッササブシステム手段30を停止若しくは待ちの
状態とし、キャッシュメモリCMの現在のカッド語QWを割
付け解除する。これにより、読み取られる所望のカッド
語QW用にスペース（記憶場所）が与えられる。ついで、
マイクロエンジン手段38により、READ REQUEST PUBLIC
が共用メモリSMに対して発行される。この結果、所望の
カッド語QWがキャッシュメモリCMに記憶される。つい
で、マイクロエンジン手段38はプロセッササブシステム
手段30に指示して、待ちを停止させる。つまり、内部ア
ドレスバスIAB上に現在の論理アドレスLAを再出力させ
る。これによって、所望のカッド語QWがキャッシュメモ
リCMから読み出され、最後にマイクロプロセッサ30-1に
よって処理される。

もし、現在のメモリアクセスサイクルが読み取り／書き
込みページに対する読み取りアクセスサイクルであり、
プロセッササブシステム手段30を停止した後であるなら
ば、現在のカッド語QWは、マイクロエンジン手段38によ
り割り付け解除され、引き続いてマイクロエンジン手段
38は共用メモリSMに対してREAD REQUEST PRIVATEを開始
する。次いで、所望のカッド語QWがキャッシュメモリCM
に記憶されると、マイクロエンジン手段38はマイクロプ
ロセッササブシステム手段30を指示して、現在の論理ア
ドレスLAを再び出力させることにより待ちを停止させ、
これによりキャッシュメモリCMからこの所望のカッド語
QWを読み出させる。

同様に、もし、メモリアクセスサイクルが読み取り／書
き込みページに対する書き込みアクセスであるならば、
現在のカッド語QWの上述した割付け解除が、マイクロエ
ンジン手段38により実行され、続いてREAD REQUEST PRI
VATEの発行が行われる。その後、所望のカッド語QWがキ
ャッシュメモリCMに記憶されると、プロセッササブシス
テム手段30がマイクロエンジン手段38により命令され
て、現在の論理アドレスLAをそのカッド語QWといっしょ
に再び出力する。そのカッド語QWは書き込みがされてお
り、変更フラブＭがMODIFIEDにセットされているもので
ある。

マイクロエンジン手段38により行われるカッド語QWの上
述した割付け解除は、その指定のカッド語QWの使用モー
ドに基づく。使用モードがPUBLICであるならば、マイク
ロエンジン手段38は有効フラグＶをINVALIDに単にリセ
ットするだけで、そのカッド語QWを共用メモリSMに転送
することはない。しかし、もし、使用モードがPRIVATE
であるならば、マイクロエンジン手段38は変更フラグＭ
がMODIFIEDにセットされているか、UNMODIFIEDにリセッ
トされているか否かに基づいて、WRITE MODIFIED若しく
はWRITE UNMODIFIEDを開始させ、そのカッド語QWを共用
メモリSMに転送する。マイクロエンジン手段38により選
択された指定のカッド語QWの割付け解除はどのような周
知の置換(replacement)アルゴリズムによってもでき
る。このアルゴリズムにより、現在アクセスされている
データを記憶するため、スペースがキャッシュメモリCM
内に割り当てられる。

キャッシュメモリCMに対するアクセス時間を最小にする
ため、キャッシュメモリ手段32は以下に述べるような付
加的ハードウェア構成素子を含む。詳しくは、キャッシ
ュメモリCM手段32はアドレス変換タグバッファ32-1A及
びアドレス変換タグバッファ32-1Bを含み、これらは、
前に簡単に述べたように、最近使用した論理アドレス−
物理アドレス変換結果を記憶するキャッシュメモリを構
成している。アドレス変換タグバッファ32-1A及び32-1B
の編成は第17図に示すごとくであり、第13図に示された
キャッシュメモリ編成のセットＡ及びセットＢにそれぞ
れ対応する。バッファ32-1Aと32-1Bの全体のサイズは、
例えば、各々論理アドレスLA、詳しくはタグ(23：17)を
伴う128のページテーブルエントリPTEであり、各タグは
それぞれ１つのページテーブルエントリPTEに対応す
る。セット・アソシエイテブ・ルックアップ（セットサ
イズ＝２、例えば、セットＡとセットＢ）及びハッシュ
コーディング若しくはインデクシングが使用される。即
ち、ハッシュインデクスにつき２つのページテーブルエ
ントリPTE（すなわち、論理アドレス16：11）がある。
キャッシュメモリ手段32は、またパス32-3Aを介してバ
ッファ32-1Aに結合されたアドレス変換ユニット(ATU)若
しくは比較器32-2Aを有し、さらに、パス32-3Bを介して
アドレス変換バッファ32-1Bに結合されたアドレス変換
ユニット(ATU)若しくは比較器32-2Bを有している。

キャッシュメモリ制御手段32のキャッシュメモリCMは、
図示のようにタグを記憶するデータキャッシュタグバッ
ファ32-5A,32-5Bを含んでおり、これらは、第13図に示
したキャッシュ編成のセットＡとセットＢの物理アドレ
スPA(31：11)を包含している。第13図に示したキャッシ
ュ編成のセットＡとセットＢのデータＤは、それぞれ、
図示のようにメモリ32-5A′及び32-5B′に記憶される。
マイクロプロセッサ30-1によるメモリアクセスサイクル
中、各データキャッシュタグバッファ32-5Aと32-5Bは、
後で詳しく説明するように、論理回路GPAにより与えら
れた推定(guessed)物理アドレス(GPA)と論理アドレスPA
とを使用して、読み出される。各データキャッシュタグ
バッファ32-5Aと32-5Bの出力は次いでそれぞれのパス32
-6Aと32-6Bとに供給される。

キャッシュメモリ手段32はパス32-3Aと32-6Aに結合され
た比較器32-7も有しており、この比較器は図示のよう
に、バッファ32-1Aと32-5Aとの出力を比較する。キャッ
シュメモリ手段32は、さらに、比較器32-8ないし32-10
を備えている。比較器32-8はパス32-3Bと32-6Aとに結合
され、図のようにバッファ32-1Bと32-5Aの出力を比較す
る。比較器32-9はパス32-3Aと32-6Bとに結合され、図示
されているようにバッファ32-1Aと32-5Bの出力を比較す
る。比較器32-10はパス32-3Bと32-6Bと結合され、バッ
ファ32-1Bと32-5Bとの出力を比較する。

キャッシュメモリ手段32のキャッシュ制御回路32-11
は、それぞれのパス32-12ないし32-17を介して比較器32
-2A、32-2B、および32-7ないし32-10によりなされる比較
の結果に応答するか、統合（コンソリデート）し、線32
-18を介してキャッシュヒット用のシーケンスを与え、
かつマイクロエンジン手段38による使用のためにパス32
-19を介してキャッシュ状態コード（キャッシュヒット
若しくはキャッシュミス）を発生する。これについて
は、後述する。キャッシュ制御回路32-11それ自身は、
またパス32-20を介してマイクロエンジン手段38により
制御させる。

上述したキャッシュメモリ制御手段32の全体的なオペレ
ーション（動作）において、マイクロプロセッサ30-1と
回路30-2はキャッシュメモリ手段32に結合された内部ア
ドレスバスIAB上に論理アドレスLAを発生したと想定す
る。次いで高速の論理アドレス−物理アドレス変換探索
が、バッファ32-1Aと32-1B内のハッシュコーディングと
アソシエイテブ・ルックアップの組合せによって実行さ
れる。論理アドレスLA(23：00)のハッシュインデクスフ
ィールド(16：11)はバッファ32-1Aと32-1Bの64行の１つ
Ｒを選択する。バッファ32-1Aと32-1Bの選択された行Ｒ
の内容、即ち論理アドレスLA(23：17)はついで比較器32
-2Aと32-2Bとにそれぞれ結合される。ついで、比較器32
-2Aと32-2Bはバッファ32-1Aと32-1Bからの論理アドレス
LA(23：17)と内部アドレスバスIABの論理アドレスLA(2
3：17)とを比較する。これらの比較結果は、キャッシュ
制御回路32-11に結合され、アドレス変換ヒット若しく
はミスを示す。これについては、後でさらに述べる。

さらに、データキャッシュタグバッファ32-5Aと32-5B
は、論理アドレスLA(10：4)及び論理回路GPAから発生さ
れた推定物理アドレスGPA(12：11)を使用して、アドレ
ス（番地指定）される。これについては以下に詳細に説
明する。このようにアドレスされると、バッファ32-5A
と32-5Bの出力はそれぞれ物理アドレスPA(27：13)とな
る。これらの物理アドレスPAは、すでに述べたように、
比較器32-7ないし32-10に対する入力として結合され
る。比較器32-7ないし32-10に対する他の入力はバッフ
ァ32-1Aと32-1Bによって出力されたページテーブルエン
トリPTEの物理アドレスPA(27：13)である。比較器32-7
ないし32-10による比較結果はキャッシュ制御回路32-11
に結合され、キャッシュヒット若しくはキャッシュミス
となり得る。

論理回路GPAによる推定物理アドレスの生成を理解する
ために、キャッシュメモリCMのキャッシュヒットシーケ
ンスを簡略に述べる。メモリアクセスサイクルの初め
に、理論アドレスLA(23：01)が内部アドレスバスIAB上
へ駆動される。理論的には、アドレス変換バッファ32-1
A若しくは32-1Bは物理アドレスPAを出力することにより
応答できる。この物理アドレスPAは次いでキャッシュメ
モリCM内のアドレスをルックアップするのに使用され
る。だが、パフォーマンスを最適化するために、全体的
にキャッシュメモリ手段32はバッファ32-1Aと32-1Bでの
PTEルックアップとデータキャッシュメモリタグバッフ
ァ32-5Aと32-5Bでのルックアップとを同時に行う。すで
に述べたように、論理アドレスLA(16：11)はバッファ32
-1Aと32-1Bのルックアップに直接利用できる。しかし、
物理アドレスPA(12：4)が、キャッシュメモリCMにおい
てのルックアップに必要とされる。上述の論理アドレス
−物理アドレス変換アルゴリズムの性質によれば、論理
アドレスLA(10：4)は物理アドレスPA(10：4)と同等であ
る。しかし、物理アドレスPA(12：11)はアドレス変換後
まで、利用できない。それ故に、同時的なルックアップ
を許すには、物理アドレスPA(12：11)の推定が論理回路
GPAによってなされ、データキャッシュタグバッファ32-
5Aと32-5Bのルックアップのために使用される。さら
に、この推定はバッファ32-1Aと32-1Bのルックアップ値
に対してチェックされる。もし、推定がこの後者のルッ
クアップと一致した場合は、現在のメモリアクセスサイ
クルを完了しない。もしアドレス推定がこのルックアッ
プと一致しないならば、キャッシュ制御回路32-11は２
つのエキストラクロックサイクルを加え、論理回路GPA
を制御して、推定物理アドレスGAPを更新させ、上述の
動作を繰り返させる。

キャッシュ制御回路32-11により、パス32-19にいろいろ
なキャッシュ状態コードが発生され、これによりマイク
ロエンジン手段38が所定のアクションを引き受けること
となる。もし、比較器32-2A若しくは32-2Bがアドレス変
換ヒットを示し、かつ比較器32-7ないし32-10の１つが
キャッシュヒットを示すならば、キャッシュヒットを示
す状態コードがパス32-19上に回路32-11により発生され
る。マイクロエンジン手段38がプロセッササブシステム
手段30を制御することによりこれに応答して、現在のメ
モリアクセスサイクルが、前述のように、さらに介入す
ることなく継続するようにさせる。

比較器32-2A若しくは32-2Bがアドレス変換ヒットを示す
が、比較器32-7ないし32-10がキャッシュミスを示す場
合には、キャッシュミスを示す状態コードが回路32-11
によって発生される。これに応じて、マイクロエンジン
手段38は、プロセッササブシステム手段30にウエイトを
生じさせ、さらに次の方法で介入する。マイクロエンジ
ン手段38はキャッシュメモリ割り付け解除処理手順を読
取り作業、即ちバスIDBからの取り込み、およびキャッ
シュメモリCMに現在記憶されている情報のセットＡ若し
くはセットＢのいずれか１つの１行Ｒの取り込みから開
始し、PUBLIC若しくはPRIVATEに関して対応する使用モ
ードフラグＵをテスト（試験）する。もし、PUBLICであ
るならば、マイクロエンジン手段38は対応する有効フラ
グＶをINVALIDにリセットする。もし、PRIVATEであるな
らば、マイクロエンジン手段38は変更フラグＭをテスト
して、ついで、WRITE MODIFIED若しくはWRITE UNMODIFI
EDを開始し、ついでこのテストに基づいて、有効フラグ
ＶをINVALIDにリセットする。

その後、マイクロエンジン手段38は、内部データバスID
Bを介して、アドレス変換ヒットをもたらすバッファ32-
1A若しくは32-1Bからの物理アドレスPA(31：11)を読み
取り、この物理アドレスPAを現在の論理アドレスLA(1
0：00)と組み合わせて、所望のカッド語QWの物理アドレ
スPA(31：00)を生成させる。現在の論理アドレスLA(1
0：00)は、内部アドレスバスIAB、アドレスバッファ3
6、及び内部データバスIDBを介して、マイクロエンジン
手段38により取り込まれる。そして、マイクロエンジン
手段38は、READ REQUEST PUBLIC若しくはREAD REQUEST
PRIVATEを開始させる。この開始は、フラグＶとＵの適
切な書き込みに従って、INFO GROUPの一部としての発生
された物理アドレスPAを使用して行われる。

その後、適切なREAD RESPONSEがバスインターフェース
手段34によりモニタされるとき、受け取られたカッド語
QWは、キャッシュメモリCM、つまりメモリ32-5A若しく
は32-5Bに、マイクロエンジン手段38の制御のもとで、
記憶される。次にマイクロエンジン手段38はプロセッサ
サブシステム手段30を制御して、新たに記憶されたカッ
ド語QWをアクセスさせることによって、現在のメモリア
クセスサイクルを完了させる。

比較器32-2Aと32-2Bの両者がアドレス変換ミスを示す
が、比較器32-7ないし32-10の１つがキャッシュヒット
を示すものと想定する。制御回路32-11は続いてかかる
アドレス変換ミスを示すキャッシュ状態コードを発生
し、その結果、マイクロエンジン手段38はプロセッササ
ブシステム手段30を待ち状態にする。ついで、キャッシ
ュメモリCM内のカッド語QWを割り付け解除させるために
前述と同様の割り付け解除方法で、マイクロエンジン手
段38が、このエントリに対する対応する有効フラグＶ
（第17図参照）をINVALIDにリセットすることにより、
バッファ32-1A若しくは32-1Bのエントリを割り付け解除
する。その後、第16図に関して、マイクロエンジン手段
38は内部アドレスバスIAB、アドレスバッファ36及び内
部データバスIDBを介して現在の論理アドレスLAを取り
込み、セグメントテーブルSTに対するアドレスを計算す
る。最後に、マイクロエンジン手段38は、バッファ32-1
A若しくは32-1B、つまり、かかる割り付け解除されたエ
ントリの行Ｒに、論理アドレスLA(23：17)及び対応する
ページテーブルエントリPTEを記憶し、第17図のエント
リの対応する有効フラグＶをVALIDにセットする。その
後、マイクロエンジン手段38は待ち状態からプロセッサ
サブシステム手段30を解放し、この結果、アドレス変換
としての現在のメモリアクセスサイクル及びキャッシュ
ヒットが完了する。

いま比較器32-2A、32-2B、および32-7ないし32-10のす
べてがミスを示していると想定する。その結果として、
両ミス即ち比較器32-7ないし32-10が１つのキャッシュ
ミスを示し、かつ比較器32-1Aと32-1Bが１つのアドレス
変換ミスを示すときの両ミスに対して上述の動作が実行
される。

汎用プロセッサGPPのバスインターフェース手段34は内
部データバスIDBと拡張バス22間にアドレス、コマン
ド、データ等を転送するための符号34-1で総括的に示す
送信及び受信データパスを有している。データパス34-1
は送信レジスタ34-2及びバスドライバ34-3を含み、これ
らのレジスタ及びドライバは内部データバスIDBと拡張
バス22間に符号34-4で総括的に示す送信パスを介して結
合されている。これにより、拡張バス22上にデータ及び
アドレスを供給する。データパス34-1はバス受信ラッチ
34-5及び受信レジスタ34-6を含んでおり、これら受信レ
ジスタはバス22からデータとアドレスを受信し、この情
報を符号34-7で総括的に示す受信パスを介して内部デー
タバスIDB上に結合させる。

送信／受信制御回路34-8は、内部制御バスICBに結合さ
れたパス34-9を介してマイクロエンジン手段38により制
御される。これにより、バスドライバ34-3若しくはバス
受信ラッチ34-5のいずれかが線34-10を介して、それぞ
れ、情報を送信若しくは受信することが可能となる。ま
た、以下に述べる他の個々の機能を実行することが可能
となる。制御回路34-8はARB GROUPを介して、バス22を
調停する。本例に使用可能な調停回路の一例が、Steven
I.Frank氏等により、1982年12月29日に出願された「Ap
paratus and Method for Acquiring Access to a Devic
e（デバイスに対してアクセスを得るための装置と方
法）」と題する米国特許出願第454,416号出願に開示さ
れている。この出願は本願の譲受人に譲渡されているも
のであり、その全体を参考としてここに組み入れる。さ
らに、制御回路34-8は、線34-9上の制御信号に応答し
て、バストランザクションREAD REQUEST PUBLIC、READ
REQUEST PRIVATE、READ RESPONSE、WRITE MODIFIED、お
よびWRITE UNMODIFIEDのどれか一つを指定するコマンド
を発生し、またジェネレータRIDからの要求者識別子RID
をINFO GROUPの一部としてドライバ34-3を介してバス22
に結合する。また、制御回路34-8はACK GROUPのCM-ACK
を発生する。これについては、以下に詳細に述べる。さ
らに、制御回路34-8はパス34-11上にバス状態コードを
発生し、この状態コードはマイクロエンジン手段38に結
合され、内部データバスIDBとバス22間の転送が完了し
たことを示す。制御回路34-8はさらに所定（与えられた
ある１つ）のプロセッサGPPのジェネレータRIDからのRI
Dをバス22上のRIDと比較する。この比較は、個々のREAD
RESPONSEがその所定のプロセッサGPPに対して意図され
ているものか否かを決定するために、READ RESPONSEが
ペンディング（待ち状態）にある時に行われる。

また、バスインターフェース手段34は符号34-12で総括
的に示すバスモニタを含む。このバスモニタは、本発明
の拡張バス所有権プロトコルを満足させるための実時間
機能を実行し、さらに、マイクロエンジン手段38に対し
て非同期的に動作する。さらに、後述するように、キャ
ッシュメモリ手段32のデータキャッシュタグバッファ32
-5A及び32-5B内のカッド語QWの各物理アドレスPAはバス
モニタ34-12によって、追跡される。この追跡は、有効
性検査若しくは無効化のためと、さらにそのプロセッサ
GPPが物理アドレスPAの所有者であるときのその物理ア
ドレスPAに対するCM-ACKのACK若しくはビジイをアサー
ション（バス等に信号を送出すること）するために行わ
れる。

符号34-13で示すように、バスモニタ34-12はパイプライ
ン接続されたアドレスパスを有し、このパスによって、
バストランザクションコマンド及びラッチ34-5にラッチ
された物理アドレスPAの実時間処理を許容している。バ
スモニタ34-12は、また、バスモニタデータキャッシュ
タグバッファ34-14を有しており、このバッファ34-14
は、第13図に示すキャッシュ編成のセットＡとセットＢ
の両方に対して、データキャッシュタグバッファ32-5A
とデータキャッシュタグバッファ32-5Bを重複（デュプ
リケート）する。さらに詳しくは、バスモニタデータキ
ャッシュタグバッファ34-14は２つのメモリに分割さ
れ、その１つのメモリは、物理アドレスPA、つまり、タ
グ(31：13)及び使用モードフラグＵを含み、他のメモリ
は対応する物理アドレスPAの有効フラグＶを記憶する。
さらに述べると、この重複の１つの目的は、このプロセ
ッサGPPが実時間でモニタされている物理アドレスPAの
カッド語QWを有するときに、適切なバストランザクショ
ンに応答するため、プロセッサGPPが拡張バス22上で受
信した物理アドレスPAをモニタすることを可能にするこ
とにある。この重複の他の目的は、プロセッササブシス
テム手段30がバスのモニタリング（監視）と平行してキ
ャッシュメモリ手段32をアクセスできるようにすること
にある。

バスモニタデータキャッシュタブバッファ34-14は、REA
D REQUEST PUBLIC若しくはREAD REQUEST PRIVATEの開始
により、マイクロエンジン手段38の制御のもとに書き込
みが行われる。いったんそのような書き込みがあると、
そこに記憶された物理アドレスPAは拡張バス22上でモニ
タされた各物理アドレスPAと比較される。バッファ32-1
4はモニタされた物理アドレスPA(12：4)により出力物理
アドレスを用いてラッチ34-5及びパイプラインパス34-1
3を介して、アドレスされる。その出力物理アドレスPA
(31：13)は、モニタ比較器34-15内のセット（ＡとＢ）
ベースごとにモニタされた物理アドレス(23：13)と比較
される。この比較の結果はモニタ制御論理回路34-16に
転送され、これにより、このモニタ制御論理回路はバス
モニタ状態コードをパス34-17を介してマイクロエンジ
ン手段38に与える。これについては、後で述べる。

また、対応有効フラグメモリ34-18が図示されている
が、このメモリは、バッファ34-14と同じ有効フラグＶ
を記憶するものであり、また、バッファ34-14の有効フ
ラグＶと同じ方法で書き込まれる。メモリ34-18は、メ
モリアクセスサイクルの始めに次の方法で及び次の理由
でプロセッササブシステム手段30により読み取られる。
プロセッササブシステム手段30によるメモリアクセスサ
イクルの始めに、内部アドレスバスIAB上の論理アドレ
スLA(12：04)はメモリ34-18をアドレスするために使用
され、これにより、対応する有効フラグＶが比較器32-7
ないし32-10に結合される。もし、この有効フラグＶがI
NVALID（無効）であるならば、これは比較器32-7ないし
32-10の１つによって示される。この結果、キャッシュ
制御回路32-11が状態コードキャッシュミスをパス32-19
に出力する。その結果として、このメモリアクセスサイ
クルがキャッシュミスとして進行する。だが、もし、有
効フラグＶがVALID（有効）であるならば、このメモリ
アクセスサイクルは前述したように進行する。

また、進行中(in-progress)比較器34-19が図示されてい
るが、この比較器はプロセッササブシステム手段30によ
る現在のメモリアクセスサイクルの論理アドレスLA(2
3：04)を、拡張バス22上で受信されて処理中のラッチ34
-5にラッチされている物理アドレス(23：04)と比較す
る。さらに詳しく述べると、この比較は上記の所有権プ
ロトコルの一部として行われる。比較器34-19の出力は
モニタ制御論理回路34-16に結合される。

もし、モニタ比較器34-15がデータＤについてPRIVATEで
あるとの比較結果を示し、さらに、進行中比較器（イン
プログレスコンパレータ）34-19が何の比較結果も示さ
ないならば、モニタ制御論理回路34-16はパス34-20上に
制御信号を出力して、制御回路34-8にACK GROUPのCM-AC
KのACKを出力させる。すでに述べたように、物理アドレ
スPAの所有権は、このACKの発生に基づいて移され、そ
の結果、制御回路34-8は有効フラグＶをバッファ34-14
とメモリ34-18内に回線34-21を介してINVALIDにリセッ
トする。またすでに述べたように、このACKを受け取る
プロセッサGPPはその対応するバスモニタセクション34-
12にその対応する制御回路34-8を介してその対応する有
効フラグＶをセットする。

進行中比較器34-19は次の理由によって用いられる。第4
C図との関連ですでに述べたように、ある与えられた１
つのプロセッサ（以下、所定のプロセッサと称する）GP
Pが、他のプロセッサGPPによるREAD REQUEST（PUBLIC若
しくはPRIVATE）のINFO GROUPをそのバスモニタ34-12を
介して受け取り、処理する時間と、上述したように、そ
の所定のプロセッサGPPがACK GROUPのCM-ACKのACKを発
生する時間との間に、２クロック即ち２タイムスロット
の遅れがある。この遅延時間中に、所定のプロセッサGP
Pのプロセッササブシステム手段30は、他のプロセッサG
PPによって要求されたキャッシュメモリCM内のデータＤ
をアクセスすることが可能である。この遅延時間は、所
定のプロセッサGPPの進行中比較器34-19によって検知さ
れる。その結果として、所定のプロセッサGPPのモニタ
制御論理回路34-16は、回線34-20を介して送受信制御回
路34-8を制御することで進行中比較器34-19の出力に応
答する。これにより、第4C図に示すACK GROUPのCM-ACK
のビジイを発生させる。

また、その出力が内部データバスIDBに結合されるイベ
ント（事象）レジスタERは、パイプラインパス34-13の
一部として図示されている。イベントレジスタERは、バ
ス22上のバストランザクションのINFO GROUPの一部とし
て受け取ったRIDを記憶若しくは、ラッチする。もし、
所定のプロセッサGPPがこのバストランザクションに対
してREAD RESPONSEで応答するならば、レジスタERにラ
ッチされたRIDは、レジスタER、内部データバスIDB、送
信レジスタ34-2及びドライバ34-3を介して第４Ｄ図に示
すREAD RESPONSE（読み取り応答）のINFO GROUPの一部
としてバス22上に、結合される。また、このイベントレ
ジスタERはモニタされた物理アドレスPA(12：4)を記憶
する。この物理アドレスPAは、内部データバスIDBを介
してマイクロエンジン手段38により取り込まれたもの
で、キャッシュメモリ32-5A′若しくは32-5B′から対応
データＤを取り込むためのものである。

第12図に示すように、マイクロエンジン手段38はマイク
ロコードPROM（プログラマブル読み取り専用メモリ）38
-2と記憶レジスタ38-3とから構成された符号38-1で総括
的に示すシーケンサ（順序子）を有している。一例とし
て、PROM38-2は1024のマイクロ命令を持っており、各命
令は72ビットからなっている。記憶レジスタ38-3はネク
ストアドレスレジスタNARを包含しており、このレジス
タNARは、実行される次のマイクロ命令に対するアドレ
スを記憶する。レジスタ38-3はさらにマイクロ命令レジ
スタMIRを包含し、このレジスタMIRは実行される各命令
を記憶する。

第18図は、マイクロ命令レジスタMIR内にシフトされる
典型的なマイクロ命令を図示する。マイクロ命令は、マ
イクロエンジンデータパス制御、キャッシュ・ATUタグ
制御、データパス制御、および拡張バスモニタ・制御と
して識別された４つのフィールドに分かれている。ネク
ストアドレスフィールド制御と呼ばれる他のフィールド
は、各マイクロ命令に関連してネクストアドレスレジス
タNARに記憶された次のアドレスを与える。これらの５
つのフィールドの各々はさらにサブフィールドに分けら
れる。以下、これについて詳述する。

全体のシーケンサ38-1は、また外部状態マルチプレクサ
38-4を包含しており、このマルチプレクサはパス32-19
からキャッシュ状態コード、パス34-11から拡張キャッ
シュ状態コード、およびパス34-17から拡張バスモニタ
状態コード、さらには、後に述べるようなその他の情報
を受け取る。外部状態マルチプレクサ38-4は制御され
て、パス32-10、若しくはパス34-11、若しくはパス34-1
7を、マイクロ命令の分岐目的のために、結合する。こ
れについては後で述べる。

第18A図に図示され、第12図との関連でこれから説明す
るように、ネクストアドレスフィールドは、実行される
次のマイクロ命令の次のアドレスを指定する。次のアド
レスの最小位４ビットはマルチプレクサ38-4を介してこ
れらビットを送ることによって得られる。これにより、
キャッシュ状態、拡張バス状態、および拡張バスモニタ
状態のコードに基づいて、16通りのブランチが許され
る。これらの状態コードは、回線38-4′上の次のアドレ
スフィールドの２ビットのネクストアドレスマルチプレ
クサ制御信号によって選択される（第12図参照）。次の
アドレスの最小位ビット(LSB)は、状態テスト論理素子3
8-6（以下に詳細に述べる）から、マルチプレクサ38-4
を介して、状態テスト論理回路38-6からネクストアドレ
スレジスタNARへこのビットを送ることによって得られ
る。これにより、状態テストの結果に基づいて２通りの
ブランチが許される。

マイクロエンジンデータパス制御フィールドは第18B図
に示す複数のサブフィールドを包含する。マイクロエン
ジン手段38の内部にあり、かつマイクロエンジンデータ
パス制御フィールドで制御されるマイクロエンジンデー
タパスは、状態テスト論理素子38-6、スクラッチラム(r
am)38-7およびラムアドレスマルチプレックサ38-3、デ
ータ操作論理素子38-9、アドスカウンタ／レジスタ38-1
0、および双方向レジスタ38-11を包含している。これら
のすべては、符号38-12で総括的に示す内部シーケンサ
データバスにより一緒に結合される。後で述べるよう
に、これらの構成要素は特殊なデータ・アドレス機能を
実行する。

マイクロエンジンデータパス制御フィールドの命令コー
ドサブフィールドは、データ操作論理回路38-9を制御し
て、以下の動作を含む一定の動作を指定する。この動作
には、(1)データキャッシュタグ使用モードフラグＵをP
UBLICにセットすること、(2)データキャッシュタグ使用
モードフラグＵをPRIVATEにセットすること、並びに変
更フラグＭをUNMODIFIEDにセットすること、(3)データ
キャッシュタグ使用モードフラグＵをPRIVATEにセット
し、変更フラグＭをMODIFIEDにセットすること、および
(4)データキャッシュタグ有効フラグＶをINVALIDにセッ
トすること、とが含まれる。

状態テストサブフィールドは、状態テスト論理素子38-6
を制御して、一定のテスト（検証）を実行する。これら
のテストには、(1)PRIVATE時において置換若しくは割り
付け解除されるカッド語QWの使用モードフラグＵをテス
トすること、(2)MODIFIED時において置換されるカッド
語QWの変更フラグＭをテストすること、および(3)PRIVA
TE時において新しいカッド語QWの使用モードフラグＵの
割当てをすること、とが含まれる。

カウンタ制御サブフィールドはアドレスカウンタ・レジ
スタ38-10を制御して、下記のアドレスを供給させる。
このアドレスには、アドレス変換タグバッファ32-1A,32
-1B用のアドレス，データキャッシュタグバッファ32-5
A,32-5B用のアドレス，およびデータパス38-11を介して
内部データバスIDB上に出力されるバストランザクショ
ンの物理アドレスPAがある。

スクラッチラム制御サブフィールドは、スクラッチラム
38-7をアクセスするためのイネーブル（使用可能）信号
を与える。スクラッチアラムアドレスマルチプレクササ
ブフィールドはマルチプレクサ38-8を制御して、スクラ
ッチラム38-7用のアドレスソースを選択させる。スクラ
ッチラム38-7は、内部アドレスバスIABを介して、ある
いはマイクロ命令レジスタMIRから直接に、プロセッサ
サブシステム手段30によってアドレスされることができ
る。

内部バスレジスタ出力イネーブルサブフィールドは、双
方向レジスタ38-11をイネーブルして、マイクロエンジ
ン手段38及び内部データバスIDBに関してデータの入出
力を行わせる。

キャッシュ・アドレス変換ユニット(ATU)制御フィール
ドは第18C図に示すように５つのサブフィールドを含ん
でいる。キャッシュ置換サブフィールドはデータキャッ
シュタグバッファ32-5Aと32-5B及びアドレス変換タグバ
ッファ32-1Aと32-1Bとを制御し、下記の３つの動作を行
う。(1)バッファ32-1A若しくは32-1Bからのアドレスの
置換を選択し、及びバッファ32-5A若しくは32-5Bからの
カッド語QWの置換を選択する。(2)これらのバッファを
イネーブルして選択された置換セット（Ａ若しくはＢ）
を内部データバスIDB上に置かせる。および、(3)置換セ
ット（Ａ若しくはＢ）を状態テスト論理素子38-6に転送
して、この状態テスト論理素子38-6により前述のよう
に、種々のフラグをテストさせる。

データキャッシュタグ書き込みサブフィールドは選択さ
れたデータキッシュタグセットＡ若しくはＢ、すなわ
ち、バッファ32-5A若しくは32-5Bに対する書き込みを可
能にする。ATUタグ書き込みサブフィールドは、選択さ
れたアドレス変換タグバッファ32-1A,32-1B（セットＡ
若しくはＢ）に対する書き込みを可能にする。この後者
のサブフィールドは、ATUタグイネーブルサブフィール
ドとの協動で使用され、内部アドレスバスIAB上へ向け
データソースを制御する。

ATUタグレジスタ制御サブフィールドは、内部データバ
スIDB上の情報の現在値をアドレス変換タグバッファ32-
1Aと32-1B（セットＡとセットＢ）にロードすることを
可能にする。

第18D図に示すように、主データパス制御フィールド
は、内部データバスIDBと内部アドスバスIABに加えて、
プロセッササブシステム手段30とキャッシュメモリCMと
関連したデータパス（複数）を制御するために多数のサ
ブフィールドを持っている。キャッシュ制御サブフィー
ルドはパス32-20を介してキャッシュ制御回路32-11にコ
マンドを与える。これらのコマンド（第１のコマンド）
は、正常動作を識別するもので、キャッシュメモリCMに
対するアクセスが、マイクロエンジン手段38からのそれ
以上の介在なしに続行することを許可する。つまり、こ
の正常動作はキャッシュヒットを意味する。かかる介在
を必要とする場合は、キャッシュ制御回路32-11路がキ
ャッシュ動作を停止する。第２のコマンドはマイクロエ
ンジン手段38により発生されるもので、バスモニタの要
求にサービスするためにかかる介在を必要とするとき、
あるいはプロセッササブシステム手段30の動作が、キャ
ッシュ置換目的のため等、つまり、キャッシュミスのた
めに、一時停止されねばならないときに、キャッシュ動
作をホールド（保留）するためのものである。第３のコ
マンドは、キャッシュ制御回路32-11が停止した後にそ
のキャッシュ制御回路32-11を再開始させるものであ
る。ホールドサブシステムサブフィールドは、プロセッ
ササブシステム手段30の回路30-2を制御して、マイクロ
エンジン手段38による介在の間、現在のメモリアクセス
サイクルを保持させる。

キャッシュデータパス制御サブフィールドは、キャッシ
ュメモリCMと内部データバスIDB間のデータの流れを制
御するためのコマンドを発行する。

キャッシュRAM制御サブフィールドは、キャッシュメモ
リCMの使用許可（イネーブルリング）及び取り込み（ス
トロービング）を制御して、キャッシュメモリCMの読み
取りまたは書き込みを行わせる。

アドレス発生サブフィールドは内部データバスIDB用の
アドレスソースを制御するためのコマンドを発生する。
このコマンド発生は、前述のように、アドレスが内部デ
ータバスIDB上に運ばれるとき、例えば、アドレスバッ
ファ36が内部アドレスバスIAB上の論理アドレスLAを内
部データバスIDB上に結合する時に行われる。論理アド
レスバスソースサブフィールドは内部アドレスバスIAB
用の２つの論理アドレスソースを制御するものである。
バッファ30-4を介したプロセッササブシステム論理アド
レスLA、及びアドレスカウンタ・レジスタ30-10を介し
てマイクロエンジンデータパス論理アドレスLAがある。

拡張バス制御フィールドは第18E図に示されており、多
数のサブフィールドを含んでいる。拡張バスコマンドサ
ブフィールドは送受信制御回路34-8へコマンドを発行し
て、実行されている所定のバストランザクションに対し
てそのコマンドを与える。拡張バス調停および送信制御
サブフィールドは制御回路34-8へコマンドを発行して、
実行されている所定のバストランザクションに基いて、
多数のクロック期間においてバス22を調停し保持する制
御をさせる。

IDイネーブルサブフィールドは、ジェネレータRIDがRID
をバス22上に運び出すか否かについて制御するためジェ
ネレータRIDをイネーブル（使用許可）する。RIDはモニ
タ状態制御サブフィールドに応じて提供される。

モニタタグ更新コマンドサブフィールドは新しいバスモ
ニタタグを書き込み、バスモニタを強制的にビジイにす
るために、制御回路34-8に対しコマンドを発行する。

モニタ状態コマンドサブフィールドはモニタ制御回路34
-16に対しコマンドを発行する。このモニタ制御回路34-
16は、マルチプレクサ38-4にバスモニタ状態コードを与
え、同時にモニタアドレスレジスタ（図示せず）に出力
イネーブル（出力許可信号）を与え、かつモニタRIDレ
ジスタ（図示せず）に対して出力イネーブルを与える。

マイクロエンジン手段38の観点から汎用プロセッサGPP
の動作とマイクロ命令の使用とについて、更に詳細に述
べる。

第19図はキャッシュヒットに対する汎用プロセッサGPP
により使用される概略のアルゴリズムを示すフローチャ
ートである。キャッシュヒットに対する汎用プロセッサ
GPPの動作の更に詳細な記述は第19図の説明に続けて行
う。

まず、キャッシュヒットが発生したと想定する（ブロッ
クA-1）。このキャッシュヒットが処理される間、マイ
クロエンジン手段38はモニタ制御回路34-16をチェック
し（ブロックA-2）、モニタサービスが必要であるか否
かについて、決定する。モニタサービスが必要でない時
は、サブルーチンが復帰する（ブロックA-1）。

バスモニタサービルが必要とされると（ブロックA-
2）、バスモニタサービスが実行される（ブロックA-
3）。

さらに詳しく述べると、すでに述べられたように、キャ
ッシュヒットに基づいて、キャッシュ制御回路32-11
は、マイクロエンジン手段38による介在なしにキャッシ
ュメモリCMの動作（オペレーション）を制御する。マイ
クロエンジン手段38はパス32-19を介してキャッシュヒ
ット状態をデコード（復号）し、現在進行中のキャッシ
ュヒットメモリアクセスと並行してバスモニタ待ち行列
イベント（事象）をチェックする。

そこで、プロセッササブシステム手段30のメモリアクセ
スサイクルがタイムスロットｔ_１で開始されると想定す
る。次のタイムスロットｔ_２の期間中、キャッシュ制御
回路32-11はパス32-19上のキャッシュヒットを指し示
す。このキャッシュヒットは、タイムスロットｔ_３の間
のマイクロ命令のネクストアドレスフィールド及びタイ
ムスロットｔ_４間の次のアドレスにおいて返される。

タイムスロットｔ_４の期間において、マイクロエンジン
手段38は、拡張バス22上のバストランザクションをペン
ディング（留保）しているモニタ制御回路34-16をチェ
ックする。もし、かかるバストランザクションのペンデ
ィングがないならば、かつ、現在のメモリアクセスサイ
クルが正常の読み取り若しくは書き込みアクセスである
ならば、シーケンサー（順序子）38-1はアイドル（遊
び）ループ（図示せず）を介して、16路（16-way）ジャ
ンプ（飛越し）を行う。プロセッササブシステム手段30
による他のメモリアクセスサイクルがキャッシュヒット
と共に発生するならば、これは、上に述べた方法で、も
う一度処理される。パイプラインパス34-13により拡張
バス22上の物理アドレスPAに対してパイプライン輸送を
行うことにより、マイクロエンジン手段38がモニタ制御
回路34-16をチェックすることを許容している。このチ
ェックは、プロセッササブシステム手段30によるｎ番目
のメモリアクセスサイクルの間に行われる。このｎ番目
のサイクルアクセスは次にｎ＋１番目のサイクル間で発
生する。

もし、かかるメモリアクセスサイクル中に、バスモニタ
サービスが必要とされると、制御がマイクロエンジン手
段38に渡され、モニタサービスが実行される。

第20図はキャッシュミスに対する汎用プロセッサGPPの
概略のアルゴリズムを示すフローチャートである（ブロ
ックB-1）。キャッシュミスに対する汎用プロセッサGPP
の動作の詳細な説明は、第20図の説明後に行う。キャッ
シュミスに応答して、マイクロエンジン手段38は置換さ
れるキャッシュタグを読み取る（ブロックB-2）。そし
て、もし、除去又は割り付け解除されるカッド語QWがPR
IVATEでないならば（ブロックB-3）、マイクロエンジン
手段38は新しいカッド語QWの物理アドレスPAを発生し、
これをキャッシュメモリCMにロードする（ブロックB-
4）。

だが、除去(purge)されるカッド語QWがPRIVATEであるな
らば（ブロックB-3）、マイクロエンジン手段38はWRITE
MODIFIED（若しくはUNMODIFIED）バストランザクショ
ンを開始し（ブロックB-5）、次いでこのバストランザ
クションの完了を待つ（ブロックB-6）。正常の完了に
より、マイクロエンジン手段38は、取り込まれる新しい
カッド語QWのための物理アドレスPAを発生する（ブロッ
クB-4）。

もし、完了待ち時において、ACK GROUPを介してビジイ
信号があると（ブロックB-6）、マイクロエンジン手段3
8は拡張バスモニタをチェックする（ブロックB-7）。続
いて、キャッシュタグ読み取りのために戻る（ブロック
B-2）。

新しいカッド語QWに対する物理アドレスPAを発生した後
（ブロックB-4）、マイクロエンジン手段38は拡張バス
モニタを再びチェックし、サービスが必要か否か判断す
る（ブロックB-8）。もし、かかるサービスを必要とす
るならば、拡張バスモニタサービスが処理され（ブロッ
クB-9）、サブルーチンがキャッシュタグ読み取りのた
めに戻る（ブロックB-2）。だが、かかるサービスが必
要とされないときは、新しいカッド語QWの使用モードが
マイクロエンジン手段38によってテストされる（ブロッ
クB-10）。かかる使用モードがPRIVATEであるならば、
キャッシュタグが書き込まれ（ブロックB-11）、次い
で、READ REQUEST PRIVATEが開始される（ブロックB-1
2）。マイクロエンジン手段38は、ついで完了を待つ
（ブロックB-13）。だが、もし、ビジイが発生すると、
サブルーチンがエントリポイントＥに入る（ブロックB-
4）。完了により（ブロックB-13）、マイクロエンジン
手段38はアイドル状態に戻る。

新しいカッド語QWの利用モードがPUBLICであるならば
（ブロックB-10）、キャッシュタグが書き込まれ（ブロ
ックB-14）、READ REQUEST PUBLICが開始される（ブロ
ックB-15）。完了待ちがこれに続く（ブロックB-16）。
もし、ここでビジイが発生すると、サブルーチンがエン
トリポイントＥに再び入り（ブロックB-4）、あるいは
また完了に基づいて、マイクロエンジン手段38がアイド
ル状態に戻る。

さらに詳しくは、キャッシュミスが、プロセッササブシ
ステム手段30によるメモリアクセスサイクル中に、特定
のアドレスでシーケンサ38-1によりデコードされる。そ
れ故に、PROM38-2に記憶されたマイクロ命令の特定のア
ドレスで始まるシーケンサ38-1内のサブルーチンに、制
御が渡される。プロセッササブシステム手段30による現
在のメモリアクセスは、新しいキャッシュエントリが現
在のメモリアクセスの物理アドレスPAに割振りされるま
で、待ち状態に置かれる。キャッシュミスルーチンの終
わりに、メモリアクセスサイクルが継続する。キャッシ
ュミスルーチンの間、現在の論理アドレスPA(10：00)が
物理アドレスPA(31：11)とデータ操作論理素子38-9によ
り連結される。この物理アドレスPA(31：11)は物理アド
レスPA(31：00)を生成するために置換されるものであ
る。次いで状態テスト論理素子38-6によりテストが行わ
れる。このテストはこの物理アドレスPAのキャッシュメ
モリCMに記憶された特定のカッド語QWを共用メモリSMに
戻して消去しなければならないか否かを決定するための
ものである。もし、このカッド語QWがPRIVATEであり、
かつVALIDであるならば、カッド語は消去せねばなら
ず、かつこれを完了させるためにPROM38-2に記憶された
マイクロ命令の他のアドレスでの実行を継続する。しか
し、このカッド語QWがINVALID若しくはPUBLICであるな
らば、その消去をスキップ（飛び越す）することがで
き、実行を継続して、新しい若しくは所望のカッド語QW
を得ることができる。

READ REQUESTE（新しい若しくは所望のカッド語QWを得
るためのPUBLIC若しくはPRIVATE）を開始する以前に、
マイクロエンジン手段38は、バスモニタ制御回路34-16
により開始された要求についてサービスしなければなら
ない。さらに、デッドロック（こう着）状態を防ぐため
に、追加の要求は禁止しなければならない。この追加の
要求はCM-ACKのビジイの発生を強制的に行うことにより
禁止される。このビジイはアクノーレッジ（受信確認）
に代えてビジイにさせるために、キャッシュメモリCM内
のPRIVATEのカッド語QWに対するREADREQUESTを生じさせ
る。そのカッド語QWに対する全ての要求は、所望のカッ
ド語QWが得られるまでビジイとなる。また、このバスモ
ニタ34-12は、パス34-14上で識別されたバスモニタ状態
に基づいたマイクロ命令の16路のジャンプ（飛び越し）
によりチェックされ、サービスされる。もし、イベント
（事象）がサービスされなければならないならば、キャ
ッシュミスサブルーチンがこのサービスの完了時にエン
トリーポイントＥに再び入れられる。

次に、GPPによる現在のバストランザクション、すなわ
ち所望のカッド語QWを得るためのREAD RESPONSE(PUBLIC
またはPRIVATE)がマイクロ命令の所定のアドレスで始ま
る。所望のカッド語QWの物理アドレスPAは内部アドレス
バスIAB上に出力される。ついで、所望のカッド語QWがP
UBLICまたはPRIVATEの使用モードを持つか否かを決定す
るためのテストが行われる。それから、このテストに基
づいたマイクロ命令のサブルーチンに制御が渡り、これ
により新しいカッド語QWをキャッシュメモリCM内に、PR
IVATE若しくはPUBLICとして書き込むことが行われる。

その後、プロセッササブシステム手段30による現在のメ
モリアクセスが継続され、適切なデータパスが、このメ
モリアクセスサイクル中にマイクロエンジン手段38によ
り設定される。キャッシュ制御回路32-11はついで再開
始され、マイクロエンジン手段38のアイドルループに制
御が渡る。現在のメモリアクセスはキャッシュヒットと
して完了する。

第21図は、カッド語QWの変更に使用されるキャッシュエ
ントリーモデファイドの名称のサブルーチンのフローチ
ャートを示す。まず、キャッシュタグバッファ32-5Aま
たは32-5Bが読み取られ（ブロックC-1）、対応するカッ
ド語QWの使用モードフラグＵが状態テスト論理素子38-6
により決定される（ブロックC-2）。もし、カッド語QW
がPUBLICであるならば、サブルーチンがエントリーポイ
ントＥに入る（第20図参照）。だが、もし、使用モード
がPRIVATEであるならば、変更フラグＭがデータ操作論
理素子38-9にセットされる（ブロックC-3）。これに、
キャッシュタグバッファによるバッグ（二重書き）が続
く（ブロックC-4）。ついで、現在のメモリアクセスサ
イクルが完了する（ブロックC-5）。これにより、プロ
セッササブシステム手段30がカッド語QWを受け入れ、変
更することができる。その後、マイクロエンジン手段38
がアイドル状態に戻る（ブロックC-6）。

詳述すると、キャッシュエントリーモデファイドサブル
ーチンはマイクロプロセッサ30-1によるキャッシュ書き
込みについての２つの状態を示す。その第１の状態で
は、PUBLICのカッド語QWに対する書き込みが意図されて
いる。その第２の状態では、そのリセットされた変更フ
ラグＭを持つPRIVATEカッド語QWに書き込みが意図され
ている。まず、第１のケースでは、READ REQUEST PRIVA
TEを介してPRIVATEとしてカッド語QWを再度取り込む操
作がなされ、これによりプロセッササブシステム手段30
による書き込みメモリアクセスサイクルの進行が許され
る。第２のケースでは、変更フラグＭをセットすること
による操作がなされる。

詳しくは、キャッシュエントリーモデファイドはシーケ
ンサ38-1のマイクロ命令のアドレスでデコードされる。
アクセスされたカッド語QWに対応するキャッシュタグバ
ッファ32-5A若しくは32-5Bのキャッシュタグが、内部デ
ータバスIDB上にイネーブルされ、次に、このキャッシ
ュタグはレジスタ38-11内にラッチされる。このキャッ
シュタグはPUBLIC若しくはPRIVATEに対する状態テスト
論理素子38-6によりテストされる。このテスト結果に基
いてブランチ（分岐）が行われる。

もし、カッド語QWがPUBLICであるならば制御はキャッシ
ュミスサブルーチンに渡され、これによりカッド語QWを
PRIVATEとして再び取り込む。キャッシュミスサブルー
チンの終わりに、メモリアクセスサイクルが完了し、キ
ャッシュヒットとなる。

カッド語QWがPRIVATEであるならば、変更フラブＭがセ
ットされ、キャッシュタグ内に再び書き込まれる。キャ
ッシュ制御回路32-11は再び始動され、マイクロエンジ
ン手段38はそのアイドルループに戻る。その後、メモリ
アクセスサイクルが完了し、キャッシュヒットとなる。

第22図は、プライベートリクエストに対するリードレス
ポンスと言う名称のサブルーチンのフローチャートを示
す。このサブルーチンはVALID（有効）としてキャッシ
ュメモリCMに記載されたデータＤ及びPRIVATEの使用モ
ードと関連したREAD RESPONSEを説明する為に使用され
る。パス34-17を介してモニタ制御論理素子34-16からの
状態コードを受け取った後、マイクロエンジン手段38は
イベントレジスタER、詳しくはレジスタERに記憶された
物理アドレスPA(12：04)を読み取る（ブロックD-1）。
次いで公知のセットアソシエイティブ技術（主記憶とキ
ャッシュ間などに使われるマッピング方式）を使用する
ことにより、マイクロエンジン手段38は第13図に示すセ
ットＡ若しくはセットＢを選択し（ブロックD-2）、物
理アドレスPA(12：04)を使用してキャッシュメモリCMの
選択されたセットＡ若しくはセットＢを読み取る（ブロ
ックD-3）。その後、マイクロエンジン手段38はREAD RE
SPONSEを開始し（ブロックD-4）、完了を待ち（ブロッ
クD-5）、そしてバスモニタ34-12の状態を再びチェック
する（ブロックD-6）。

さらに詳しくは、モニタ制御論理素子34-16がパイプラ
インパス34-13から受信したバストランザクションコマ
ンドREAD REQUEST PRIVATEをデコードし、データＤがVA
LID及びPRIVATEであることを示すバッファ34-14からの
情報を受信し、状態コードがパス34-17上に発生され、
マイクロエンジン手段38にREAD RESPONSEを開始するこ
とを知らせる。マイクロエンジン手段38、詳しくはシー
ケンサ38-1はそれからサブルーチンに分岐し、それによ
り、イベントレジスタERがイネーブルされて物理アドレ
スPA(12：04)を内部アドレスバスIABに出力し、次い
で、アドレスバッファ36がイネーブルされて内部アドレ
スバスIABからの物理アドレスPAを内部データバスIDB上
に結合する。次いで、マイクロエンジン手段38は内部デ
ータバスIDBを介して物理アドレスPA(12：04)を受信
し、このアドレスをハッシュインデックスとしてキャッ
シュメモリCM（データキャッシュタグセットＡ若しくは
Ｂ）をアクセスするために用いる。その結果、アドレス
されたデータキャッシュタグセットＡ若しくはＢは内部
データバスIDBにイネーブルされてレジスタ38-11にラッ
チされる。対応する有効フラグＶはデータ操作論理素子
38-9によりINVALID（無効）にリセットされ、レジスタ3
8-11内にロードされ、次いで対応するキャッシュタグセ
ットＡ若しくはＢに書き込まれる。次いで、マイクロエ
ンジン手段38はコマンドREAD RESPONSEを開始し、パス3
4-11を介して制御回路34-8からの拡張バス状態コードを
通じて完了を待つ。

第23図はフラッシュキャッシュエントリという名称のサ
ブルーチンのフローチャートである。このサブルーチン
は、第9A図ないし第9B図との関連で簡単に述べたよう
に、VALIDとしてキャッシュメモリCMに記憶されたデー
タＤと、PRIVATEの使用モードとの関連でREAD REQUEST
PUBLICに対する応答を説明するため使用される。パス34
-17を介してモニタ制御論理素子34-16からの状態コード
を受け取った後、マイクロエンジン手段38はイベントレ
ジスタER、詳しくはレジスタERに記憶された物理アドレ
スPA(12：04)を読み取る（ブロックE-1）。次いで、公
知のセットアソシエイティブ技術を使用してマイクロエ
ンジン手段38は第13図に示すセットＡ若しくはセットＢ
を選択し（ブロックE-2）、次いで、物理アドレスPA(1
2：04)を使用してキャッシュメモリCMの選択されたセッ
トＡ若しくはセットＢを読み取る（ブロックE-3）。次
に、マイクロエンジン手段38はデータＤが変更されてい
たか否かに基づいてWRITE MODIFIED若しくはWRITE UNMO
DIFIEDを開始させる（ブロックE-4）。これには、キャ
ッシュメモリCMから呼び出された物理アドレスPA(31：1
3)と物理アドレスPA(12：04)と組み合わせて、WRITE(MO
DIFIED又はUNMODIFIED）のINFO GROUPの一部として物理
アドレスPA(31：04)を形成することが含まれる。次い
で、マイクロエンジン手段38は完了を待ち（ブロックE-
5）、バスモニタ34-12の状態を再びチェックする（ブロ
ックE-6）。第23図のこのサブルーチンの詳細は第22図
の細部について述べたものと同様である。

第24図は、アドレス可能主メモリ手段12の主メモリコン
トローラMMC及び共用メモリSMを更に詳細に示してい
る。すでに述べたように、アドレス可能主メモリ手段12
はバス22上の与えられたあるバストランザクションに関
して、一定のアクションを取る。これらアクションは次
のように要約される。もし、READ REQUEST PRIVATEがバ
ス22上にあるならば、主メモリ手段12はバストランザク
ションREAD RESPONSEを発生し、そしてもし特定の被要
求データＤがPUBLICであれば、使用モードフラグＵをPR
IVATEにセットする。もし、READ REQUEST PUBLICがバス
22上にあるならば主メモリ手段12はバストランザクショ
ンREAD RESPONSEを発生し、そしてもし特定の被要求デ
ータＤがPUBLICにあれば、PUBLICにリセットされている
使用モードフラグＵを維持する。もし、バス22上のバス
トランザクションがWRITE MODIFIED若しくはWRITE NEW
DATAであるならば、主メモリ手段12は変更されたデータ
若しくは新しいデータＤを書き込み、かつ使用モードフ
ラグＵをPUBLICにリセットする。もし、バストランザク
ションがWRITE UNMODIFIEDであるならば、特定のデータ
Ｄは変更されず、使用モードフラグＵはPUBLICにリセッ
トされる。

READ REQUEST(PUBLICまたはPRIVATE)と関連して、主メ
モリコントローラMMCは入力ラッチ12-1を含む。このラ
ッチはINFO GROUPをラッチし、このINFO GROUPをバス12
-3を介してジョブ待ち行列メモリ12-2に出力する。も
し、このジョブ待ち行列メモリ12-2は満杯であり、それ
以上情報を受け入れることができない場合には、出力信
号は回線12-4を介してACK GROUP発生器12-5に与えら
れ、次いでこの発生器はACK GROUPのSM-ACKとしてビジ
イを発生する。ハッシュテーブルアドレスデコーダ12-6
はパス12-3上のINFO GROUPの物理アドレスPAをデコード
し、かつもし、かかるアドレスPAが共用メモリSMのアド
レス空間内にあるならば、出力信号が回線12-7上に発生
し、これによりACK GROUP発生器12-5がACK GROUPのSM-A
CKとしてACKを発生するのを引き起こす。次いで、も
し、ジョブ待ち行列メモリ12-2が満杯でなく、かつ物理
アドレスPAがデコーダ12-6によりデコーダされるような
適切な範囲内にあるならば、ACK GROUPのSM-ACKのACKが
バス22上に発生される。

マイクロコントローラ12-8は回線12-9を介してジョブ待
ち行列メモリ12-2と通信し、これにより回線12-3上の情
報の入力及びパス12-10上の情報の出力をメモリ12-2に
関して制御する。最後に、特定のREAD REQUEST(PUBLIC
若しくはPRIVATE)のINFO GROUPのコマンド及び物理アド
レスPAが、パス12-10上に出力され、続いてレジスタ12-
11内に一時的に記憶される。また、パス12-10上のINFO
GROUPのコマンド及びRIDはコマンドデコーダ及びRIDレ
ジスタ回路12-12に結合されており、この回路12-2は、
後に述べるように、主メモリ手段12によるREAD RESPONS
EのINFO GROUPの一部を提供する。

レジスタ12-11内に記憶されたコマンドと物理アドレスP
Aは、双方向パス12-3を介してコマンドデコーダ12-14と
共用メモリSMのアドレスデコーダ12-15とに結合され
る。アドレスデコーダ12-15は物理アドレスPAをデコー
ドして、アドレスされたデータをアクセスする。次い
で、これらデータは入出力回路12-16を介してパス12-13
上に、データワードDW₀-DW₃に対する４つのタイムスロ
ットに渡って、供給される。READ REQUEST PUBLICを識
別するコマンドについては、PUBLICと想定された使用モ
ードフラグＵがデータワードDW₀とともに回路12-16を介
してパス12-13にも出力される。READ REQUEST PRIVATE
を識別するコマンドに関しては、PUBLICであると想定さ
れた使用モードフラグＵがデータワードDW₀とともに回
路12-16を介してパス12-13上に出力され、その後、読み
取り−変更−書き込みの処理が、記憶されている使用モ
ードフラグＵに基づいて実行され、それにより、そのフ
ラグＵがPRIVATEに変更される。

ラッチ12-17は、４つの各タイムスロットにわたるパス1
2-13上の使用モードフラグＵ及びデータDW₀-DW₃を一時
的に記録する。１ビットデコーダ12-18は次いでパス12-
19を介して使用モードフラグＵを受信し、デコードす
る。このデコードの結果をマイクロコントローラ12-8に
回線12-20を介して出力する。出力レジスタ12-21は次に
パス12-19を介して４つのタイムスロットにわたる各デ
ータワードDW₀-DW₃を一時的に記憶する。この一時記憶
は、パス12-22を介して回路12-12から送られるRID、及
び回路12-12のよるコマンドREAD REQUEST(PUBLIC及びPR
IVATE)のデコードにより得られるREAD RESPONSEを識別
するコマンドといっしょに行われる。このようにして、
出力レジスタ12-21は４つのタイムスロットに渡って第4
D図に示すREAD RESPONSEのINFO GROUPを記憶する。

上記の実施例では、ラッチ12-17内に記憶された使用モ
ードフラグＵはPUBLICであるとした。それ故、デコーダ
12-18からの回線12-20上の出力信号により、マイクロコ
ントローラ12-8は回線12-23上に出力イネーブル信号を
発生するという結果になる。このイネーブル信号により
バス調停及び送信制御回路12-24をイネーブルする。こ
れに応じ、回路12-24はREAD RESPONSEのARB GROUPに従
ってパス12-25を介してバス22に対するアクセスを調停
し、最終的にそのアクセスを受け入れる。次いで、回路
12-24はパス12-27を介して出力レジスタ12-21に結合さ
れたドライバー12-26を起動し、この結果、READ RESPON
SEのINFO GROUPがバス22に供給されることとなる。その
後、READ RESPONSEのACK GROUPがパス12-28を通じて回
路12-24により受信され、さらにこの回路12-24により回
線12-29を介してマイクロコントローラ12-8に結合され
る。それによりマイクロコントローラ12-8はデータDW₀-
DW₃がREAD REQUEST(PUBLIC若しくはPRIVATE)を発生する
要求プロセッサGPPによりきちんと適切に受け入れられ
たか否かを示す。回路12-24は各プロセッサGPPについて
すでに述べたと同様な調停及び送信回路構成部分を有す
る。

だが、ラッチ12-17に記憶された使用モードフラグＵがP
RIVATEであるならば、デコーダ12-18からの回線12-20上
の出力信号に基いて、マイクロコントローラ12-8は回路
12-24をイネーブルしない、即ち通信不可とする。

今、WRITE MODIFIED若しくはWRITE NEW DATAが主メモリ
手段12によって受け取られると想定する。READ REQUEST
(PUBLIC若しくはPRIVATE)と関連してすでに述べたよう
に、対応するINFO GROUPはジョブ待ち行列メモリ12-2に
記憶され、そのメモリから出力される。そしてACK GROU
PがACK発生器12-5により発生される。第24図に示すよう
に、レジスタ12-11はまた１ビットのタグ、若しくは使
用モードレジスタ12-30を有し、そのためこのINFO GROU
Pのコマンドが回線12-10上に出力された時には、これに
反応してレジスタ12-30はビットをPUBLICにリセットす
る。その後、コマンド、物理アドレスPAおよび使用モー
ドビットPUBLICはパス12-13上に出力され、それによ
り、デコーダ12-15は物理アドレスPAをデコードし、デ
コーダ12-14はコマンドをデコードし、その結果としてI
NFO GROUPのデータＤが共用メモリSMのアドレスされた
位置に、PUBLICの使用モードフラグＵといっしょに記憶
される。同様の動作がバストランザクションWRITE UNMO
DIFIEDに関連して発生するが、使用モードフラグＵのみ
が何らのデータＤの書き込みなしに、レジスタ12-30か
ら物理アドレスPAでアドレスされた位置で共用メモリSM
内に書き込まれる点は除く。

第25図はバストランザクションWRITE NEW DATAを処理す
るための入出力プロセッサ16の詳細を示す。このWRITE
NEW DATAには第4E図に示すARB GROUP、INFO GROUP、お
よびACK GROUPを含む。プロセッサ26はプロセッサGPPに
比較して単純化されている。なぜなら、WRITE NEW DATA
バストランザクションのみを実行するようになっている
と記述しているためである。だが、プロセッサ16は、そ
のデータ入出力機能に加えてそれ自身のデータＤの読み
取り及び書き込みといった他の機能を実行するならば、
プロセッサ26は他のバストランザクションを与えるプロ
セッサGPPと同様に設計される。

従って、WRITE NEW DATAを実行するために、プロセッサ
26はデータソース手段26A、データバスインターフェー
ス手段26B、およびマイクロエンジン手段26Cとを含む。
これらは入出力内部データバス(I/O)IDB、入出力内部ア
ドレスバス(I/O)IAB、および入出力内部制御バス(I/O)I
CBを介して通信を行う。データソース26Aは共用メモリS
Mに記憶される新データ及びその新データＤのアドレス
に対するソース（原始）である。バスインターフェース
手段26BはプロセッサGPPのバスインターフェース手段34
のパス34-1と同様な送信／受信パス26B-1を有する。こ
のバスインターフェース手段26Bは内部データバス(I/O)
IDBを拡張バス22に結合する。新データＤ及び対応アド
レスPAはデータソース26Aによってバス(I/O)IDB上に与
えられ、次いでパス26B-1によりバス22上に結合され
る。マイクロエンジン手段26Cは内部制御バス(I/O)ICB
を介してパス26B-1を制御することにより、バス22上に
第4E図のARB GROUP及びINFO GROUPを与えさせる。この
制御は、後者が新データＤの入力し、対応するACK GROU
Pを受信することに対しレディ状態にある時に、データ
ソース26Aからのバス(I/O)ICB上の信号に応答して行わ
れる。

それ故に、動作時には、データソース26Aは、新しいデ
ータＤを入力しなければならない時に、マイクロエンジ
ン手段26Cに合図の信号を送る。その後、マイクロエン
ジン手段26Cはデータソース26Aを制御して、新しいデー
タＤ及び対応するアドレスPAをパス26B-1に転送させ、
バストランザクションWRITE NEW DATAを開始させる。こ
の結果、前述したように、新しいデータＤはPUBLICの使
用モードといっしょに共用メモリSMに記憶され、かつ新
しいデータＤのアドレスPAに対応するプロセッサGPP内
のデータのコピーは無効とされる。

第4A図に示すように、バス22はARB GROUPに対応する多
数の信号回線を有する。例えば、本発明の譲り受け人の
有する上述した同時係属特許出願に詳細に述べられてい
るように、全信号回線Ｌ_１の本数は、バス22に接続し調
整するために、９本から、64個のプロセッサGPP、入出
力プロセッサ26、および共用メモリSMの合計数まで拡大
することが許されることができる。６本の信号線Ｌ_１は
特定のプロセッサGPP、プロセッサ26若しくは共用メモ
リSMを識別する固有のコード(05：00)を運ぶ。２本の信
号回線Ｌ_１は、バス22に対する調停が、READ RESPONSE
又は他のバストランザクションの１つを実行するために
なされている時に、それぞれ使用され、その１本の信号
回線Ｌ_１は多数の連続するタイムスロットの間にバス22
をホールドしてバストランザクションを完了させるのに
用いられる。

INFO GROUPの信号回線Ｌ_２の全数は例えば下記のように
41本であるとすることができる。これらの中の３本の回
線Ｌ_２は６個のバストランザクションを識別するバスト
ランザクションコマンド(02：00)を支援（サポート）す
ることができ、32本の回線Ｌ_２はアドレス／データ(3
1：00)を支援することができ、６本の回線Ｌ_２はRID(0
5：00)用に用いることができる。

ACK GROUPの信号回線Ｌ_３の全数は例えば下記のように
４本とすることができる。これらのうちの２本のＬ_３は
CM-ACK用に用いられ、２本の回線Ｌ_３はSM-ACK用に用い
られる。

最後に、すでに述べたように、バストランザクションRE
AD REQUEST PUBLICはデータＤに対する読み取り専用ア
クセスのためにプロセッサGPPにより、開始される。バ
ストランザクションREAD REQUEST PRIVATEはデータＤに
対する読み取り／書き込みアクセスに対して開始され
る。マイクロエンジン手段38がREAD REQUEST(PUBLIC若
しくはPRIVATE)のいずれを開始させるかを決定するため
の、本発明に従って使用され得る１つのアルゴリズム
は、データＤの「読み取り専用ページ」及び「読み取り
／書き込みページ」と称する一般に使用されているデー
タ保護レベルに基づくことができる。サブシステムプロ
セッサ手段32が読み取り専用ページに対するアクセスを
望むのならば、READ REQUEST PUBLICが開始される。か
かるアクセスが読み取り／書き込みページに対して望ま
れるのならば、READ REQUEST PRIVATEが開始される。か
かるいずれのページに対するアクセスが望まれるかどう
かについての情報は、第17図に示すページテーブルエン
トリPTE内に従来の方法で記憶することができる。この
情報はマイクロエンジン手段38により読み取られる。そ
の手段の状態テスト論理素子38-6はこの情報を個別にテ
ストして、探知したアクセスが読み取り専用ページに対
するものか、あるいは読み取り／書き込みページに対す
るものであるか否かを決定する。このテストの結果とし
て、READ REQUEST PUBLIC若しくはREAD REQUEST PRIVAT
Eが開始される。

本発明の他の構成、目的、作用効果等については図面、
開示事項、特許請求の範囲の記載により、理解されると
考える。

〔発明の効果〕

以上説明したように、本発明によれば、常時データコヒ
ーレンスを備え、PRIVATEであるデータは与えられたプ
ロセッサ手段により、多数回、かかるデータをアドレス
可能主メモリ手段に戻して書き込む必要なく、変更する
ことができる。

【図面の簡単な説明】

第１図は本発明の密結合コンピュータシステムのアーキ
テクチャのブロック図、 第２図は第１図の密結合コンピュータシステムにより処
理された情報を示すフォーマット図、 第３図は本発明の１つのバスおよびこのバスにより運ば
れるバストランザクションプロトコルを示す概念図、 第4A図は本発明の１つのバスおよびこのバスによって運
ばれる一信号レベルプロトコルを示す概念図、 第4B図は任意のバストランザクション用の信号レベルプ
ロトコルを概略的に説明するために使用される説明図、 第4C図から第4F図までは、バストランザクションの各々
に対する信号レベルプロトコルを詳細に説明するために
使用される説明図、 第5A図及び第5B図は本発明のREAD REQUEST PUBLIC（読
み取り要求パブリック）バストランザクションとREAD R
ESPONSE（読み取り応答）バストランザクションを個別
に概略的に示すブロック図、 第6A図及び第6B図はREAD REQUEST PUBLICバストランザ
クション及びREAD RESPONSEバストランザクションを個
別にさらに説明するのに使用されるブロック図、 第7A図及び第7B図は本発明のREAD REQUEST PRIVATE（読
み取り要求プライベート）バストランザクション及びRE
AD RESPONSE（読み取り応答）バストランザクションを
個別に概略的に示すブロック図、 第8A図及び第8B図は本発明のREAD REQUEST PRIVATEバス
トランザクションおよびREAD RESPONSEバストランザク
ションを更に説明するのに使用されるブロック図、 第9A図から第9D図までは本発明のREAD REQUEST PUBLIC
バストランザクション及びREAD RESPONSEバストランザ
クションをさらに説明するのに使用されるブロック図、 第10図は本発明のWRITE NEW DATA（書き込み新データ）
バストランザクションを概略的に示すブロック図、 第11図は本発明のプロセッサ手段の構成を示すブロック
図、 第12図は第11図のプロセッサ手段の詳細を示すブロック
図、 第13図はキャッシュメモリの編成を示すメモリマップ
図、 第14図は物理アドレスPAを示すフォーマット図、 第15図は論理アドレスLAを示すフォーマット図、 第16図はアドレス変更アルゴリズムを説明するために使
用されるブロック図、 第17図はアドレス変更キャッシュバッファの編成を示す
メモリマップ図、 第18図は本発明で使用されるマイクロ命令を示すフォー
マット図、 第18A図から第18E図まではマイクロ命令の各々のフィー
ルドのサブフィールドを示すフォーマット図、 第19図から第23図までは本発明の動作手順を説明するた
めに使用されるフローチャート、 第24図は本発明のアドレス可能主メモリ手段の詳細なブ
ロック図、および 第25図は本発明の他のタイプのプロセッサ手段の構成を
示すブロック図である。 〔符号の説明〕 10……密結合コンピュータシステム、 12……アドレス可能主メモリ手段、 14……複数のプロセッサ手段、 16……バス手段、 18……パス（経路）、 20……二次メモリ手段、 22……バス，拡張バス、 26……入出力プロセッサ、 30……プロセッササブシステム手段、 32……アドレス可能キャッシュメモリ手段、 34……バスインターフェース手段、 36……アドレスバッファ、 38……マイクロエンジン手段。

Claims (11)

【特許請求の範囲】
1. 【請求項１】複数のデータブロック内に分配されたデー
   タを処理し、該データブロックの各々が、固有アドレス
   で識別される密結合コンピュータシステムにおいて、 ａ）前記複数のデータブロックを記憶するためのアドレ
   ス可能主メモリ手段と、 ｂ）前記複数のデータブロックをアクセスするための並
   列に相互接続された複数のプロセッサ手段と、 該プロセッサ手段の各々はアドレス可能キャッシュメモ
   リ手段を有し、該アドレス可能キャッシュメモリ手段
   は、多数のデータブロック、該多数のデータブロックの
   アドレス、および当該アドレス可能キャッシュメモリ手
   段に記憶されたデータブロック毎の複数のフラグを記憶
   するためのものであり、該複数のフラグの第１のものは
   対応するデータブロックのアドレスがパブリック若しく
   はプライベートであるか否かを識別する使用モードフラ
   グであり、前記複数のフラグの第２のものは前記アドレ
   ス可能キャッシュメモリ手段に対応するブロックのデー
   タが記憶された後で、該対応するブロックのデータが変
   更されているか、あるいは変更されていないのかを識別
   する変更フラグであり、前記複数のフラグの第３のもの
   は対応するブロックのデータが有効か無効かを識別する
   有効フラブである、および ｃ）前記複数のプロセッサ手段を前記アドレス可能主メ
   モリ手段に相互結合し、該複数のプロセッサ手段の各々
   一つを前記複数のプロセッサ手段の中の任意の他のプロ
   セッサ手段に相互結合するためのバス手段とを有し、 ｄ）前記アドレス可能主メモリ手段と前記複数のプロセ
   ッサ手段のいずれか一つのみが１つのデータブロックの
   アドレスについての現在の所有者であり、該現在の所有
   者が所有したアドレスに対する正データを有し、アドレ
   スの所有権は前記アドレス可能主メモリ手段と前記複数
   のプロセッサ手段との間で動的に変更可能となってお
   り、 ｅ）もし、前記使用モードフラグがパブリックであるな
   らば、 ｉ）前記アドレス可能主メモリ手段は対応するあるアド
   レスの現在の所有者であり、 ii）前記複数のプロセッサ手段はそれぞれ前記アドレス
   可能主メモリ手段が現在所有している該アドレスのデー
   タの有効コピーを前記アドレス可能キャッシュメモリ手
   段に記憶させることが可能であり、 iii）前記アドレス可能主メモリ手段及び前記複数のプ
   ロセッサ手段は対応ブロックのデータを変更できず、 ｆ）もし、前記使用モードフラグがプライベートである
   ならば、対応するあるアドレスの現在の所有者はデータ
   を変更できるのであり、 ｇ）また前記複数のプロセッサ手段の各々１つは、 ｉ）キャッシュヒット若しくはキャッシュミスを識別す
   るキャッシュ状態信号を発生する前記アドレス可能キャ
   ッシュメモリ手段に前記多数のデータブロックをアクセ
   スするためのプロセッササブシステム手段と、 ii）前記バス手段上に生起する複数のバストランザクシ
   ョンをモニタして、これらのバストランザクションを識
   別するバスモニタ状態信号を発生するためのバスインタ
   フェース手段と、および iii）前記キャッシュミス状態信号若しくは前記バスモ
   ニタ状態信号に応答して、前記複数のバストランザクシ
   ョンの任意の１つを開始させる開始手段とを有し、 ｈ）該開始手段は、 ｉ）ある１つのアドレスのデータブロックのコピーを獲
   得して、読み取るための読み取り要求パブリックと、 ii）ある１つのデータブロックのあるアドレスの所有権
   を獲得して、該アドレスの対応データを変更するための
   読み取り要求プライベートと、および iii）前記１つのプロセッサ手段によって所有されたア
   ドレスの所有権及び該１つのプロセッサ手段により変更
   されている対応データを前記アドレス可能主メモリ手段
   へ移すための書き込み変更とを包含している ことを特徴とする密結合コンピュータシステム。
2. 【請求項２】特許請求の範囲第１項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサによ
   る前記読み取り要求パブリック若しくは前記読み取り要
   求プライベートの開始に基づいて、アドレスの現在の所
   有者が前記１つのプロセッサ手段に対して読み取り応答
   をコミットする確認信号を発生することを特徴とする密
   結合コンピュータシステム。
3. 【請求項３】特許請求の範囲第２項に記載の密結合コン
   ピュータシステムにおいて、前記読み取り要求プライベ
   ートに対する確認信号に基づいて、アドレスの所有権が
   現在の所有者より前記１つのプロセッサ手段に移される
   ことを特徴とする密結合コンピュータシステム。
4. 【請求項４】特許請求の範囲第２項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサ手段
   に対して対応データを移動する前に、前記１つのプロセ
   ッサ手段により開始された前記読み取り要求パブリック
   に対する確認信号に基づいて、さらにまた対応データの
   前記移動の前に前記プロセッサ手段の他のものによって
   開始された読み取り要求プライベートの前記１つのプロ
   セッサ手段による受信に基づいて、前記１つのプロセッ
   サ手段が前記有効フラグを書き込んで、対応データを無
   効化することを特徴とする密結合コンピュータシステ
   ム。
5. 【請求項５】特許請求の範囲第２項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサ手段
   の前記アドレス可能キャッシュメモリ手段は、パブリッ
   クである１つのアドレスのデータのコピーを有し、かつ
   前記プロセッサ手段の他のものにより開始された読み取
   り要求プライベートの前記１つのプロセッサ手段による
   受信と確認に基づいて、前記１つのプロセッサ手段は前
   記有効フラグを書き込んで、データのコピーを無効化す
   ることを特徴とする密結合コンピュータシステム。
6. 【請求項６】特許請求の範囲第２項に記載の密結合コン
   ピュータシステムにおいて、アドレスを有するブロック
   の新データを前記アドレス可能主メモリ手段に入力する
   ための入力プロセッサ手段をさらに具備し、前記バス手
   段は書き込み新データである他のバストランザクション
   を支援し、前記入力プロセッサ手段は前記新データの入
   力に基づいて前記書き込み新データを開始させ、前記１
   つのプロセッサ手段は新データに対応するアドレスを有
   し、前記書き込み新データの確認信号の前記１つのプロ
   セッサ手段による受信に応じて、前記１つのプロセッサ
   手段は前記有効フラグを書き込んで、前記パブリックア
   ドレスのデータを無効化することを特徴とする密結合コ
   ンピュータシステム。
7. 【請求項７】特許請求の範囲第６項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサ手段
   により開始された前記読み取り要求プライベートに対す
   る確認信号に基づいて、アドレスの所有権が現在の所有
   者によって前記１つのプロセッサ手段にただちに移さ
   れ、続いて前記１つのプロセッサに該アドレスの対応デ
   ータを転送するため現在の所有者により読み取り応答が
   開始されることを特徴とする密結合コンピュータシステ
   ム。
8. 【請求項８】特許請求の範囲第６項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサ手段
   に対応データを移動する前に、前記書き込み新データの
   確認の前記１つのプロセッサ手段による受信に基づい
   て、前記１つのプロセッサ手段は前記有効フラグを書き
   込んで、対応データを無効化することを特徴とする密結
   合コンピュータシステム。
9. 【請求項９】特許請求の範囲第６項に記載の密結合コン
   ピュータシステムにおいて、前記１つのプロセッサ手段
   に対応データを転送する前に、前記１つのプロセッサ手
   段により開始された前記読み取り要求パブリックに対す
   る確認信号に基づいて、さらにまた対応データの転送前
   に、前記書き込み新データの確認の前記１つのプロセッ
   サ手段による受信に基づいて、前記１つのプロセッサ手
   段は前記有効フラグを書き込んで、対応データを無効化
   することを特徴とする密結合コンピュータシステム。
10. 【請求項１０】特許請求の範囲第１項に記載の密結合コ
    ンピュータシステムにおいて、前記複数のプロセッサ手
    段の各１つは前記複数のプロセッサ手段の他のものと直
    接に通信することができ、前記アドレス可能主メモリ手
    段に指定のデータブロックを転送することなく、各プロ
    セッサ手段間で前記データブロックを転送することがで
    きることを特徴とする密結合コンピュータシステム。
11. 【請求項１１】特許請求の範囲第２項に記載の密結合コ
    ンピュータシステムにおいて、現在の所有者はビジイ信
    号を発生して、読み取り要求パブリック若しくは読み取
    り要求プライベートの再開始を要求することができるこ
    とを特徴とする密結合コンピュータシステム。