JPH0945777A - 半導体集積回路の製造のための回路シミュレーション方法およびそのシミュレーション方法のための負荷モデル生成方法 - Google Patents

Abstract

(57)【要約】 【課題】 シミュレーション時間を短縮し、任意箇所の
回路シミュレーションを可能にすること。 【解決手段】 検証する基本セル回路を予め、テストデ
ータ作成工程で設定し当該箇所のテストデータを作成す
る。結合回路モデル作成工程で、この基本セル回路のシ
ミュレーションに関わる最小限の回路を抽出してモデル
化し、テストデータを当該シミュレーションモデルに特
化させる方法を取っている。回路の抽出に際しては、結
合回路モデル作成以前の負荷モデル生成工程で、検証箇
所の基本セルの入出力信号に接続されるいる規則的回路
の基本セル群を、当該箇所の入出力信号の負荷回路と
し、シミュレーション精度を低下させることなく、素子
数を低減してモデル化している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
製造方法の一部である半導体集積回路の回路シミュレー
ション方法およびそのシミュレーション方法のための負
荷モデル生成方法に関するものである。

【０００２】

【従来の技術】従来の回路シミュレーション方法では、
シミュレーションモデルをテストパターンに無関係に回
路全体からそのまま生成している。回路の大規模化によ
りシミュレーションモデルが、シミュレータの取扱える
回路規模の制限を越える場合やシミュレーション時間が
増大する場合は、部分回路毎にシミュレーションモデル
を生成していた。

【０００３】

【発明が解決しようとする課題】しかしながら、回路全
体からそのままシミュレーションモデルを生成する方法
を、メガビット、ギガビット級のメモリＬＳＩなどの大
規模回路に適用すると、回路シミュレータの扱える回路
規模の制限を越えたり、シミュレーション実行に膨大な
処理時間を必要とする等の問題があった。

【０００４】また、シミュレーションモデルの回路規模
を小さくするために、部分回路毎にシミュレーションモ
デルを生成する方法では部分回路間の検証が充分に行な
えなかったり、部分回路毎のテストデータを新たに作成
する必要がある、等の問題があった。

【０００５】

【課題を解決するための手段】第１の発明では、検証す
る基本セル回路を予め、テストデータ作成工程で設定し
当該箇所のテストデータを作成する。結合回路モデル作
成工程で、この基本セル回路のシミュレーションに関わ
る最小限の回路を抽出してモデル化し、テストデータを
当該シミュレーションモデルに特化させる方法を取って
いる。回路の抽出に際しては、結合回路モデル作成以前
の負荷モデル生成工程で、検証箇所の基本セルの入出力
信号に接続されている規則的回路の基本セル群を、当該
箇所の入出力信号の負荷回路とし、シミュレーション精
度を低下させることなく、素子数を低減してモデル化し
ている。

【０００６】第２の発明では、基本セル回路から指定さ
れた信号に対する負荷回路を、指定された負荷の近似モ
デルタイプに従い自動生成する。ここで扱う基本セル回
路は、論理ゲート、トランジスタ、及びそれらを含む下
位階層セルで構成されている。

【０００７】

【発明の実施の形態】

第１の発明 第１の発明が対象とする回路は、回路内に同一回路（基
本セルと呼ぶ）が複数個規則的に接続されている。基本
セルは互いに独立動作するもので、論理的 には同一機
能の回路である。また、基本セルは配置位置、アドレス
などにより判別でき、動作箇所が制御可能なものであ
る。

【０００８】図１は、第１の発明である規則性回路を有
するシミュレーション対象回路のシミュレーションモデ
ル生成方法のフローチャートである。以下、図１を参照
しつつ第１の発明のシミュレーション方法を説明する。

【０００９】基本セル作成工程（１００）では、シミュ
レーション対象回路の規則性回路に着目して回路分割さ
れた基本セルの回路設計を行なう。ここでは、従来と同
様の回路設計を行ない、基本セルの回路図（２００）
、シンボル図形（外形状、端子位置を図形表現した外
部仕様で、上位階層の回路図で識別し使用される図形）
を作成する。

【００１０】次に、負荷モデル生成工程（１１０）で
は、基本セルの回路図（２００）を入力し、検証回路に
関わる信号を指定（２０１）する。この信号が伝達され
る信号線に直接接続されている素子を負荷素子として抽
出し、それ以外の素子を削除することで、素子数を削減
した負荷モデル回路（２１０）、及びシンボル図形を生
成する。また、負荷モデル回路には、基本セルの何個分
に相当するかの個数パラメータ（ｎｘ）を指定可能な形
式で設定しておく。これにより、シミュレーションモデ
ル作成時に個数パラメータの値から負荷モデルの負荷の
値が決定できるようにしておく。従って、負荷モデルの
個数パラメータを変更することで検証回路の箇所を変更
したシミュレーションモデルが容易に生成できる。上記
基本セル作成工程（１００）及び負荷モデル生成工程
（１１０）を各々の規則性回路に対して行なう。

【００１１】この後、テストデータ作成工程（１２０）
では、規則性回路の検証箇所を決定し、動作箇所を制御
するテストデータ、基本セル回路のテストデータ、及び
規則性回路以外のテストデータを作成（２２０）する。
従って、検証箇所を変更してシミュレーションを実施す
る場合のテストデータは、動作箇所を制御するテストデ
ータのみを変更することで作成できる。

【００１２】次に、結合回路モデル作成工程（１３０）
では、作成された基本セル回路、及び、負荷モデル回路
を接続して結合回路モデル（２３０）を作成する。この
際、規則性回路の検証箇所の動作に影響がない回路を取
り除くことで規則性回路全体の素子数を低減する。負荷
モデル回路を接続する際、負荷モデルの規則性回路の個
数パラメータ（ｎｘ）を指定し、その個数より負荷モデ
ル回路の負荷の値を算出し設定する。

【００１３】最後に、シミュレーションモデル生成工程
（１４０）で、結合回路モデルの回路図を、従来方法と
同様に、回路シミュレータが扱える形式に変換しシミュ
レーションモデル（２４０）を出力する。

【００１４】図２〜図５は、第１の発明によるシミュレ
ーションモデルの回路圧縮処理の処理過程の概念図であ
る。図２は、規則性回路を持つシミューション対象の回
路図（本例では１次元の繰り返しの場合の例）を示して
いる。この回路図では、同一回路（３０１）が規則的に
ｍ個接続されて構成された規則性回路と規則性のない回
路（３００）とが接続されている。規則性回路のｎ番目
の回路（３０１）をシミュレーションする際のシミュレ
ーションモデルを生成する場合を例に処理概要を説明す
る。

【００１５】まず、図３に示すような規則的に接続され
る基本セル（４００）の回路図を従来の設計手法に従い
設計する。この基本セルは図２の同一回路（３０１）に
相当する。基本セル内に太枠（４１０）（４２０）で示
された回路は、下位階層セルと呼ぶものであるが、この
発明の説明上特に必要でないためその詳細な説明は省略
する。次に、基本セルが規則的に接続された場合に、負
荷として扱う信号が伝送される信号線（４３０）（４４
０）（４５０）に着目して同一ノードに接続されている
トランジスタ等の負荷素子のみを抽出する。さらに、そ
れ以外の素子、下位階層セルを削除し、空き端子処理し
た負荷モデル回路を生成する。図４に生成した負荷モデ
ル回路（５００）の例を示す。ここで負荷の値は、規則
的に接続された基本セル回路の個数（ｎｘ）を係数とし
て、負荷の値が算出可能な関数の形式（５１０）で設定
されている。

【００１６】次に、規則的に接続される基本セルのシミ
ュレーションしたい箇所（ｎ）に基づき、その箇所を検
証するためのテストデータを作成する。その後、検証箇
所（ｎ）、基本セル回路（４００）、負荷モデル回路
（６１０）（６２０）、および規則性のない回路（３０
０）を結線し、結合回路モデルを作成する。ここで、各
負荷モデル回路に、個数パラメータ（ｎ−１）、（ｍ−
ｎ）を与え、設定されていた関数に基づき内部負荷の値
を算出し設定する。図５に、作成した結合回路モデルの
例を示す。この個数パラメータを変更することで、検証
箇所を切替えた結合回路モデルを作成している。最後
に、結合回路モデルからシミュレータの扱えるシミュレ
ーションモデルを生成する。

【００１７】以上説明したように、第１の発明によれ
ば、規則的に接続する基本セル群の動作検証箇所を特定
させることで、検証箇所に無関係な基本セルの回路を削
除でき、シミュレーションモデルの素子数が低減でき
る。 また、検証箇所の信号が通過する基本セルを、検
証回路に対する負荷回路としてモデル化し、当該負荷モ
デルと置換することで、素子数の削減と共にシミュレー
ション精度の低下を防止できる。従って、規則性回路を
有する大規模回路の回路シミュレーションモデルの素子
数が低減でき、シミュレーション実行時間の短縮が可能
となる。

【００１８】また、第１の発明によれば、等価な負荷モ
デルに置換する際、負荷モデルの負荷の値を外部より変
更可能な形式でモデル作成しておくことで、規則的な回
路の検証箇所が変更でき、回路の任意の箇所を検証でき
るシミュレーションモデルが容易に生成できる。さら
に、テストデータの検証箇所の制御データを変更するこ
とで、任意箇所の回路シミュレーションが可能となる。

【００１９】第２の発明 上述の第１の発明における負荷モデル生成工程において
は、基本セルの回路図を参照しながら、人手により、着
目信号に対する負荷素子を抽出し、それらを接続、結合
して等価な負荷回路となるようモデル化していた。しか
し、人手による作成では、作業効率が悪く、また作成ミ
スが発生する等の問題があった。そこで、この発明の第
２の発明ではこの問題を解決する負荷モデルの自動生成
方法を提案している。

【００２０】第２の発明は、基本セル回路から指定され
た信号に対する負荷回路を、指定された負荷の近似モデ
ルタイプに従い自動生成することを特徴とする。ここで
扱う基本セル回路は、論理ゲート、トランジスタ、及び
それらを含む下位階層セル（下位セルと呼ぶ）で構成さ
れている。

【００２１】図６は、第２の発明に係わる負荷モデル回
路の自動生成処理のフローチャートである。指定データ
入力処理（７００）は、基本セル回路名、負荷回路を付
与する信号名、負荷トランジスタの近似タイプ、配線Ｒ
Ｃモデルの分割数、配線抵抗・容量の負荷モデル（配線
ＲＣモデルと呼ぶ）、及びその配線抵抗値、配線容量値
などの指示データ（８００）を入力し、指示データテー
ブル（８１０）に記憶する。そして、指定された基本セ
ル回路名のネットデータ（８２０）を入力する。ここ
で、基本セル回路、配線抵抗・容量の負荷モデル、配線
抵抗・容量の値は、本処理以前に事前に準備されている
ものとする。

【００２２】次に、負荷Ｔｒ抽出処理（７１０）、負荷
Ｔｒ結合処理（７２０）を指定された信号数回繰り返
し、指定信号名と接続のあるトランジスタをすべて抽出
し、当該信号の負荷となるトランジスタ（負荷Ｔｒと呼
ぶ）として接続し、負荷Ｔｒ回路（８４０）として出力
する。

【００２３】負荷Ｔｒ抽出処理（７１０）では、指定信
号に接続されるトランジスタをすべて抽出し、その指定
信号と接続していない端子の接続は、バックバイアス用
の端子を除いてカットする。カットした端子は、バック
バイアス用の端子と接続し、負荷Ｔｒ回路（８３０）と
してメモリに格納する。指定信号の接続先に下位セルが
ある場合は、トランジスタが見つかるまで階層展開して
行く。負荷Ｔｒ結合処理（７２０）では、負荷Ｔｒ抽出
処理で作成された負荷Ｔｒ回路（８３０）を入力し、各
トランジスタをトランジスタタイプ、端子の接続内容、
ゲート長により結合させ、素子数を減少させる。結合の
条件は、トランジスタタイプが同一で、かつ各端子の接
続先が同一なトランジスタ同士で、ゲート長が同じもの
とする。結合条件に適合したトランジスタは、それらの
ゲート幅の総和を持つトランジスタに１つだけ変更し、
それ以外のトランジスタ、接続をすべて削除することで
結合する。結合できるトランジスタがなくなるまで上記
処理を行ない、結果を負荷Ｔｒ回路（８４０）として出
力する。

【００２４】負荷モデル作成処理（７３０）で、指定信
号ごとに出力さた負荷Ｔｒ回路を、指示データである負
荷トランジスタの近似タイプ、配線ＲＣモデルの分割数
に従い、負荷Ｔｒ回路の分散、配線ＲＣモデルの挿入を
行ない、負荷モデル回路のネットデータ（８６０）を作
成する。その際、負荷Ｔｒ回路のゲート幅、配線ＲＣモ
デル内の配線抵抗値・容量値を指定された配線抵抗値・
容量値から算出し設定する。

【００２５】最後に、負荷モデルシンボル作成処理（７
４０）で、基本セル回路のシンボルデータ（８８０）を
入力し、指定信号の端子以外の端子データをすべて削除
し、負荷モデルのシンボルデータ（８７０）として出力
する。セルの外形状、指定信号の端子位置をそのまま保
持することで、基本セルを使用している上位セルにおい
て、本負荷モデルとの入れ換えがそのまま可能となる。

【００２６】図７および図８は、第２の発明の自動処理
における負荷Ｔｒ回路作成の処理概要を示したものであ
る。図７は、負荷モデル回路を生成する基本セル回路の
図である。本基本セルは、８個の端子と３個のＰ型トラ
ンジスタｔｒ１、ｔｒ８、ｔｒ１０、４個のＮ型トラン
ジスタｔｒ２、ｔｒ５、ｔｒ７、ｔｒ９、及び１個の下
位セル（８０１）で構成されている。

【００２７】ここで、負荷モデル回路生成の指定信号に
端子ａの信号が指定された場合を例に各処理の概要を示
す。まず、負荷Ｔｒ抽出処理では、指定信号に端子ａが
指定されると、端子ａに接続するトランジスタｔｒ１、
ｔｒ２の接続データを抽出する。更に下位セルとの接続
により、当該下位セルを順次展開して行き、接続先のＮ
型トランジスタｔｒ３、Ｐ型トランジスタｔｒ４を抽出
する。その際、それらトランジスタのバックバイアス用
端子（矢印で表示：以下同じ）の接続データもその接続
先データと共に抽出する。

【００２８】次に、抽出した各トランジスタの端子で接
続先がない空き状態の端子を、当該トランジスタのバッ
クバイアス用端子と接続する。本処理により、指定信号
の負荷Ｔｒに関する回路モデルが作成され、信号負荷に
無関係なトランジスタが削除される。図８の上部は、負
荷Ｔｒ抽出処理後の負荷Ｔｒ回路の図である。負荷Ｔｒ
結合処理では、抽出した負荷Ｔｒ回路を入力し、結合で
きる負荷Ｔｒを検索し結合する。結合条件は、トランジ
スタの型、ゲート長が同一で、かつ各端子の接続先がす
べて同一のものとする。

【００２９】図８の上部では、トランジスタｔｒ１、ｔ
ｒ４及びトランジスタｔｒ２、ｔｒ３がその条件を満た
している。結合条件を満たすトランジスタを順次検索
し、それらのゲート幅を累積加算したトランジスタを残
し、それ以外を削除することで結合処理を行なってい
る。図８の下部は、負荷Ｔｒ結合処理後の負荷Ｔｒ回路
の例である。この図で、トランジスタｔｒＡは、図８の
上部中のトランジスタｔｒ１、ｔｒ４が結合されたもの
で、そのゲート幅には各ゲート幅を加算したもの（ｗ４
＋ｗ１）を設定する。ｔｒＢも同様に、トランジスタｔ
ｒ２、ｔｒ３が結合され各ゲート幅を加算した（ｗ３＋
ｗ２）を設定する。以上の処理をすべてのトランジスタ
について行ない、結合条件に一致するものがなくなった
時点で本処理を終了する。本結合処理により、負荷Ｔｒ
回路のトランジスタ数を更に削減している。この負荷Ｔ
ｒ抽出処理、負荷Ｔｒ結合処理を指定された信号数回繰
り返し、負荷Ｔｒ回路を出力する。

【００３０】負荷モデル作成処理では、負荷Ｔｒ回路を
指示データである負荷トランジスタの近似タイプ、配線
ＲＣモデルの分割数、及び指定の配線ＲＣモデルに従
い、負荷Ｔｒ回路を分散して指定された配線ＲＣモデル
の挿入を行ない、指定信号の配線負荷をモデル化する。
図９は、負荷トランジスタの近似タイプ、配線ＲＣモデ
ルの分割数に対応する負荷モデル回路の回路構成、及び
その際の負荷Ｔｒ回路の各トランジスタのゲート幅、配
線ＲＣモデルへ設定する配線抵抗値、配線容量値の算出
方法を示したもので、負荷モデル回路作成の処理内容を
図表化したものである。

【００３１】負荷トランジスタの近似タイプは、Ｌ型、
π型、Ｔ型の３タイプで指定でき、配線ＲＣモデルの分
割数とで回路構成を決定する。図中の破線で囲んだ部分
が、分割数（ｎ）により増減する。その分割数と近似タ
イプにより、負荷Ｔｒ回路の各トランジスタのゲート
幅、配線ＲＣモデルの抵抗値、容量値の算出方法を設定
している。図中の（ｇｗ）は、負荷Ｔｒ結合処理で出力
された負荷Ｔｒ回路内の各トランジスタに設定されてい
る分割前のゲート幅であり、分割された負荷Ｔｒ回路の
各トランジスタのゲート幅は、当該ゲート幅（ｇｗ）と
分割数、及びその配置位置により算出する。図中の（Ｒ
Ｖ）、（ＲＣ）は、指示データで指定された配線抵抗
値、配線容量値を示し、分割された配線ＲＣモデルへの
設定値を算出するのに用いている。なお、配線ＲＣモデ
ルは、配線容量、配線抵抗をモデル化したセルとして予
め作成しておき、その値は、セル挿入時に外部より設定
できるようにしている。

【００３２】負荷モデル作成処理では、指示データと対
応する回路構成に従い、負荷モデル回路のネットデータ
を作成し、各負荷Ｔｒ回路内のトランジスタのゲート長
の設定、各配線ＲＣモデル内の配線抵抗値、配線容量値
の設定を行なう。図１０は、図８の負荷Ｔｒ回路を配線
ＲＣモデルの分割数＝２、負荷トランジスタの近似タイ
プ＝Ｌ型、配線抵抗値＝ＲＶ、配線容量値＝ＲＣを指定
して生成した負荷モデル回路の図である。

【００３３】最後に、シンボル図形作成処理で、基本セ
ル回路のシンボル図形を入力し、シンボル図形中の端子
で、作成した負荷モデル回路に対応する端子がないもの
を削除し、負荷モデル回路のシンボル図形として出力す
る。これにより、基本セルのシンボル図形と負荷モデル
回路の外形状、及び対応する端子位置は保持され、基本
セルの負荷モデル回路への置換えを容易にしている。

【００３４】以上説明したように、第２の発明によれ
ば、第１の実施例における負荷モデル生成工程を自動化
でき、人手作成時に比べ、作成ミスの削減、作成時間の
短縮が図れる。また、負荷トランジスタのモデル化にお
いて、近似タイプの選択、及び挿入する配線ＲＣモデル
の指定が自由に行なえること、及び配線抵抗値、配線容
量値を外部より指示できるため想定値やレイアウト結果
から抽出した値を指定できることから、要求されるシミ
ュレーション精度にあった負荷モデル回路が作成でき
る。

【００３５】第１の発明では、基本セルが１次元に配列
された対象回路に適用した例を説明したが、検証箇所を
テストデータで制御可能な回路であれば、２次元、３次
元の配列を持つ回路にも適用可能である。例えば、Ｘア
ドレス、Ｙアドレスによって検証箇所が制御できる２次
元配列のメモリセルアレイなどがある。また、第２の発
明では、連続する基本セルの負荷モデル回路の作成処理
を例に説明したが、シミュレーション実行において信号
の負荷として扱える回路であれば、連続の有無に関わら
ず適用可能である。

【００３６】

【発明の効果】第１の発明によれば、規則性回路を有す
る大規模回路の回路シミュレーションモデルの素子数が
低減でき、シミュレーション実行時間の短縮が可能とな
る。また、等価な負荷モデルに置換する際、負荷モデル
の負荷の値を外部より変更可能な形式でモデル作成して
おくことで、規則的な回路の検証箇所が変更でき、回路
の任意の箇所を検証できるシミュレーションモデルが容
易に生成できる。さらに、テストデータの検証箇所の制
御データを変更することで、任意箇所の回路シミュレー
ションが可能となる。第２の発明によれば、第１の発明
における負荷モデル生成工程を自動化でき、人手作成時
に比べ、作成ミスの削減、作成時間の短縮が図れる。ま
た、負荷トランジスタのモデル化において、近似タイプ
の選択、及び挿入する配線ＲＣモデルの指定が自由に行
なえること、及び配線抵抗値、配線容量値を外部より指
示できるため想定値やレイアウト結果から抽出した値を
指定できることから、要求されるシミュレーション精度
にあった負荷モデル回路が作成できる。

【図面の簡単な説明】

【図１】第１の発明のシミュレーションモデルの回路圧
縮方法の実施過程フローチャート

【図２】規則性回路を持つシミュレーションモデル対象
の回路図

【図３】基本セルの回路図

【図４】生成した負荷モデル図

【図５】結合モデル図

【図６】第２の発明の負荷モデル回路の自動生成処理フ
ローチャート

【図７】基本セル回路図

【図８】負荷Ｔｒ回路作成の処理概要図

【図９】第２の発明の負荷モデル回路の回路構成内容を
示す図表

【図１０】作成された負荷モデル回路図

【符号の説明】

１００ 基本セル作成工程 １１０ 負荷モデル生成工程 １２０ テストデータ作成工程 １３０ 結合回路モデル作成工程 １４０ シミュレーションモデル生成工程 ７００ 指定データ入力工程 ７１０ 負荷Ｔｒ抽出工程 ７２０ 負荷Ｔｒ結合工程 ７３０ 負荷モデル作成工程 ７４０ シンボル図形作成工程

Claims (3)

【特許請求の範囲】
1. 【請求項１】 規則的に接続された同一回路および不規
   則的回路とを有する半導体集積回路の製造のためのシミ
   ュレーション方法において、 検証すべき前記同一回路に係わる信号を特定し、この信
   号が伝達される信号線に直接接続されている素子のみを
   抽出して負荷モデル回路を生成する工程と、 回路シミュレーションの検証箇所を特定し、この検証箇
   所を制御するテストデータ、前記同一回路のテストデー
   タおよび前記不規則的回路のテストデータを作成する工
   程と、 前記検証箇所との入出力信号を持たない回路を削除し、
   検証箇所の前記同一回路と前記負荷モデル回路および前
   記不規則的回路を結合して結合回路モデルを作成する工
   程と、 この結合回路モデルに基づいて回路シミュレーションモ
   デルを出力する工程と、 このシミュレーションモデルによって回路シミュレーシ
   ョンを行なう工程とを有する半導体集積回路の製造のた
   めの回路シミュレーション方法。
2. 【請求項２】 前記負荷モデル回路生成工程において、
   前記負荷モデル回路には前記同一回路の何個分に相当す
   るかを示す個数パラメータを設定し、このパラメータの
   値により前記負荷モデル回路の負荷の値を決定する請求
   項１記載の回路シミュレーション方法。
3. 【請求項３】 負荷モデルを用いて規則的に接続された
   同一回路および不規則的回路とを有する半導体集積回路
   の製造のための回路シミュレーションを行なう方法にお
   ける負荷モデル生成方法において、 前記同一回路および不規則的回路とから指定された信号
   線に直接接続されたトランジスタを負荷トランジスタと
   して抽出する工程と、 抽出された負荷トランジスタをトランジスタのタイプ、
   ゲート長、ゲート幅を考慮してトランジスタを結合し、
   負荷トランジスタ回路を生成する工程と、 あらかじめ入力された負荷トランジスタの近似タイプを
   前記生成された負荷トランジスタ回路のデータから推定
   し、推定した負荷トランジスタの近似タイプおよび配線
   の分割数とから、配線抵抗値、配線容量値および負荷ト
   ランジスタのゲート幅を計算して負荷モデルを作成する
   工程とを有する負荷モデル生成方法。