JPH0945797A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0945797A JPH0945797A JP7190365A JP19036595A JPH0945797A JP H0945797 A JPH0945797 A JP H0945797A JP 7190365 A JP7190365 A JP 7190365A JP 19036595 A JP19036595 A JP 19036595A JP H0945797 A JPH0945797 A JP H0945797A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【目的】 微細化を進めても、フォトレジストによる浮
遊ゲート電極のパターニングが容易かつ確実に行われる
不揮発性半導体記憶装置の製造方法を提供する。 【構成】 半導体基板１の一主面上に、気相成長法によ
り成長させた酸化シリコン膜よりなる素子分離絶縁膜２
によって分離された活性領域を形成する。次に、その活
性領域上にゲート絶縁膜４を介して浮遊ゲート電極用の
ポリシリコン膜５を埋め込む。ポリシリコン膜５の膜厚
を活性領域の幅の１／２以上にすることにより、ポリシ
リコン膜５上に塗布されの表面に深い溝が発生すること
を抑制する。これにより、ポリシリコン膜５上にフォト
レジストによる浮遊ゲート電極のパターニングを行う際
に、レジスト除去部分のレジスト残りが発生しにくくな
る。
遊ゲート電極のパターニングが容易かつ確実に行われる
不揮発性半導体記憶装置の製造方法を提供する。 【構成】 半導体基板１の一主面上に、気相成長法によ
り成長させた酸化シリコン膜よりなる素子分離絶縁膜２
によって分離された活性領域を形成する。次に、その活
性領域上にゲート絶縁膜４を介して浮遊ゲート電極用の
ポリシリコン膜５を埋め込む。ポリシリコン膜５の膜厚
を活性領域の幅の１／２以上にすることにより、ポリシ
リコン膜５上に塗布されの表面に深い溝が発生すること
を抑制する。これにより、ポリシリコン膜５上にフォト
レジストによる浮遊ゲート電極のパターニングを行う際
に、レジスト除去部分のレジスト残りが発生しにくくな
る。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲート型の半
導体記憶装置の製造方法に関するものである。
導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】電気的に書き込み及び消去可能な不揮発
性メモリとして、浮遊ゲート型の不揮発性メモリがよく
知られている。この不揮発性メモリは、ソース領域とド
レイン領域との間にあって、半導体基板内のチャネル領
域から電気的に絶縁され、このチャネル領域を覆うよう
に配置された電気的に浮動している導電性ゲート電極
（浮遊ゲート電極）を備え、この浮遊ゲート電極上に絶
縁膜を介して制御ゲート電極が配置されたスタックゲー
ト構造を有している。
性メモリとして、浮遊ゲート型の不揮発性メモリがよく
知られている。この不揮発性メモリは、ソース領域とド
レイン領域との間にあって、半導体基板内のチャネル領
域から電気的に絶縁され、このチャネル領域を覆うよう
に配置された電気的に浮動している導電性ゲート電極
（浮遊ゲート電極）を備え、この浮遊ゲート電極上に絶
縁膜を介して制御ゲート電極が配置されたスタックゲー
ト構造を有している。
【０００３】このような浮遊ゲート構造の不揮発性メモ
リトランジスタのしきい値電圧は、浮遊ゲート電極中に
保持されている電荷量によって制御される。すなわち、
チャネル領域から薄いゲート絶縁膜を介して浮遊ゲート
電極へ電子を注入することにより、トランジスタは書き
込み状態となる。
リトランジスタのしきい値電圧は、浮遊ゲート電極中に
保持されている電荷量によって制御される。すなわち、
チャネル領域から薄いゲート絶縁膜を介して浮遊ゲート
電極へ電子を注入することにより、トランジスタは書き
込み状態となる。
【０００４】一方、消去は、トンネル現象を有する非常
に薄いゲート絶縁膜を介してソース領域に電圧を印加
し、浮遊ゲート電極からソース領域へ電子を転送するこ
とによって行われる。また、最近では、消去用の第三の
電極を備え、浮遊ゲート電極から第三の電極へ電子を転
送することにより消去を行うものも知られている。
に薄いゲート絶縁膜を介してソース領域に電圧を印加
し、浮遊ゲート電極からソース領域へ電子を転送するこ
とによって行われる。また、最近では、消去用の第三の
電極を備え、浮遊ゲート電極から第三の電極へ電子を転
送することにより消去を行うものも知られている。
【０００５】また、トランジスタの状態を読み出す方法
は、ドレイン領域と制御ゲート電極に動作電圧を印加
し、ソース領域−ドレイン領域間に流れる電流のレベル
を検出することにより行なう。
は、ドレイン領域と制御ゲート電極に動作電圧を印加
し、ソース領域−ドレイン領域間に流れる電流のレベル
を検出することにより行なう。
【０００６】近年、不揮発性メモリの高集積化に伴い、
メモリセルの微細化が行われており、素子分離絶縁膜に
囲まれた活性領域が微細化によって狭くなり、浮遊ゲー
ト電極が活性領域に埋め込まれている構造の不揮発性メ
モリが用いられるようになってきている。
メモリセルの微細化が行われており、素子分離絶縁膜に
囲まれた活性領域が微細化によって狭くなり、浮遊ゲー
ト電極が活性領域に埋め込まれている構造の不揮発性メ
モリが用いられるようになってきている。
【０００７】以下に、図７に示す従来の浮遊ゲート型不
揮発性メモリの製造方法を図８〜１３の工程順断面概略
図にしたがって説明する。なお、図１２は図１１に示す
工程における不揮発性メモリの平面概略図である。
揮発性メモリの製造方法を図８〜１３の工程順断面概略
図にしたがって説明する。なお、図１２は図１１に示す
工程における不揮発性メモリの平面概略図である。
【０００８】まず、図８に示すように半導体基板１０１
の一主面上に公知の気相成長法により成長させた酸化シ
リコン膜からなる素子分離絶縁膜１０２を形成する。次
に、図９に示すように、素子分離絶縁膜１０２の側壁に
公知の気相成長法と異方性ドライエッチングにより酸化
シリコン膜からなるサイドウォール１０３を形成する。
次に、図１０に示すように、半導体基板１０１を酸化
し、ゲート絶縁膜１０４を形成し、その上にリンをドー
プしたポリシリコン膜１０５を堆積する。
の一主面上に公知の気相成長法により成長させた酸化シ
リコン膜からなる素子分離絶縁膜１０２を形成する。次
に、図９に示すように、素子分離絶縁膜１０２の側壁に
公知の気相成長法と異方性ドライエッチングにより酸化
シリコン膜からなるサイドウォール１０３を形成する。
次に、図１０に示すように、半導体基板１０１を酸化
し、ゲート絶縁膜１０４を形成し、その上にリンをドー
プしたポリシリコン膜１０５を堆積する。
【０００９】次に、図１１に示すように、フォトレジス
トを用いた公知のフォトエッチング技術によりパターニ
ングを行ない、公知の異方性ドライエッチング技術によ
り、ポリシリコン膜１０５をドライエッチングし、浮遊
ゲート電極１０６を形成する。次に、図１３に示すよう
に、浮遊ゲート電極１０６上に層間絶縁膜１０７、リン
をドープしたポリシリコン膜１０８を順次形成する。次
に、図１４のように、フォトレジストを用いた公知のフ
ォトエッチング技術によりパターニングを行ない、公知
の異方性ドライエッチング技術により、前記ポリシリコ
ン膜１０８をドライエッチングし、制御ゲート電極１０
９を形成する。
トを用いた公知のフォトエッチング技術によりパターニ
ングを行ない、公知の異方性ドライエッチング技術によ
り、ポリシリコン膜１０５をドライエッチングし、浮遊
ゲート電極１０６を形成する。次に、図１３に示すよう
に、浮遊ゲート電極１０６上に層間絶縁膜１０７、リン
をドープしたポリシリコン膜１０８を順次形成する。次
に、図１４のように、フォトレジストを用いた公知のフ
ォトエッチング技術によりパターニングを行ない、公知
の異方性ドライエッチング技術により、前記ポリシリコ
ン膜１０８をドライエッチングし、制御ゲート電極１０
９を形成する。
【００１０】
【発明が解決しようとする課題】しかしながら上記のよ
うな製造方法において、ポリシリコン膜１０５をドライ
エッチングして浮遊ゲート電極１０６を形成する際に、
図１２に示すように、ポリシリコン膜１０５のエッチン
グ残りが生じて隣接する浮遊ゲート電極１０６間にショ
ート状態が発生することがある。つまり、浮遊ゲート電
極１０６をフォトレジストを用いたフォトエッチング技
術によりパターニングする工程において、ポリシリコン
膜１０５の中央部の溝（窪み）にレジスト残りが生ずる
ことがあり、これが原因となって上記のエッチング残り
が生ずることがわかった。
うな製造方法において、ポリシリコン膜１０５をドライ
エッチングして浮遊ゲート電極１０６を形成する際に、
図１２に示すように、ポリシリコン膜１０５のエッチン
グ残りが生じて隣接する浮遊ゲート電極１０６間にショ
ート状態が発生することがある。つまり、浮遊ゲート電
極１０６をフォトレジストを用いたフォトエッチング技
術によりパターニングする工程において、ポリシリコン
膜１０５の中央部の溝（窪み）にレジスト残りが生ずる
ことがあり、これが原因となって上記のエッチング残り
が生ずることがわかった。
【００１１】本発明は上記のような従来の課題を解決す
るもので、メモリセルの微細化を進めても、フォトレジ
ストによる浮遊ゲート電極のパターニングを容易かつ確
実なものとし、隣接する浮遊ゲート電極間にショートが
生じにくい半導体記憶装置の製造方法を提供することを
目的とする。
るもので、メモリセルの微細化を進めても、フォトレジ
ストによる浮遊ゲート電極のパターニングを容易かつ確
実なものとし、隣接する浮遊ゲート電極間にショートが
生じにくい半導体記憶装置の製造方法を提供することを
目的とする。
【００１２】
【課題を解決するための手段】研究の結果、前述ような
ポリシリコン膜１０５の中央溝のレジスト残りは、ポリ
シリコン膜１０５の膜厚がサイドウォール１０３間の活
性領域の幅の１／２以下の場合に生じやすいことがわか
った。この場合、中央溝が深くなり、その部分のレジス
トが除去されにくくなるのである。
ポリシリコン膜１０５の中央溝のレジスト残りは、ポリ
シリコン膜１０５の膜厚がサイドウォール１０３間の活
性領域の幅の１／２以下の場合に生じやすいことがわか
った。この場合、中央溝が深くなり、その部分のレジス
トが除去されにくくなるのである。
【００１３】そこで、本発明による半導体記憶装置の製
造方法では、浮遊ゲート電極の膜厚、つまり、リンをド
ープした浮遊ゲート電極用のポリシリコン膜の膜厚を活
性領域の幅の１／２以上にする。これによって、ポリシ
リコン膜の中央部に深い溝が生じにくくなり、フォトレ
ジストによるパターンニングの際にレジスト残りが発生
しにくくなる。したがって、浮遊ゲート電極のパターニ
ングが容易かつ確実なものとなり、隣接する浮遊ゲート
電極間にショートが生じにくくなる。
造方法では、浮遊ゲート電極の膜厚、つまり、リンをド
ープした浮遊ゲート電極用のポリシリコン膜の膜厚を活
性領域の幅の１／２以上にする。これによって、ポリシ
リコン膜の中央部に深い溝が生じにくくなり、フォトレ
ジストによるパターンニングの際にレジスト残りが発生
しにくくなる。したがって、浮遊ゲート電極のパターニ
ングが容易かつ確実なものとなり、隣接する浮遊ゲート
電極間にショートが生じにくくなる。
【００１４】
【発明の実施の形態】以下、本発明による製造方法の好
ましい実施形態について、図１〜６の工程順断面概略図
に沿って説明する。
ましい実施形態について、図１〜６の工程順断面概略図
に沿って説明する。
【００１５】まず、図１に示すように、半導体基板１の
一主面上に公知の気相成長法により酸化シリコン膜を例
えば５００nm堆積させた後、公知のフォトエッチング技
術により、活性領域となる部分を開孔するようにパター
ニングを行なって、素子分離絶縁膜２を形成する。活性
領域の幅は例えば６００nmとする。次に、図２に示すよ
うに、公知の気相成長法により酸化シリコン膜を例えば
２００nm堆積し、公知の異方性ドライエッチング技術に
より素子分離絶縁膜２の側壁に酸化シリコン膜よりなる
約１００nmのサイドウォール３を形成する。この場合、
サイドウォール３間の活性領域の幅は約４００nmとな
る。
一主面上に公知の気相成長法により酸化シリコン膜を例
えば５００nm堆積させた後、公知のフォトエッチング技
術により、活性領域となる部分を開孔するようにパター
ニングを行なって、素子分離絶縁膜２を形成する。活性
領域の幅は例えば６００nmとする。次に、図２に示すよ
うに、公知の気相成長法により酸化シリコン膜を例えば
２００nm堆積し、公知の異方性ドライエッチング技術に
より素子分離絶縁膜２の側壁に酸化シリコン膜よりなる
約１００nmのサイドウォール３を形成する。この場合、
サイドウォール３間の活性領域の幅は約４００nmとな
る。
【００１６】次に、図３に示すように、半導体基板１を
３０nm程度酸化し、ゲート絶縁膜４を形成する。次に、
公知の気相成長法により、リンをドープ（約２×１０20
ｃｍ -3）したポリシリコン膜５を活性領域に埋め込む。
このとき、ポリシリコン膜５を活性領域の幅４００nmの
１／２以上（例えば３００nm）堆積することが重要であ
る。これによって、サイドウォール３間が埋め込まれ、
ポリシリコン膜５の表面中央部の窪みは小さくなる。
３０nm程度酸化し、ゲート絶縁膜４を形成する。次に、
公知の気相成長法により、リンをドープ（約２×１０20
ｃｍ -3）したポリシリコン膜５を活性領域に埋め込む。
このとき、ポリシリコン膜５を活性領域の幅４００nmの
１／２以上（例えば３００nm）堆積することが重要であ
る。これによって、サイドウォール３間が埋め込まれ、
ポリシリコン膜５の表面中央部の窪みは小さくなる。
【００１７】次に、図４に示すように、フォトレジスト
を例えば１．２μｍ塗布し、公知のフォトエッチング技
術により浮遊ゲート電極形成用マスクパターン６を形成
する。この際、ポリシリコン膜５の表面中央部の窪みが
深くないので、レジスト除去部分にレジスト残りが発生
しにくく、浮遊ゲート電極形成用マスクパターン６の形
成が容易かつ確実に行われる。
を例えば１．２μｍ塗布し、公知のフォトエッチング技
術により浮遊ゲート電極形成用マスクパターン６を形成
する。この際、ポリシリコン膜５の表面中央部の窪みが
深くないので、レジスト除去部分にレジスト残りが発生
しにくく、浮遊ゲート電極形成用マスクパターン６の形
成が容易かつ確実に行われる。
【００１８】次に、図５に示すように、公知の異方性ド
ライエッチング技術により、ポリシリコン膜５をドライ
エッチングして浮遊ゲート電極７を形成する。次いで、
浮遊ゲート電極７上に公知の気相成長法により酸化シリ
コン膜を例えば２０nm堆積し、その後、１０００℃程度
の酸素雰囲気中で熱酸化を行ない、層間絶縁膜８を形成
する。次いで、リンをドープ（約２×１０20cm-3）した
ポリシリコン膜９を堆積する。
ライエッチング技術により、ポリシリコン膜５をドライ
エッチングして浮遊ゲート電極７を形成する。次いで、
浮遊ゲート電極７上に公知の気相成長法により酸化シリ
コン膜を例えば２０nm堆積し、その後、１０００℃程度
の酸素雰囲気中で熱酸化を行ない、層間絶縁膜８を形成
する。次いで、リンをドープ（約２×１０20cm-3）した
ポリシリコン膜９を堆積する。
【００１９】次に、図６に示すように、公知のフォトエ
ッチング技術によりパターニングを行ない、公知の異方
性ドライエッチング技術によりポリシリコン膜９をエッ
チングして制御ゲート電極１０を形成する。この後に続
く金属配線工程、保護膜形成工程およびボンディングパ
ッド形成工程については、周知の工程であり図示及び説
明を省略する。
ッチング技術によりパターニングを行ない、公知の異方
性ドライエッチング技術によりポリシリコン膜９をエッ
チングして制御ゲート電極１０を形成する。この後に続
く金属配線工程、保護膜形成工程およびボンディングパ
ッド形成工程については、周知の工程であり図示及び説
明を省略する。
【００２０】なお、上記の実施形態は、スタックゲート
型の不揮発性半導体記憶装置について説明したが、本発
明はスプリットゲート型の不揮発性半導体記憶装置の製
造方法にも適用することができる。また、層間絶縁膜８
に気相成長法の酸化シリコン膜を用いる代わりに、ＯＮ
（酸化シリコン膜−窒化シリコン膜）膜、ＯＮＯ（酸化
シリコン膜−窒化シリコン膜−酸化シリコン膜）膜、ポ
リシリコン酸化膜を用いてもよい。
型の不揮発性半導体記憶装置について説明したが、本発
明はスプリットゲート型の不揮発性半導体記憶装置の製
造方法にも適用することができる。また、層間絶縁膜８
に気相成長法の酸化シリコン膜を用いる代わりに、ＯＮ
（酸化シリコン膜−窒化シリコン膜）膜、ＯＮＯ（酸化
シリコン膜−窒化シリコン膜−酸化シリコン膜）膜、ポ
リシリコン酸化膜を用いてもよい。
【００２１】
【発明の効果】以上、説明したように、本発明の半導体
記憶装置の製造方法によれば、浮遊ゲート電極となるポ
リシリコン膜の表面に深い溝が生じにくく、レジスト残
りに起因する隣接電極間のショートブリッジが発生しに
くい。従って、微細化を進めても、フォトレジストを用
いた浮遊ゲート電極のパターニングを容易かつ確実なも
のとすることが可能になり、浮遊ゲート型半導体記憶装
置の高集積化に大きく寄与する。
記憶装置の製造方法によれば、浮遊ゲート電極となるポ
リシリコン膜の表面に深い溝が生じにくく、レジスト残
りに起因する隣接電極間のショートブリッジが発生しに
くい。従って、微細化を進めても、フォトレジストを用
いた浮遊ゲート電極のパターニングを容易かつ確実なも
のとすることが可能になり、浮遊ゲート型半導体記憶装
置の高集積化に大きく寄与する。
【図１】本発明による半導体記憶装置の製造方法に係る
最初の工程を示す断面概略図
最初の工程を示す断面概略図
【図２】図１の工程に続く工程を示す断面概略図
【図３】図２の工程に続く工程を示す断面概略図
【図４】図３の工程に続く工程を示す断面概略図
【図５】図４の工程に続く工程を示す断面概略図
【図６】図５の工程に続く工程を示す断面概略図
【図７】従来の不揮発性半導体記憶装置の断面概略図
【図８】図７の半導体記憶装置の製造方法に係る最初の
工程を示す断面概略図
工程を示す断面概略図
【図９】図８の工程に続く工程を示す断面概略図
【図１０】図９の工程に続く工程を示す断面概略図
【図１１】図１０の工程に続く工程を示す断面概略図
【図１２】図１１に示す半導体記憶装置の平面概略図
【図１３】図１１の工程に続く工程を示す断面概略図
【図１４】図１３の工程に続く工程を示す断面概略図
１ 半導体基板 ２ 素子分離絶縁膜 ３ サイドウォール ４ ゲート絶縁膜 ５ ポリシリコン膜 ６ 浮遊ゲート電極形成用マスクパターン ７ 浮遊ゲート電極 ８ 層間絶縁膜 ９ ポリシリコン膜 １０ 制御ゲート電極
フロントページの続き (72)発明者 宮本 恭子 大阪府高槻市幸町１番１号 松下電子工業 株式会社内
Claims (1)
- 【請求項１】 半導体基板の一主面上に、素子分離絶縁
膜によって分離された活性領域を形成する工程と、前記
活性領域上に絶縁膜を介して浮遊ゲート電極を形成する
工程とを含む半導体記憶装置の製造方法であって、 前記浮遊ゲート電極を形成する工程において、前記浮遊
ゲート電極の膜厚を前記活性領域の幅の１／２以上にす
ることを特徴とする半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190365A JPH0945797A (ja) | 1995-07-26 | 1995-07-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7190365A JPH0945797A (ja) | 1995-07-26 | 1995-07-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945797A true JPH0945797A (ja) | 1997-02-14 |
Family
ID=16256976
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7190365A Pending JPH0945797A (ja) | 1995-07-26 | 1995-07-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945797A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
-
1995
- 1995-07-26 JP JP7190365A patent/JPH0945797A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002538608A (ja) * | 1999-02-23 | 2002-11-12 | アクトランズ システム インコーポレイテッド | 自己整列ゲートを有するフラッシュメモリセル及び製造方法 |
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