JPH0945891A - 半導体デバイス - Google Patents
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- Die Bonding (AREA)
- Electrodes Of Semiconductors (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】
【課題】 半導体デバイスのオーム接触を極めて低く
し、且つ温度負荷のもとでのデバイスの有効寿命も極め
て長くする。 【解決手段】 半導体デバイスは、担体（４）、この担
体の上に設けた少なくとも１個の半導体部品（１）及び
半導体部品と担体との間に多層メタライゼーション（２
１〜２４）を具えている。半導体部品の表面上にアルミ
ニウム、金又は金合金の第１金属層（２１）を設ける。
この第１金属層の上にはチタンの第２金属層（２２）を
設け、この第２金属層の上にニッケルの第３金属層（２
３）を設け、この第３金属層の上には二成分又は三成分
の金−ゲルマニウム合金の第４金属層（２４）を設け
る。
し、且つ温度負荷のもとでのデバイスの有効寿命も極め
て長くする。 【解決手段】 半導体デバイスは、担体（４）、この担
体の上に設けた少なくとも１個の半導体部品（１）及び
半導体部品と担体との間に多層メタライゼーション（２
１〜２４）を具えている。半導体部品の表面上にアルミ
ニウム、金又は金合金の第１金属層（２１）を設ける。
この第１金属層の上にはチタンの第２金属層（２２）を
設け、この第２金属層の上にニッケルの第３金属層（２
３）を設け、この第３金属層の上には二成分又は三成分
の金−ゲルマニウム合金の第４金属層（２４）を設け
る。
Description
【０００１】
【発明の属する技術分野】本発明は、担体、該担体上に
設けた少なくとも１個の半導体部品及び該半導体部品と
前記担体との間に多層のメタライゼーション層を具えて
いる半導体デバイスに関するものである。
設けた少なくとも１個の半導体部品及び該半導体部品と
前記担体との間に多層のメタライゼーション層を具えて
いる半導体デバイスに関するものである。
【０００２】
【従来の技術】個別半導体部品、例えばトランジスタ及
び他の部品、例えばディジタルトランジスタ、ダイオー
ド、センサ、抵抗又は小形キャパシタンスと組合わせた
トランジスタチップは半導体デバイスの第１製造工程と
して製造する。この目的のために、このような個別部品
は珪素ウェハの上に数千個同時に製造する。
び他の部品、例えばディジタルトランジスタ、ダイオー
ド、センサ、抵抗又は小形キャパシタンスと組合わせた
トランジスタチップは半導体デバイスの第１製造工程と
して製造する。この目的のために、このような個別部品
は珪素ウェハの上に数千個同時に製造する。
【０００３】その後珪素ウェハを個々のトランジスタチ
ップに切断する。こうした各チップは電気接続線を設け
て担体の上に固着させてからパッケージ内に収納する。
パッケージに収納したトランジスタ、ダイオード等は回
路又はアセンブリにはんだ付けする。
ップに切断する。こうした各チップは電気接続線を設け
て担体の上に固着させてからパッケージ内に収納する。
パッケージに収納したトランジスタ、ダイオード等は回
路又はアセンブリにはんだ付けする。
【０００４】個別半導体部品又はＩＣを満足に作動させ
るためには、部品本体と、電極と、担体と、パッケージ
と、接続線との間に良好な電気的及び熱的接触が得られ
るようにするのが重要である。特に、ダイオード、トラ
ンジスタ等の場合に、半導体領域を電極及び外部の電線
に接続するための非整流金属−半導体接点を製造するの
が難問である。
るためには、部品本体と、電極と、担体と、パッケージ
と、接続線との間に良好な電気的及び熱的接触が得られ
るようにするのが重要である。特に、ダイオード、トラ
ンジスタ等の場合に、半導体領域を電極及び外部の電線
に接続するための非整流金属−半導体接点を製造するの
が難問である。
【０００５】金属−半導体接点はオーム接点か、整流接
点となり得る。こうした２つの接点のどちらが形成され
るかは、使用する接点材料の性質、製造技法及び他の要
因に依存する。オーム接続では、総電流値が印加電圧の
極性に無関係となる。これに対し、整流接点に流れる電
流は印加電圧の方向に左右される。
点となり得る。こうした２つの接点のどちらが形成され
るかは、使用する接点材料の性質、製造技法及び他の要
因に依存する。オーム接続では、総電流値が印加電圧の
極性に無関係となる。これに対し、整流接点に流れる電
流は印加電圧の方向に左右される。
【０００６】さらに、パッケージと部品との間は機械的
に良好に接続する必要がある。電極を同時に形成する多
層メタライゼーションによる担体又はチップ固着部品上
への珪素半導体素子の固着方法は様々な方法が既知であ
る。
に良好に接続する必要がある。電極を同時に形成する多
層メタライゼーションによる担体又はチップ固着部品上
への珪素半導体素子の固着方法は様々な方法が既知であ
る。
【０００７】独国特許ＤＥ２９３０７７９号には、担体
と、この担体の上に設けた半導体部品とを具え、半導体
部品と担体との間に、金及びゲルマニウムを含む金属層
も具え、またバナジウム、アルミニウム、チタン、クロ
ム、ブリブデン及びニッケル−クロム合金の群からの金
属製の第１金属層を半導体部品の表面上に設け、この第
１金属層の上に銅、銅合金、ニッケル及びニッケル合金
の群からの金属製の第２金属層を設け、且つこの第２金
属層の上に金属及びゲルマニウムを含有する金−ゲルマ
ニウム合金又は金−ゲルマニウムを主成分とする合金で
作った金属層を設けた半導体デバイスが開示されてい
る。
と、この担体の上に設けた半導体部品とを具え、半導体
部品と担体との間に、金及びゲルマニウムを含む金属層
も具え、またバナジウム、アルミニウム、チタン、クロ
ム、ブリブデン及びニッケル−クロム合金の群からの金
属製の第１金属層を半導体部品の表面上に設け、この第
１金属層の上に銅、銅合金、ニッケル及びニッケル合金
の群からの金属製の第２金属層を設け、且つこの第２金
属層の上に金属及びゲルマニウムを含有する金−ゲルマ
ニウム合金又は金−ゲルマニウムを主成分とする合金で
作った金属層を設けた半導体デバイスが開示されてい
る。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
たような接続層では、メタライゼーション層のそれぞれ
の拡散処理が障害をまねき、特に高い動作温度でのこれ
らの層そのものの寿命をかなり短くする。さらに、半導
体とメタライゼーション層との間の接触も不十分であ
る。
たような接続層では、メタライゼーション層のそれぞれ
の拡散処理が障害をまねき、特に高い動作温度でのこれ
らの層そのものの寿命をかなり短くする。さらに、半導
体とメタライゼーション層との間の接触も不十分であ
る。
【０００９】本発明の目的は、担体と、この担体の上に
設けた少なくとも１個の半導体部品と、半導体部品と担
体との間における多層のメタライゼーション層とを具え
ており、且つ半導体部品と、メタライゼーション層と、
担体との間の電気的、機械的及び熱的接触を長期にわた
り安定な永続性のあるものとする半導体デバイスを提供
することにある。
設けた少なくとも１個の半導体部品と、半導体部品と担
体との間における多層のメタライゼーション層とを具え
ており、且つ半導体部品と、メタライゼーション層と、
担体との間の電気的、機械的及び熱的接触を長期にわた
り安定な永続性のあるものとする半導体デバイスを提供
することにある。
【００１０】
【課題を解決するための手段】本発明は、担体、該担体
上に設けた少なくとも１個の半導体部品及び該半導体部
品と前記担体との間に多層のメタライゼーション層を具
えている半導体デバイスにおいて、前記半導体部品の担
体側の表面上にアルミニウム、金又は金合金の第１金属
層を設け、該第１金属層の上にチタンの第２金属層を設
け、該第２金属層の上にニッケルの第３金属層を設け、
且つ該第３金属層の上に二成分又は三成分の金−ゲルマ
ニウム合金製の第４金属層を設けたことを特徴とする。
上に設けた少なくとも１個の半導体部品及び該半導体部
品と前記担体との間に多層のメタライゼーション層を具
えている半導体デバイスにおいて、前記半導体部品の担
体側の表面上にアルミニウム、金又は金合金の第１金属
層を設け、該第１金属層の上にチタンの第２金属層を設
け、該第２金属層の上にニッケルの第３金属層を設け、
且つ該第３金属層の上に二成分又は三成分の金−ゲルマ
ニウム合金製の第４金属層を設けたことを特徴とする。
【００１１】このような半導体デバイスはその有効寿命
が極めて長くなることを確かめた。高めの温度でも接点
領域にてエージグが殆ど又は全く生じないため、このよ
うな半導体デバイスは、例えば自動車の用途にて生じる
ような１５０℃までの周囲温度での使用に好適である。
が極めて長くなることを確かめた。高めの温度でも接点
領域にてエージグが殆ど又は全く生じないため、このよ
うな半導体デバイスは、例えば自動車の用途にて生じる
ような１５０℃までの周囲温度での使用に好適である。
【００１２】本発明による好適例によれば、前記半導体
部品をＰＮＰトランジスタとし、且つ前記第１金属層を
金製とする。このようにすれば、半導体デバイスの接点
層のオーム抵抗が低くなり、しかも有効寿命が著しく延
びる。
部品をＰＮＰトランジスタとし、且つ前記第１金属層を
金製とする。このようにすれば、半導体デバイスの接点
層のオーム抵抗が低くなり、しかも有効寿命が著しく延
びる。
【００１３】本発明のさらに他の好適例では、前記半導
体部品をＮＰＮトランジスタ又はＰＮダイオードとし、
且つ前記第１金属層を金−ヒ素合金で構成する。
体部品をＮＰＮトランジスタ又はＰＮダイオードとし、
且つ前記第１金属層を金−ヒ素合金で構成する。
【００１４】このような構成とすることにより、熱作用
のもとでメタライゼーション層と半導体部品との間の転
移部に、この位置における半導体内でも見られるのと同
じタイプの電荷キャリヤが生成されることになる。この
結果、転移部は障壁層特性、即ち整流作用を呈すること
なく、低いオーム抵抗を呈する。
のもとでメタライゼーション層と半導体部品との間の転
移部に、この位置における半導体内でも見られるのと同
じタイプの電荷キャリヤが生成されることになる。この
結果、転移部は障壁層特性、即ち整流作用を呈すること
なく、低いオーム抵抗を呈する。
【００１５】さらに本発明の他の好適例では、前記第１
金属層の層厚を０．１〜０．５μｍとし、前記第２金属
層の層厚を０．０５〜０．３μｍとし、前記第３金属層
の層厚を０．０５〜０．５μｍとし、且つ前記第４金属
層の層厚を０．５〜５μｍとする。
金属層の層厚を０．１〜０．５μｍとし、前記第２金属
層の層厚を０．０５〜０．３μｍとし、前記第３金属層
の層厚を０．０５〜０．５μｍとし、且つ前記第４金属
層の層厚を０．５〜５μｍとする。
【００１６】
【発明の実施の形態】図１に示す本発明による半導体デ
バイスは半導体部品１を具えており、この部品は個別バ
イポーラトランジスタ、特にプレーナトランジスタ又は
電界効果トランジスタとするか、或いは半導体ダイオー
ド、特に接合ダイオード又はショットキーダイオードと
するか、又はセンサー部品か、トランジスタと他の部
品、例えばディジタルトランジスタとを組合わせたもの
とすることもできる。これら又は他の半導体部品は、他
の金属層３を支持する担体、又はチップ固着部４の上に
多層メタライゼーション２１，２２，２３，２４によっ
てはんだ付けされ、このメタライゼーションは同時にコ
レクタ電極を形成し、その後半導体部品はパッケージ内
に収納される。デバイスは、それに電気的な接続線を設
けた後にプリント基板等の上に取り付けるのに用いるこ
とができる。
バイスは半導体部品１を具えており、この部品は個別バ
イポーラトランジスタ、特にプレーナトランジスタ又は
電界効果トランジスタとするか、或いは半導体ダイオー
ド、特に接合ダイオード又はショットキーダイオードと
するか、又はセンサー部品か、トランジスタと他の部
品、例えばディジタルトランジスタとを組合わせたもの
とすることもできる。これら又は他の半導体部品は、他
の金属層３を支持する担体、又はチップ固着部４の上に
多層メタライゼーション２１，２２，２３，２４によっ
てはんだ付けされ、このメタライゼーションは同時にコ
レクタ電極を形成し、その後半導体部品はパッケージ内
に収納される。デバイスは、それに電気的な接続線を設
けた後にプリント基板等の上に取り付けるのに用いるこ
とができる。
【００１７】半導体部品１は主として珪素により製造さ
れる。個別部品の場合、この半導体部品は層厚が０．０
５〜０．６ｍｍで、面積が０．０２〜２０ｍｍ2 の薄い
ドープ珪素ウェハとするのが普通である。
れる。個別部品の場合、この半導体部品は層厚が０．０
５〜０．６ｍｍで、面積が０．０２〜２０ｍｍ2 の薄い
ドープ珪素ウェハとするのが普通である。
【００１８】第１メタライゼーション層２１は、半導体
部品の隣接層、例えばトランジスタのコレクタ層の導電
形がＰ型であるのか、Ｎ形であるのかに応じてアルミニ
ウム、金又は金の合金製とする。Ｍドープドコレクタ層
用には、金−ヒ素合金のヒ素の含有量が０．０５〜１．
００重量％の金−ヒ素合金を用いるのが好適である。
部品の隣接層、例えばトランジスタのコレクタ層の導電
形がＰ型であるのか、Ｎ形であるのかに応じてアルミニ
ウム、金又は金の合金製とする。Ｍドープドコレクタ層
用には、金−ヒ素合金のヒ素の含有量が０．０５〜１．
００重量％の金−ヒ素合金を用いるのが好適である。
【００１９】第２メタライゼーション層２２はチタン製
とし、第３メタライゼーション層２３はニッケル製と
し、第４メタライゼーション層２４は二成分又は三成分
の金−ゲルマニウム合金製とする。二成分の金−ゲルマ
ニウム合金は、そのゲルマニウム含有量を４〜２０重量
％とするのが好適である。使用し得る三成分の金−ゲル
マニウム合金は第３合金成分としてホウ素又はアンチモ
ンを含有するものとする。
とし、第３メタライゼーション層２３はニッケル製と
し、第４メタライゼーション層２４は二成分又は三成分
の金−ゲルマニウム合金製とする。二成分の金−ゲルマ
ニウム合金は、そのゲルマニウム含有量を４〜２０重量
％とするのが好適である。使用し得る三成分の金−ゲル
マニウム合金は第３合金成分としてホウ素又はアンチモ
ンを含有するものとする。
【００２０】これらのメタライゼーション層は高真空中
での例えば電子ビームによる蒸発や、陰極スパッタリン
グ又は同様な処理による蒸着法により製造することがで
きる。金又はアルミニウムを含有する第１層を設けた後
に、ウェハを還元状態のもとで熱処理する。この熱処理
中に金又はアルミニウムは珪素と共に融点の低い共融混
合物を形成し、これにより低オーム接点が得られる。
での例えば電子ビームによる蒸発や、陰極スパッタリン
グ又は同様な処理による蒸着法により製造することがで
きる。金又はアルミニウムを含有する第１層を設けた後
に、ウェハを還元状態のもとで熱処理する。この熱処理
中に金又はアルミニウムは珪素と共に融点の低い共融混
合物を形成し、これにより低オーム接点が得られる。
【００２１】周期系の第３族からの金属（Ｂ，Ａｌ，Ｇ
ａ又はＩｎ）か、第４族からの金属（Ｐ，Ａｓ，Ｓｂ）
との金の合金を用いる場合には、純粋な半導体材料の珪
素又はゲルマニウムのドーピングが境界層にて達成され
る。このような合金の金の成分そのものはＳｉ又はＧｅ
と結合して、熱処理中に関連する共融混合物を形成す
る。他の合金金属は前もって計算した厚さの半導体格子
層内に溶解して、この層をドーピングする。このような
追加ドーピングは、コレクタ領域が弱くドープされた半
導体の場合に接触を良くする。
ａ又はＩｎ）か、第４族からの金属（Ｐ，Ａｓ，Ｓｂ）
との金の合金を用いる場合には、純粋な半導体材料の珪
素又はゲルマニウムのドーピングが境界層にて達成され
る。このような合金の金の成分そのものはＳｉ又はＧｅ
と結合して、熱処理中に関連する共融混合物を形成す
る。他の合金金属は前もって計算した厚さの半導体格子
層内に溶解して、この層をドーピングする。このような
追加ドーピングは、コレクタ領域が弱くドープされた半
導体の場合に接触を良くする。
【００２２】担体上への半導体部品の取付けは、通常は
んだ付け、特にろう付けによって行われる。この目的の
ために担体にははんだ付け可能な金属層を設ける必要も
ある。このはんだ付け／ろう付け層は銀、金、Ｓｎ／Ｓ
ｂ合金等を含むものとすることができる。
んだ付け、特にろう付けによって行われる。この目的の
ために担体にははんだ付け可能な金属層を設ける必要も
ある。このはんだ付け／ろう付け層は銀、金、Ｓｎ／Ｓ
ｂ合金等を含むものとすることができる。
【００２３】本発明による構成では、実際には均質では
ないが、それにも拘らず熱力学的に準平衡状態となる金
属系を設ける。これにより、酸素の拡散及び金属同士及
び半導体材料との間の相互拡散による酸化が抑制され
る。従って、温度負荷のもとでの長期挙動が十分に改善
された。促進寿命試験（ＡＬＴ）では、従来の半導体デ
バイスに比べて製品寿命が６〜７倍に延びることを示し
た。
ないが、それにも拘らず熱力学的に準平衡状態となる金
属系を設ける。これにより、酸素の拡散及び金属同士及
び半導体材料との間の相互拡散による酸化が抑制され
る。従って、温度負荷のもとでの長期挙動が十分に改善
された。促進寿命試験（ＡＬＴ）では、従来の半導体デ
バイスに比べて製品寿命が６〜７倍に延びることを示し
た。
【００２４】〔実施例１〕 ＮＰＮトランジスタ Ｐ及びＮ形領域をＮＰＮトランジスタの既知の製造方法
にてＮドープ珪素基板ウェハの前側に形成した。次い
で、珪素基板ウェハの裏側に０．４重量％のヒ素成分を
有するＡｕＡｓ合金の第１層を蒸着により堆積した。こ
のＡｕＡｓ層の厚さは０．３μｍとした。
にてＮドープ珪素基板ウェハの前側に形成した。次い
で、珪素基板ウェハの裏側に０．４重量％のヒ素成分を
有するＡｕＡｓ合金の第１層を蒸着により堆積した。こ
のＡｕＡｓ層の厚さは０．３μｍとした。
【００２５】次いで、このようにして金属化した基板ウ
ェハを４２０℃の温度で３０分間加熱処理した。次に基
板ウェハを冷却して室温にまで下げた後に、ＡｕＡｓの
メタライゼーション層の表面をアルゴンイオンでスパッ
ターエッチングすることにより清浄にして、酸化物及び
他の不純物を除去するようにした。次に第１メタライゼ
ーション層の上にチタンの第２層を０．１５μｍの厚さ
に堆積した。次いで、第２層の上にニッケルの第３層を
０．２５μｍの厚さに堆積し、最後にゲルマニウム成分
を１２重量％含有するＡｕＧｅの第４層を１．３μｍの
厚さに堆積した。
ェハを４２０℃の温度で３０分間加熱処理した。次に基
板ウェハを冷却して室温にまで下げた後に、ＡｕＡｓの
メタライゼーション層の表面をアルゴンイオンでスパッ
ターエッチングすることにより清浄にして、酸化物及び
他の不純物を除去するようにした。次に第１メタライゼ
ーション層の上にチタンの第２層を０．１５μｍの厚さ
に堆積した。次いで、第２層の上にニッケルの第３層を
０．２５μｍの厚さに堆積し、最後にゲルマニウム成分
を１２重量％含有するＡｕＧｅの第４層を１．３μｍの
厚さに堆積した。
【００２６】このようにして金属化した珪素基板ウェハ
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＮＰＮトランジスタチップを
具えている半導体部品を製造した。
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＮＰＮトランジスタチップを
具えている半導体部品を製造した。
【００２７】これらのＮＰＮトランジスタは優秀な電気
特性を呈する。これらのトランジスタはかなり改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
特性を呈する。これらのトランジスタはかなり改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
【００２８】〔実施例２〕 ＰＮＰトランジスタ Ｐ及びＮ形領域をＰＮＰトランジスタの既知の製造方法
にてＰドープ珪素基板ウェハの前側に形成した。次い
で、珪素基板ウェハの裏側に第１の金層を蒸着した。こ
のＡｕ層の厚さは０．３μｍとした。次に、このように
して金属化した基板ウェハを４３０℃の温度で２０分間
加熱処理した。次いで基板ウェハを冷却して室温にまで
下げた後に、Ａｕのメタライゼーション層の表面をアル
ゴンイオンでスパッターエッチングすることにより清浄
にして、酸化物及び他の不純物を除去するようにした。
次に、第１メタライゼーション層の上にチタンの第２層
を０．１５μｍの厚さに堆積した。次いで、この第２層
の上にニッケルの第３層を０．２５μｍの厚さに堆積
し、最後にゲルマニウム成分を１２重量％含有するＡｕ
Ｇｅの第４層を１．３μｍの厚さに堆積した。
にてＰドープ珪素基板ウェハの前側に形成した。次い
で、珪素基板ウェハの裏側に第１の金層を蒸着した。こ
のＡｕ層の厚さは０．３μｍとした。次に、このように
して金属化した基板ウェハを４３０℃の温度で２０分間
加熱処理した。次いで基板ウェハを冷却して室温にまで
下げた後に、Ａｕのメタライゼーション層の表面をアル
ゴンイオンでスパッターエッチングすることにより清浄
にして、酸化物及び他の不純物を除去するようにした。
次に、第１メタライゼーション層の上にチタンの第２層
を０．１５μｍの厚さに堆積した。次いで、この第２層
の上にニッケルの第３層を０．２５μｍの厚さに堆積
し、最後にゲルマニウム成分を１２重量％含有するＡｕ
Ｇｅの第４層を１．３μｍの厚さに堆積した。
【００２９】このようにして金属化した珪素基板ウェハ
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＰＮＰトランジスタチップを
具えている半導体部品を製造した。
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＰＮＰトランジスタチップを
具えている半導体部品を製造した。
【００３０】これらのＰＮＰトランジスタは優秀な電気
特性を呈する。これらのトランジスタはかなり改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
特性を呈する。これらのトランジスタはかなり改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
【００３１】〔実施例３〕 ＰＮダイオード Ｐ領域をＰＮダイオードの既知の製造方法にてＮドープ
珪素基板ウェハの前側に形成した。次いで、珪素基板ウ
ェハの裏側に０．４重量％のヒ素成分を有するＡｕＡｓ
合金の第１層を蒸着により堆積した。このＡｕＡｓ層の
厚さは０．３μｍとした。次いで、このようにして金属
化した基板ウェハを４２０℃の温度で３０分間加熱処理
した。次に、この基板ウェハを冷却して室温にまで下げ
た後に、ＡｕＡｓのメタライゼーション層の表面をアル
ゴンイオンでスパッターエッチングすることにより清浄
にして、酸化物及び他の不純物を除去するようにした。
次に第１メタライゼーション層の上にチタンの第２層を
０．１５μｍの厚さに堆積した。次いで、この第２層の
上にニッケルの第３層を０．２５μｍの厚さに堆積し、
最後にゲルマニウム成分を１２重量％含有するＡｕＧｅ
の第４層を１．３μｍの厚さに堆積した。
珪素基板ウェハの前側に形成した。次いで、珪素基板ウ
ェハの裏側に０．４重量％のヒ素成分を有するＡｕＡｓ
合金の第１層を蒸着により堆積した。このＡｕＡｓ層の
厚さは０．３μｍとした。次いで、このようにして金属
化した基板ウェハを４２０℃の温度で３０分間加熱処理
した。次に、この基板ウェハを冷却して室温にまで下げ
た後に、ＡｕＡｓのメタライゼーション層の表面をアル
ゴンイオンでスパッターエッチングすることにより清浄
にして、酸化物及び他の不純物を除去するようにした。
次に第１メタライゼーション層の上にチタンの第２層を
０．１５μｍの厚さに堆積した。次いで、この第２層の
上にニッケルの第３層を０．２５μｍの厚さに堆積し、
最後にゲルマニウム成分を１２重量％含有するＡｕＧｅ
の第４層を１．３μｍの厚さに堆積した。
【００３２】このようにして金属化した珪素基板ウェハ
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＰＮダイオードチップを具え
ている半導体部品を製造した。
をダイヤモンドのこで個々のチップに分離した。これら
の各チップを銀めっきした担体にはんだ付けした。この
ようにして、各々が個別のＰＮダイオードチップを具え
ている半導体部品を製造した。
【００３３】これらのＰＮダイオードは優秀な電気特性
を呈する。これらのＰＮダイオードは明らかに改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
を呈する。これらのＰＮダイオードは明らかに改善され
た長期安定性を呈し、しかも寿命試験での不良率も低減
した。接触抵抗は１５０℃での高温貯蔵試験で、３００
０時間の経過後においても依然変化しなかった。
【図１】本発明による半導体デバイスの断面図である。
１ 半導体部品 ３ 金属層 ４ 担体 ２１ 第１金属層 ２２ 第２金属層 ２３ 第３金属層 ２４ 第４金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ハラルド シレーデル ドイツ連邦共和国22869 シェネフェルト ミッテルシュトラーセ 81 (72)発明者 ディーター トマーラ ドイツ連邦共和国 25336 エルムショー ン ビィ デ メール 18ベー
Claims (4)
- 【請求項１】 担体、該担体上に設けた少なくとも１個
の半導体部品及び該半導体部品と前記担体との間に多層
のメタライゼーション層を具えている半導体デバイスに
おいて、前記半導体部品の担体側の表面上にアルミニウ
ム、金又は金合金の第１金属層を設け、該第１金属層の
上にチタンの第２金属層を設け、該第２金属層の上にニ
ッケルの第３金属層を設け、且つ該第３金属層の上に二
成分又は三成分の金−ゲルマニウム合金製の第４金属層
を設けたことを特徴とする半導体デバイス。 - 【請求項２】 前記半導体部品をＰＮＰトランジスタと
し、且つ前記第１金属層を金製としたことを特徴とする
請求項１に記載の半導体デバイス。 - 【請求項３】 前記半導体部品をＮＰＮトランジスタ又
はＰＮダイオードとし、且つ前記第１金属層を金−ヒ素
合金で構成したことを特徴とする請求項１に記載の半導
体デバイス。 - 【請求項４】 前記第１金属層の層厚を０．１〜０．５
μｍとし、前記第２金属層の層厚を０．０５〜０．３μ
ｍとし、前記第３金属層の層厚を０．０５〜０．５μｍ
とし、且つ前記第４金属層の層厚を０．５〜５μｍとし
たことを特徴とする請求項１〜３のいずれか一項に記載
の半導体デバイス。
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|---|---|---|---|
| DE19527209A DE19527209A1 (de) | 1995-07-27 | 1995-07-27 | Halbleitervorrichtung |
| DE19527209:9 | 1995-07-27 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945891A true JPH0945891A (ja) | 1997-02-14 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8196337A Pending JPH0945891A (ja) | 1995-07-27 | 1996-07-25 | 半導体デバイス |
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| EP (1) | EP0756325B1 (ja) |
| JP (1) | JPH0945891A (ja) |
| DE (2) | DE19527209A1 (ja) |
| MY (1) | MY113507A (ja) |
| SG (1) | SG63659A1 (ja) |
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| DE10003539A1 (de) * | 2000-01-27 | 2001-08-02 | Philips Corp Intellectual Pty | Halbleiterbauelement mit Metallschicht |
| DE10103294C1 (de) * | 2001-01-25 | 2002-10-31 | Siemens Ag | Träger mit einer Metallfläche und mindestens ein darauf angeordneter Chip, insbesondere Leistungshalbleiter |
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| JP4406329B2 (ja) * | 2004-07-14 | 2010-01-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US7407083B2 (en) * | 2004-08-19 | 2008-08-05 | Thermal Corp. | Bonded silicon, components and a method of fabricating the same |
| JP4882229B2 (ja) * | 2004-09-08 | 2012-02-22 | 株式会社デンソー | 半導体装置およびその製造方法 |
| CN100452372C (zh) * | 2004-09-08 | 2009-01-14 | 株式会社电装 | 具有锡基焊料层的半导体器件及其制造方法 |
| JP2007194514A (ja) * | 2006-01-23 | 2007-08-02 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| CN103682089A (zh) * | 2012-09-11 | 2014-03-26 | 中国科学院上海微系统与信息技术研究所 | 高速、高密度、低功耗的相变存储器单元及制备方法 |
| RU2655698C1 (ru) * | 2016-12-14 | 2018-05-29 | ООО "Тонкопленочные технологии" | Полупроводниковый резистор |
| US10269698B1 (en) | 2017-12-20 | 2019-04-23 | International Business Machines Corporation | Binary metallization structure for nanoscale dual damascene interconnects |
| JP7166818B2 (ja) * | 2018-07-13 | 2022-11-08 | スタンレー電気株式会社 | 光半導体素子 |
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|---|---|---|---|---|
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| JPS586143A (ja) * | 1981-07-02 | 1983-01-13 | Matsushita Electronics Corp | 半導体装置 |
| JPS61119049A (ja) * | 1984-11-15 | 1986-06-06 | Nec Corp | 半導体装置の製造方法 |
| US4772935A (en) * | 1984-12-19 | 1988-09-20 | Fairchild Semiconductor Corporation | Die bonding process |
| US4954870A (en) * | 1984-12-28 | 1990-09-04 | Kabushiki Kaisha Toshiba | Semiconductor device |
| DE3679947D1 (de) * | 1985-08-26 | 1991-08-01 | Toshiba Kawasaki Kk | Halbleiteranordnungen und verfahren zur herstellung mittels ionenimplantation. |
| DE9212486U1 (de) * | 1992-09-16 | 1993-04-15 | Siemens AG, 8000 München | Halbleiterkörper mit verlöteter Trägerplatte |
-
1995
- 1995-07-27 DE DE19527209A patent/DE19527209A1/de not_active Withdrawn
-
1996
- 1996-07-24 EP EP96202089A patent/EP0756325B1/de not_active Expired - Lifetime
- 1996-07-24 DE DE59609905T patent/DE59609905D1/de not_active Expired - Lifetime
- 1996-07-24 US US08/692,852 patent/US5731635A/en not_active Expired - Lifetime
- 1996-07-24 SG SG1996010334A patent/SG63659A1/en unknown
- 1996-07-25 JP JP8196337A patent/JPH0945891A/ja active Pending
- 1996-07-26 MY MYPI96003067A patent/MY113507A/en unknown
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| Publication number | Publication date |
|---|---|
| DE19527209A1 (de) | 1997-01-30 |
| EP0756325B1 (de) | 2002-11-27 |
| SG63659A1 (en) | 1999-03-30 |
| EP0756325A3 (de) | 1998-12-30 |
| EP0756325A2 (de) | 1997-01-29 |
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| MY113507A (en) | 2002-03-30 |
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