JPH0945892A - サージ防護素子 - Google Patents

Abstract

(57)【要約】 【課題】 拡散エミッタ層領域と電極との間に配置した
抵抗体による電力損失を小さくして発熱を抑えることに
より、サージ電流耐量を向上させ、高い信頼性を得る。 【解決手段】 抵抗体を負の温度係数を有する抵抗体で
構成する。負の温度係数を有する抵抗体は、温度の上昇
によって抵抗値が減少し、抵抗体による電力損失が低減
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電話回線その他に
誘導された雷等の高圧サージから通信端末あるいは保守
作業者を保護するサージ防護素子に関する。

【０００２】

【従来の技術】ｐｎｐｎ４層構造のサイリスタを利用し
たサージ防護素子は、降伏電圧（ブレークオーバ電圧）
以上の異常電圧が印加されたときに、素子内に低インピ
ーダンス電流通路を形成して順方向阻止状態から導通状
態に変えるサイリスタ動作により、異常電圧に伴う大電
流を吸収して素子の両端電圧を一定電圧値以下にクラン
プし、電気回路系を保護する素子である。

【０００３】なお、サージ防護素子は、正負のサージに
対して同等の防護機能を果たすために、２つ以上のサイ
リスタを同一基板内で逆並列接続した構造をもつ。たと
えば、図４の等価回路に示すように、浮遊ベース層を共
有した２つのサイリスタ５１，５２を逆並列接続して構
成される。図５は、従来のサージ防護素子の構造を示す
断面図である。なお、ここでは第１の導電型をｐ型と
し、第２の導電型をｎ型とする。

【０００４】図において、ｐ型の半導体基板１の両面
に、ｎ型の拡散ベース層領域２，２′を形成する。この
ｎ型の拡散ベース層領域２，２′内にｐ型の拡散エミッ
タ層領域３，３′を基板の両面で互い違いに形成し、さ
らに必要があればオーミック接合形成のために拡散ベー
ス層領域２，２′の拡散表面濃度より高い濃度のｎ型の
オーミック領域５，５′を互い違いに形成する。また、
それらの表面にシリコン酸化膜などの保護膜６，６′を
酸化法あるいは堆積法その他の手法により形成し、ｎ型
の拡散ベース層領域２，２′、ｐ型の拡散エミッタ層領
域３，３′、ｎ型のオーミック領域５，５′の位置に窓
開けを施し、その窓全面に電極７，７′を形成する。

【０００５】すなわち、ｐ型の拡散エミッタ層領域３，
ｎ型の拡散ベース層領域２，ｐ型の半導体基板１，ｎ型
の拡散ベース層領域２′によりｐｎｐｎ構造の順方向サ
イリスタ８が構成される。また、ｐ型の拡散エミッタ層
領域３′，ｎ型の拡散ベース層領域２′，ｐ型の半導体
基板１，ｎ型の拡散ベース層領域２によりｐｎｐｎ構造
の逆方向サイリスタ９が構成される。

【０００６】ここで、サージ防護素子の機能について説
明する。上面の電極７に正電圧が印加されている場合に
は、ｎ型の拡散ベース層領域２とｐ型の半導体基板１と
によるｐｎ接合は逆バイアスとなり、印加電圧が接合降
伏電圧を越えるまでは電流は漏れ電流しか流れず、通常
は高インピーダンス状態にある。しかし、接合降伏電圧
を越えるサージが入ると、このｐｎ接合の降伏によって
ｐ型の半導体基板１に電荷が注入される。さて、順方向
サイリスタ８において、ｐ型の半導体基板１はサイリス
タのベース層を構成するので、ここへの電荷注入により
このサイリスタがオン状態となる。すなわち、サージ電
圧の印加によってサイリスタがオン状態となり、低イン
ピーダンスとなってサージ電流を通過させる。このサー
ジによる異常電流通過後の定常状態では、ベース層を構
成するｐ型の半導体基板１内の電荷再結合による電荷消
滅のために、サイリスタはオン状態を維持できず、オフ
状態に自動復帰する（例えば特開平１−３０７２６４号
公報）。

【０００７】一方、構造の対称性から下面の電極７′に
正電圧サージが印加された場合も同様に逆方向サイリス
タ９が動作する。図６は、雷サージ印加時の電圧−電流
特性を示す図である。図において、横軸は電圧であり、
縦軸は電流である。Ｖ_b0はブレークオーバ電圧、Ｉ_H は
保持電流、Ｖ_T は雷サージ電流Ｉ_F におけるオン電圧で
ある。なお、Ｖ_b0′、Ｉ_H′、Ｖ_T′、Ｉ_F′ はそれぞれ
逆方向における値である。

【０００８】ここで、雷サージ印加時のサージ防護素子
におけるエネルギー損失Ｅは、

【０００９】

【数１】

【００１０】と表すことができる。なお、これはサージ
防護素子における発熱量Ｑに等しい。ところで、素子の
破壊は、素子内部における発熱温度に依存する。雷サー
ジは短時間のパルスであるために、雷サージ印加時にお
ける素子内部の発熱が瞬時であるのに対して、その熱が
外部へ伝導する熱時定数は大きい。図７は、雷サージ印
加時の素子内部の温度分布の時間変化を示す図である。

【００１１】図において、横軸は図５に示すサージ防護
素子のｘ軸方向の位置を示し、縦軸は各位置における温
度を示す。順方向サイリスタ８が発熱したときに、逆方
向サイリスタ９はそのヒートシンクとして機能する。し
かし、素子全体が均一な温度になるのに時間がかかるの
で、図７に示すように素子内部における温度勾配が大き
くなる。したがって、サージ防護素子の熱膨張差による
機械的歪の発生は避けがたく、サージ電流の大きさによ
っては素子の破壊を招くことがあった。すなわち、素子
の破壊はその内部における発熱温度（ピーク温度）に依
存しているが、従来構造ではそれ自体を低減することが
できないためにサージ電流耐量が小さくなっていた。

【００１２】特開平５−７４３２１号公報に記載のサー
ジ防護素子は、この問題点を解決するものである。その
断面構造の一例を図８に示す。図８において、図５のサ
ージ防護素子の各部と同一機能を有するものは同一符号
を付す。本素子は、拡散エミッタ層領域３，３′をスト
ライプ状に形成し、同一の電極７，７′に接続される順
方向サイリスタおよび逆方向サイリスタを交互に複数個
並べたことを特徴とする。微細化された順方向サイリス
タ１１，１２，１３は、ｐ型の拡散エミッタ層領域３，
ｎ型の拡散ベース層領域２，ｐ型の半導体基板１，ｎ型
の拡散ベース層領域２′により構成される。また、微細
化された逆方向サイリスタ１４，１５，１６は、ｐ型の
拡散エミッタ層領域３′，ｎ型の拡散ベース層領域
２′，ｐ型の半導体基板１，ｎ型の拡散ベース層領域２
により構成される。

【００１３】このように、微細化された順方向サイリス
タおよび逆方向サイリスタが隣接して配置された構造に
なっているので、例えば電極７に正の雷サージが印加さ
れた場合には、複数の順方向サイリスタ１１，１２，１
３が発熱し、発熱源が分散される。図９は、雷サージ印
加時の素子内部の温度分布の時間変化を示す図である。

【００１４】図において、横軸は図８に示すサージ防護
素子のｘ軸方向の位置を示し、縦軸は各位置における温
度を示す。微細化された複数の順方向サイリスタ１１，
１２，１３が分散して発熱するために、１つの順方向サ
イリスタ当たりの発熱量（ピーク温度）は小さくなる。
また、隣接する逆方向サイリスタ１４，１５，１６はヒ
ートシンクとして吸熱するが、それらも微細化されてい
るために熱伝導距離が短く、素早く素子全体の温度が均
一になる。したがって、サージ印加時に素子内部に発生
する温度勾配が緩やかになり、熱膨張差により発生する
機械的歪を小さくすることができる。また、ピーク温度
も低くなるので、サージ防護素子の信頼性およびサージ
電流耐量を向上させることができる。

【００１５】しかし、これはサイリスタ（１１〜１６）
がすべて同一特性をもった場合であり、実際には半導体
基板１、拡散ベース層領域２，２′、拡散エミッタ層領
域３，３′の不純物濃度の不均一性や結晶欠陥その他の
原因により、すべて同一特性をもつように製造すること
は困難である。一般のサイリスタは、このような不均一
性により最初のスイッチングはある１点の微小部分で起
こり、隣接領域が順次スイッチングして動作領域が拡大
し、全領域がスイッチングする動作となる。

【００１６】図８に示すサージ防護素子においても一般
のサイリスタと同様に、雷サージ印加時には順方向サイ
リスタ１１〜１３あるいは逆方向サイリスタ１４〜１６
のうち、最初のスイッチングはある１点の微小部分であ
り、隣接領域が順次スイッチングして動作領域が広がっ
ていく。しかし、エミッタ幅Ｗがベース層における多数
キャリアの横方向の拡散長ｄに比べて長い場合は、複数
の同極性サイリスタはそれぞれ独立となるので、個別の
サイリスタを並列接続した場合と同じになる。このよう
な状況から、複数のサイリスタのうちわずか１つのサイ
リスタしか動作しないこともあり、その場合にはそのサ
イリスタに雷サージが集中して流れ、発熱が著しく大き
くなり、サージ電流耐量が低下する問題点があった。

【００１７】特開平６−５３４８７号公報に記載のサー
ジ防護素子は、ストライプ状の拡散エミッタ層領域３，
３′をそれぞれ櫛形状に一体化し、同極性サイリスタの
すべてを確実に動作させるようにしたものである。すな
わち、櫛形構造によって順方向、逆方向それぞれに１つ
のサイリスタとし、一部に雷サージ電流が集中すること
を防ぐものである。しかし、１点の微小部分で起こった
最初のスイッチングからキャリアの拡散により動作領域
が広がっていく構造には変わりない。したがって、櫛形
構造によりいずれ全面がスイッチングするものの、キャ
リアの拡散による動作領域の広がりは時間がかかるの
で、全面がスイッチングするまでに時間がかかる問題点
があった。

【００１８】ところで、複数のトランジスタを並列使用
する時に、図１０(1),(2) に示すようにエミッタ・接地
間に抵抗６１を接続する回路構成法がある。これは、１
つのトランジスタに電流が集中したときに、その抵抗に
よる電位上昇で他のトランジスタをスイッチングさせて
均等に電流を流し、電流集中を回避する技術である。同
様に複数のサイリスタを並列使用する場合には、図１１
(1),(2) に示す等価回路のように、アノードあるいはカ
ソードと接地間に抵抗６２を接続することにより電流集
中を避けることができる。しかし、図５あるいは図８に
示すサイリスタは電極７，７′が全面に形成されてお
り、抵抗を外付けできる構造にはなっていなかった。

【００１９】特願平６−１３７６６１号のサージ防護素
子は、ストライプ状あるいは櫛形状に微細化したサイリ
スタ構造において、拡散エミッタ層領域と電極との間に
抵抗体を設ける。この拡散エミッタ層領域がストライプ
状であれば、１つのサイリスタに電流が集中しても抵抗
による電位上昇で他のサイリスタをスイッチングさせ、
各サイリスタを確実に並列動作させることができる。ま
た、拡散エミッタ層領域が櫛形状であれば、サイリスタ
の１点の微小部分からスイッチングが始まっても、抵抗
体の電圧効果作用によって短時間に素子全体に動作領域
を広げることができる。このように、抵抗の働きにより
素子全体を確実にかつ短時間で動作させることができ、
これによりサージ電流耐量を向上させ、高い信頼性を得
ることができるようになっている。

【００２０】

【発明が解決しようとする課題】しかし、抵抗体を有す
るサージ防護素子では、抵抗体に雷サージの大電流が流
れるので、抵抗による電力損失の発生が避けられない。
たとえば、電力損失は、電流の２乗×抵抗値であること
から、雷サージ電流が1000Ａ、抵抗値が0.01Ωであれ
ば、 10000Ｗの非常に大きな電力損失が発生する。その
結果、素子が局部的に発熱してシリコンの融点以上にな
ると、素子の破壊を招くことがあった。

【００２１】本発明は、このような抵抗による電力損失
を小さくして発熱を抑えることにより、サージ電流耐量
を向上させ、高い信頼性を得ることができるサージ防護
素子を提供することを目的とする。

【００２２】

【課題を解決するための手段】本発明は、拡散エミッタ
層領域と電極との間に抵抗体を設けた特願平６−１３７
６６１号のサージ防護素子において、抵抗体を負の温度
係数を有する抵抗体で構成する。動作初期は、先願のサ
イリスタ素子と同じメカニズムで、抵抗の働きにより素
子全体を確実にかつ短時間で動作させることができる。
さらに、雷サージの大電流が流れると、サイリスタ素子
の自己発熱が抵抗体に伝わる。ここで、負の温度係数を
有する抵抗体は、温度の上昇によって抵抗値が減少し、
抵抗体による電力損失が低減する。

【００２３】このサージ防護素子の拡散エミッタ層領域
は、エミッタ領域の周辺部に電流が集中するエミッタ・
クラウディング効果および過渡熱拡散を考慮して、その
面積Ａと周辺長Ｌの比Ａ／Ｌが小さくなる形状（例えば
ストライプ状あるいは櫛形状）とする。サージ防護素子
がストライプ状の拡散エミッタ層領域をもっている場合
には、各拡散エミッタ層領域に対応する複数の微細化サ
イリスタが並列に動作しようとする。また、サージ防護
素子が櫛形状の拡散エミッタ層領域をもっている場合に
は、１つのサイリスタとして動作する。

【００２４】

【発明の実施の形態】図１は、本発明のサージ防護素子
の第１の実施形態を示す図である。なお、(1) は上面
図、(2) は上面図におけるＡ−Ａ′断面図、(3) は下面
図である。また、ここでは第１の導電型をｐ型とし、第
２の導電型をｎ型とする。図において、ｐ型の半導体基
板１の両面に、ｎ型の拡散ベース層領域２，２′を形成
する。このｎ型の拡散ベース層領域２内にストライプ状
のｐ型の拡散エミッタ層領域３を形成し、ｎ型の拡散ベ
ース層領域２′内に拡散エミッタ層領域３と互い違いに
なるようにストライプ状のｐ型の拡散エミッタ層領域
３′を形成する。この各拡散エミッタ層領域３，３′を
覆うように、抵抗体１０，１０′として例えばアモルフ
ァスシリコンを形成する。また、それらの表面にシリコ
ン酸化膜などの保護膜６，６′を酸化法あるいは堆積法
その他の手法により形成し、ｎ型の拡散ベース層領域
２，２′、抵抗体１０，１０′の位置に窓開けを施し、
その窓全面に電極７，７′を形成する。なお、上面図お
よび下面図では、保護膜６，６′および電極７，７′は
省略されている。

【００２５】このようにしてｐ型の拡散エミッタ層領域
３，ｎ型の拡散ベース層領域２，ｐ型の半導体基板１，
ｎ型の拡散ベース層領域２′によりｐｎｐｎ構造の順方
向サイリスタが構成される。また、ｐ型の拡散エミッタ
層領域３′，ｎ型の拡散ベース層領域２′，ｐ型の半導
体基板１，ｎ型の拡散ベース層領域２によりｐｎｐｎ構
造の逆方向サイリスタが構成される。これらの順方向サ
イリスタおよび逆方向サイリスタが交互に配置された構
造になっているので、熱的には特開平５−７４３２１号
公報に記載のサージ防護素子と同等の効果（図９の温度
分布）を得ることができる。

【００２６】さらに、それぞれのサイリスタの拡散エミ
ッタ層領域３，３′が、抵抗体１０，１０′を介して電
極７，７′に接続された構造になっているので、回路的
には図１１(2) に示す複数のサイリスタの並列運転構成
と同様になる。すなわち、抵抗体１０，１０′の働きに
より、一部のサイリスタに電流が集中することを避け、
素子全体を確実かつ短時間で動作させることができる。

【００２７】さらに、時間の経過とともに雷サージ電流
が増加していくが、抵抗体１０，１０′がサイリスタ素
子に接して形成された構造であるので、サイリスタの自
己発熱により熱が抵抗体へ伝導していく。抵抗体１０，
１０′を形成するアモルファスシリコンは、図２に示す
ように負の温度係数を有するので、温度が高くなると抵
抗値が減少し、抵抗体による損失を低減することができ
る。

【００２８】図３は、本発明のサージ防護素子の第２の
実施形態を示す図である。なお、(1) は上面図、(2) は
上面図におけるＡ−Ａ′断面図、(3) は下面図である。
また、ここでは第１の導電型をｐ型とし、第２の導電型
をｎ型とする。図において、ｐ型の半導体基板１の両面
に、ｎ型の拡散ベース層領域２，２′を形成する。この
ｎ型の拡散ベース層領域２内に櫛形状のｐ型の拡散エミ
ッタ層領域３を形成し、ｎ型の拡散ベース層領域２′内
に拡散エミッタ層領域３と点対称になるように櫛形状の
ｐ型の拡散エミッタ層領域３′を形成する。なお、櫛形
状の拡散エミッタ層領域３，３′は、第１実施例のスト
ライプ状の拡散エミッタ層領域３，３′と同様に、その
面積Ａと周辺長Ｌとの比Ａ／Ｌが小さくなる形状の１例
であり、この形状に限定されるものではない。

【００２９】さらに、ｎ型の拡散ベース層領域２，２′
内で櫛形状の拡散エミッタ層領域３，３′を埋めるよう
に、オーミック接合形成のために拡散ベース層領域２，
２′の拡散表面濃度より高い濃度のｎ型のオーミック領
域５，５′を点対称に形成する。さらに、各拡散エミッ
タ層領域３，３′を覆うように第１実施例と同様の負の
温度係数を有する抵抗体１０，１０′を形成する。ま
た、それらの表面にシリコン酸化膜などの保護膜６，
６′を酸化法あるいは堆積法その他の手法により形成
し、抵抗体１０，１０′、ｎ型のオーミック領域５，
５′の位置に窓開けを施し、その窓全面に電極７，７′
を形成する。なお、上面図および下面図では、保護膜
６，６′および電極７，７′は省略し、拡散層領域の形
状を示している。

【００３０】このように、櫛形状のｐ型の拡散エミッタ
層領域３，ｎ型の拡散ベース層領域２，ｐ型の半導体基
板１，ｎ型の拡散ベース層領域２′によりｐｎｐｎ構造
の順方向サイリスタが構成される。また、櫛形状のｐ型
の拡散エミッタ層領域３′，ｎ型の拡散ベース層領域
２′，ｐ型の半導体基板１，ｎ型の拡散ベース層領域２
によりｐｎｐｎ構造の逆方向サイリスタが構成される。
なお、ｎ型のオーミック領域５，５′を形成することに
より、半導体部分と電極との接触電位差（ショットキー
障壁による損失）を小さくし、サージ電流耐量を向上さ
せることができる。熱的には特開平６−５３４８７号公
報に記載のサージ防護素子と同等の効果を得ることがで
きる。

【００３１】本実施例では、拡散エミッタ層領域３，
３′が櫛形状になっているので、順方向、逆方向それぞ
れに１つのサイリスタとして動作する。ここで、拡散エ
ミッタ層領域３，３′と電極７，７′とを接続する抵抗
体１０，１０′が有効に働く。すなわち、サイリスタの
スイッチングはある１点の微小部分から始まるが、そこ
に電流集中が起こると抵抗体１０，１０′の電圧降下に
より不動作部のサイリスタがスイッチングする。したが
って、従来のキャリア拡散によるスイッチ領域の広がり
効果に、さらに電界のドリフトによるスイッチ領域の広
がり効果が加わり、全面がスイッチングする時間を非常
に短くすることができる。

【００３２】さらに、時間の経過とともに雷サージ電流
が増加していくが、抵抗体１０，１０′がサイリスタ素
子に接して形成された構造であるので、サイリスタの自
己発熱により熱が抵抗体へ伝導する。しかし、抵抗体が
負の温度係数を有することから抵抗値が減少し、抵抗体
による損失が低減する。このように、第１実施例では複
数のサイリスタの並列運転効果により、第２実施例では
１つのサイリスタのスイッチ領域の高速広がり効果によ
り、素子全体を確実にかつ短時間で動作させることがで
きる。さらに、図９に示したように、時間の経過ととも
にサイリスタ素子が発熱し、その熱が抵抗体へ伝わって
抵抗体の温度が上昇するが、負の温度係数を有するため
に抵抗値が下がり、抵抗による電力損失を低減すること
ができる。

【００３３】

【発明の効果】以上説明したように本発明は、素子全体
を確実にかつ短時間で動作させることができるので、素
子内部の温度を速やかに均一にするとともに、ピーク温
度を低減することができる。さらに、抵抗による電流損
失を低減することができる。したがって、時間幅の短く
かつ高電圧のパルスが印加される雷サージや静電気の防
護素子として、またスイッチングノイズその他の吸収素
子としての信頼性を高めることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示す図。

【図２】アモルファスシリコンの電気伝導度の温度依存
性を示す図。

【図３】本発明の第２の実施形態を示す図。

【図４】サージ防護素子の等価回路を示す図。

【図５】従来のサージ防護素子の構造を示す断面図。

【図６】雷サージ印加時の電圧−電流特性を示す図。

【図７】雷サージ印加時の素子内部の温度分布の時間変
化を示す図。

【図８】従来のサージ防護素子（特開平５−７４３２１
号）の構造を示す断面図。

【図９】雷サージ印加時の素子内部の温度分布の時間変
化を示す図。

【図１０】従来の複数のトランジスタの並列使用時の回
路構成を示す図。

【図１１】従来の複数のサイリスタの並列使用時の回路
構成を示す図。

【符号の説明】

１ ｐ型の半導体基板 ２，２′ ｎ型の拡散ベース層領域 ３，３′ ｐ型の拡散エミッタ層領域 ５，５′ ｎ型のオーミック領域 ６，６′ 保護膜 ７，７′ 電極 ８ 順方向サイリスタ ９ 逆方向サイリスタ １０ 抵抗体 １１，１２，１３ 順方向サイリスタ １４，１５，１６ 逆方向サイリスタ ５１，５２ サイリスタ ６１，６２ 抵抗

Claims (4)

【特許請求の範囲】
1. 【請求項１】 第１の導電型の半導体基板の両面に第２
   の導電型の拡散ベース層領域が形成され、前記各拡散ベ
   ース層領域内に複数の第１の導電型の拡散エミッタ層領
   域が前記半導体基板の両面で互い違いの関係となるよう
   に形成され、前記各拡散エミッタ層領域の上面に抵抗体
   が形成され、両面に形成された前記抵抗体および前記拡
   散ベース層領域にそれぞれ電極が接続されたサージ防護
   素子において、 前記抵抗体を負の温度係数を有する抵抗体で構成したこ
   とを特徴とするサージ防護素子。
2. 【請求項２】 請求項１に記載のサージ防護素子におい
   て、 拡散エミッタ層領域が、その面積Ａと周辺長Ｌの比Ａ／
   Ｌが小さくなる形状に拡散ベース層領域内に形成された
   ことを特徴とするサージ防護素子。
3. 【請求項３】 請求項２に記載のサージ防護素子におい
   て、 拡散エミッタ層領域がストライプ状に形成されたことを
   特徴とするサージ防護素子。
4. 【請求項４】 請求項２に記載のサージ防護素子におい
   て、 拡散エミッタ層領域が櫛形状に形成されたことを特徴と
   するサージ防護素子。