JPH0945921A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0945921A JPH0945921A JP19163195A JP19163195A JPH0945921A JP H0945921 A JPH0945921 A JP H0945921A JP 19163195 A JP19163195 A JP 19163195A JP 19163195 A JP19163195 A JP 19163195A JP H0945921 A JPH0945921 A JP H0945921A
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Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】サイドエッチを利用せずＬＤＤ構造又はオフセ
ット構造のＴＦＴを均一に再現性よく製造する。 【解決手段】ゲート電極７Ａをパターニングするための
フォトレジスト膜６Ａをマスクにして不純物導入を行な
い、加熱してマスク幅を拡大したのち再び不純物導入を
行なう。
ット構造のＴＦＴを均一に再現性よく製造する。 【解決手段】ゲート電極７Ａをパターニングするための
フォトレジスト膜６Ａをマスクにして不純物導入を行な
い、加熱してマスク幅を拡大したのち再び不純物導入を
行なう。
Description
【０００１】
【発明の属する技術分野】本発明は、大面積アクティブ
・マトリックス液晶ディスプレイ等に応用される薄膜ト
ランジスタ（ＴＦＴ）の製造方法、特に比較的低温度
（６００℃以下）で形成された多結晶シリコン薄膜を用
いたポリシリコン薄膜トランジスタの製造方法に関する
ものである。
・マトリックス液晶ディスプレイ等に応用される薄膜ト
ランジスタ（ＴＦＴ）の製造方法、特に比較的低温度
（６００℃以下）で形成された多結晶シリコン薄膜を用
いたポリシリコン薄膜トランジスタの製造方法に関する
ものである。
【０００２】
【従来の技術】低温プロセス多結晶シリコンＴＦＴは、
アモルファスシリコンＴＦＴの１０〜１０００倍程度の
移動度を実現できることから、液晶表示装置の高精細
化、高開口率化、駆動回路一体化等において有用な素子
である。しかしながら、多結晶シリコンＴＦＴは、多結
晶シリコン薄膜中の結晶粒界に多くのトラップ準位が局
在しているため、このトラップを介して多くのＯＦＦ電
流が流れてしまい、特に画素スイッチング用のＴＦＴに
用いた場合データの保護特性が悪化し大きな問題とな
る。このため、ＴＦＴの構造をオフセット構造やＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にす
ることにより漏れ電流を抑制する方法が用いられる。
アモルファスシリコンＴＦＴの１０〜１０００倍程度の
移動度を実現できることから、液晶表示装置の高精細
化、高開口率化、駆動回路一体化等において有用な素子
である。しかしながら、多結晶シリコンＴＦＴは、多結
晶シリコン薄膜中の結晶粒界に多くのトラップ準位が局
在しているため、このトラップを介して多くのＯＦＦ電
流が流れてしまい、特に画素スイッチング用のＴＦＴに
用いた場合データの保護特性が悪化し大きな問題とな
る。このため、ＴＦＴの構造をオフセット構造やＬＤＤ
（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造にす
ることにより漏れ電流を抑制する方法が用いられる。
【０００３】図７（ｅ）はＬＤＤ構造多結晶シリコンＴ
ＦＴの断面図である。１はガラス基板、３は多結晶シリ
コン膜、７はゲート電極、８−１ａ，８−２ａは多結晶
シリコン膜３に形成したソース・ドレイン領域、４はゲ
ート絶縁膜、１０は層間絶縁膜、１１−１，１１−２は
ソース・ドレイン電極、９−１，９−２は多結晶シリコ
ン膜３に形成され、ソース・ドレイン領域８−１，８−
２と同じ導電型の低濃度領域からなるＬＤＤ領域であ
る。このようにＬＤＤ領域を設けると、例えばｎチャネ
ルＴＦＴの場合ゲート電圧を負にバイアスして多結晶シ
リコン薄膜の表面にＰ型層が形成されても、Ｎ型領域で
あるＬＤＤ領域の不純物濃度が低いためＰＮ接合のエネ
ルギー障壁の幅が広くなる。このため、ＰＮ接合部に加
えられる電界強度が弱められ、ＯＦＦ電流は増加しな
い。
ＦＴの断面図である。１はガラス基板、３は多結晶シリ
コン膜、７はゲート電極、８−１ａ，８−２ａは多結晶
シリコン膜３に形成したソース・ドレイン領域、４はゲ
ート絶縁膜、１０は層間絶縁膜、１１−１，１１−２は
ソース・ドレイン電極、９−１，９−２は多結晶シリコ
ン膜３に形成され、ソース・ドレイン領域８−１，８−
２と同じ導電型の低濃度領域からなるＬＤＤ領域であ
る。このようにＬＤＤ領域を設けると、例えばｎチャネ
ルＴＦＴの場合ゲート電圧を負にバイアスして多結晶シ
リコン薄膜の表面にＰ型層が形成されても、Ｎ型領域で
あるＬＤＤ領域の不純物濃度が低いためＰＮ接合のエネ
ルギー障壁の幅が広くなる。このため、ＰＮ接合部に加
えられる電界強度が弱められ、ＯＦＦ電流は増加しな
い。
【０００４】このＬＤＤ構造多結晶シリコンＴＦＴのＬ
ＤＤ領域及びソース・ドレイン領域をゲート電極と自己
整合して形成できる製造方法が特開平５−１５２３２５
号公報に開示されている。すなわち、図７（ａ）に示す
ように、ガラス基板１の表面にＳｉＯ2 膜２を形成し、
島状の多結晶シリコン膜３を形成し、ゲート絶縁膜とし
て酸化シリコン膜４を形成し、厚さ５０〜１００ｎｍの
クロム膜５を形成する。次に図７（ｂ）に示すようにレ
ジスト膜６を形成し、クロム膜５をウェットエッチング
してゲート電極７を形成する。この場合、オーバーエッ
チングをかけることによりレジスト膜６のパターン端か
ら約１μｍ内側までサイドエッチングを行なう。次に、
１６０℃の温度でベーキングして図７（ｃ）に示すよう
にサイドエッチング部をレジストでカバーする。次に、
変形したレジスト膜６ａをマスクとして第１の不純物導
入を行ない図７（ｄ）に示すように、高濃度注入領域８
−１，８−２を形成する。次にレジスト膜６ａを除去
し、ゲート電極７をマスクとして第２の不純物導入を行
なう。図７（ｅ）に示す、ＬＤＤ領域９−１，９−２を
形成するためである。次に層間絶縁膜としてＳｉＯ2 膜
１０を堆積し、コンタクト孔Ｃをあけ、ソース・ドレイ
ン電極１１−１，１１−２を形成する。
ＤＤ領域及びソース・ドレイン領域をゲート電極と自己
整合して形成できる製造方法が特開平５−１５２３２５
号公報に開示されている。すなわち、図７（ａ）に示す
ように、ガラス基板１の表面にＳｉＯ2 膜２を形成し、
島状の多結晶シリコン膜３を形成し、ゲート絶縁膜とし
て酸化シリコン膜４を形成し、厚さ５０〜１００ｎｍの
クロム膜５を形成する。次に図７（ｂ）に示すようにレ
ジスト膜６を形成し、クロム膜５をウェットエッチング
してゲート電極７を形成する。この場合、オーバーエッ
チングをかけることによりレジスト膜６のパターン端か
ら約１μｍ内側までサイドエッチングを行なう。次に、
１６０℃の温度でベーキングして図７（ｃ）に示すよう
にサイドエッチング部をレジストでカバーする。次に、
変形したレジスト膜６ａをマスクとして第１の不純物導
入を行ない図７（ｄ）に示すように、高濃度注入領域８
−１，８−２を形成する。次にレジスト膜６ａを除去
し、ゲート電極７をマスクとして第２の不純物導入を行
なう。図７（ｅ）に示す、ＬＤＤ領域９−１，９−２を
形成するためである。次に層間絶縁膜としてＳｉＯ2 膜
１０を堆積し、コンタクト孔Ｃをあけ、ソース・ドレイ
ン電極１１−１，１１−２を形成する。
【０００５】
【発明が解決しようとする課題】上述した従来のＴＦＴ
の製造方法は、ウェットエッチングによるサイドエッチ
を利用している（特開平５−１５２３２５号公報にはオ
フセット構造についての記載はないが、同様の手法でオ
フセット構造を実現できることは見易い道理である）。
しかし、多結晶シリコンＴＦＴは液晶表示装置の高精細
化、高開口率化を企るために使用されるものであり、ウ
ェットエッチングはドライエッチングより微細加工性の
点で劣っている。勿論ドライエッチングでもサイドエチ
は可能であるが、液晶表示装置のような大面積デバイス
の場合、全面均一にサイドエッチング量を制御すること
は困難である。試みに、ＣＦ4 ガスを使用した場合のサ
イドエッチング量を調べてみたところ、図３の折線Ｉの
ような結果が得られた。ＬＤＤ領域の寸法を１μｍ以下
にようとする場合、あまりにばらつきが大きすぎる。
の製造方法は、ウェットエッチングによるサイドエッチ
を利用している（特開平５−１５２３２５号公報にはオ
フセット構造についての記載はないが、同様の手法でオ
フセット構造を実現できることは見易い道理である）。
しかし、多結晶シリコンＴＦＴは液晶表示装置の高精細
化、高開口率化を企るために使用されるものであり、ウ
ェットエッチングはドライエッチングより微細加工性の
点で劣っている。勿論ドライエッチングでもサイドエチ
は可能であるが、液晶表示装置のような大面積デバイス
の場合、全面均一にサイドエッチング量を制御すること
は困難である。試みに、ＣＦ4 ガスを使用した場合のサ
イドエッチング量を調べてみたところ、図３の折線Ｉの
ような結果が得られた。ＬＤＤ領域の寸法を１μｍ以下
にようとする場合、あまりにばらつきが大きすぎる。
【０００６】従って本発明の目的はサイドエッチングを
利用せずに均一に再現性よくＬＤＤ構造又はオフセット
構造を実現できる薄膜トラジスタの製造方法を提供する
ことにある。
利用せずに均一に再現性よくＬＤＤ構造又はオフセット
構造を実現できる薄膜トラジスタの製造方法を提供する
ことにある。
【０００７】
【課題を解決するための手段】第１の本発明のＬＤＤ構
造の薄膜トランジスタの製造方法は、基板の表面を選択
的に被覆する島状の半導体薄膜を形成し、全面に絶縁体
薄膜を堆積し、導電性薄膜を堆積し、レジスト膜をマス
クとして前記導電性薄膜をパターニングすることにより
前記島状の半導体薄膜と交差するゲート電極を形成する
工程と、前記レジスト膜をマスクとして前記島状の半導
体薄膜に不純物を導入する第１の不純物導入工程と、前
記レジスト膜を加熱により変形させてマスクする面積を
拡大させる工程と、前記変形したレジスト膜をマスクと
して前記島状の半導体薄膜に不純物を導入する第２の不
純物工程とを有するというものである。
造の薄膜トランジスタの製造方法は、基板の表面を選択
的に被覆する島状の半導体薄膜を形成し、全面に絶縁体
薄膜を堆積し、導電性薄膜を堆積し、レジスト膜をマス
クとして前記導電性薄膜をパターニングすることにより
前記島状の半導体薄膜と交差するゲート電極を形成する
工程と、前記レジスト膜をマスクとして前記島状の半導
体薄膜に不純物を導入する第１の不純物導入工程と、前
記レジスト膜を加熱により変形させてマスクする面積を
拡大させる工程と、前記変形したレジスト膜をマスクと
して前記島状の半導体薄膜に不純物を導入する第２の不
純物工程とを有するというものである。
【０００８】第２の本発明のＬＤＤ構造の薄膜トランジ
スタの製造方法は、基板の表面を選択的に被覆する島状
の半導体薄膜を形成し、全面に絶縁体薄膜を堆積し、導
電性薄膜を堆積し、レジスト膜をマスクとして前記導電
性薄膜をパターニングすることにより島状の半導体薄膜
と交差するゲート電極を形成する工程と、前記レジスト
膜を加熱により変形させてマスクする面積を拡大させる
工程と、前記変形したレジスト膜をマスクとして前記島
状の半導体薄膜に不純物を導入する第１の不純物導入工
程と、前記レジスト膜を除去したのち前記ゲート電極を
マスクとして前記島状の半導体薄膜に不純物を導入する
第２の不純物導入工程とを有するというものである。
スタの製造方法は、基板の表面を選択的に被覆する島状
の半導体薄膜を形成し、全面に絶縁体薄膜を堆積し、導
電性薄膜を堆積し、レジスト膜をマスクとして前記導電
性薄膜をパターニングすることにより島状の半導体薄膜
と交差するゲート電極を形成する工程と、前記レジスト
膜を加熱により変形させてマスクする面積を拡大させる
工程と、前記変形したレジスト膜をマスクとして前記島
状の半導体薄膜に不純物を導入する第１の不純物導入工
程と、前記レジスト膜を除去したのち前記ゲート電極を
マスクとして前記島状の半導体薄膜に不純物を導入する
第２の不純物導入工程とを有するというものである。
【０００９】第３の本発明のオフセット構造の薄膜トラ
ンジスタの製造方法は、基板の表面を選択的に被覆する
島状の半導体薄膜を形成し、全面に絶縁体薄膜を堆積
し、導電性薄膜を堆積し、レジスト膜をマスクとして前
記導電性薄膜をパターニングすることにより前記島状の
半導体薄膜と交差するゲート電極を形成する工程と、前
記レジスト膜を加熱により変形させてマスクする面積を
拡大させる工程と、前記変形したレジスト膜をマスクと
して前記島状の半導体薄膜に不純物を導入する工程とを
有するというものである。
ンジスタの製造方法は、基板の表面を選択的に被覆する
島状の半導体薄膜を形成し、全面に絶縁体薄膜を堆積
し、導電性薄膜を堆積し、レジスト膜をマスクとして前
記導電性薄膜をパターニングすることにより前記島状の
半導体薄膜と交差するゲート電極を形成する工程と、前
記レジスト膜を加熱により変形させてマスクする面積を
拡大させる工程と、前記変形したレジスト膜をマスクと
して前記島状の半導体薄膜に不純物を導入する工程とを
有するというものである。
【００１０】これらの場合、基板を絶縁性基板、半導体
薄膜を多結晶シリコン薄膜とすることができ、更に不純
物導入はイオン注入法によることができる。
薄膜を多結晶シリコン薄膜とすることができ、更に不純
物導入はイオン注入法によることができる。
【００１１】ＬＤＤ領域又はオフセット領域は、レジス
ト膜の拡大寸法、従ってレジスト膜の加熱条件で定ま
る。
ト膜の拡大寸法、従ってレジスト膜の加熱条件で定ま
る。
【００１２】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１３】図１（ａ）〜（ｄ）は本発明の第１の実施
の形態について説明するための工程順断面図、図２は図
１（ｄ）に対応する平面図である。まず、図１（ａ）に
示すように、ガラス基板１上にガラス基板１からの不純
物拡散のバリアとなる酸化シリコン膜２を４００℃の基
板温度でＬＰＣＶＤ法により形成する。続いて活性層と
なる厚さ７５ｎｍの非晶質シリコン膜をＬＰＣＶＤ法に
より５６０℃の基板温度で形成する。次に、非晶質シリ
コン膜をアイランド形状（島状）にパターンニングし、
続いて非晶質シリコン膜にエキシマレーザ（例えばＸｅ
Ｃｌレーザ）を４２４ｍＪ／ｃｍ2 の照射強度で３回照
射して多結晶化する。こうして、島状の多結晶シリコン
膜３の形成を終る。次に、ＬＰＣＶＤ法によりゲート絶
縁膜となる酸化シリコン膜４を基板温度４００℃で形成
し、続いてＬＰＣＶＤ法により基板温度６００℃でドー
プト多結晶シリコン膜５Ａを形成する。ドープト多結晶
シリコン膜５Ａ上に塗布法により厚さ３μｍのフォトレ
ジスト膜を形成し、露光機を用いたフォトリソグラフィ
ー工程により、図１（ｂ）に示すように、ゲート電極形
状のフォトレジスト膜６Ａにパターニングし、それをマ
スクとしてドープト多結晶シリコン膜５Ａをドライエッ
チングして、島状の多結晶シリコン膜３と交差するゲー
ト電極７Ａを形成する。ドライエッチング後、ゲート電
極７Ａ上にフォトレジスト膜６Ａが残った状態でイオン
注入法によりＰ+ イオンを２×１０13ｃｍ-2，加速電圧
９０ｋｅＶの条件で注入し、図１（ｃ）に示すように、
低濃度注入領域９１−１Ａ，９−２Ａをゲート電極７Ａ
と自己整合的に形成する。続いてフォトレジスト膜６Ａ
を加熱することによりフォトレジストの粘度を低下して
だれさせマスクする面積を拡大する。この際、加熱温度
を２００℃、加熱時間を１Ｈとすることにより片側当た
り約０．５μｍのレジスト幅拡大が得られる。続いて、
マスク面積の拡大したフォトレジスト膜６Ａａをマスク
としてイオン注入法によりＰ+ イオンを２×１０15ｃｍ
-2，加速電圧７０ｋｅＶの条件で注入することにより高
濃度の不純物注入を行い、図１（ｄ），図２に示すよう
に、高濃度注入領域と低濃度注入領域９−１Ａ，９−２
Ａを自己整合的に形成する。次に、アニールを行なう
と、低濃度注入領域、高濃度注入領域はそれぞれＬＤＤ
領域９−１Ａ，９−２Ａ、ソース・ドレイン領域８−１
Ａ，８−２Ａとなる。次に、フォトレジスト膜６Ａａを
除去し、層間絶縁膜となる酸化シリコン膜１０をＬＰＣ
ＶＤ法により基板温度４００℃で形成し、続いてソース
・ドレイン領域のコンタクトホールＣを開口してＡｌ膜
を形成し、Ａｌ膜をパターンニングして配線１１−１，
１１−２を形成し、ＬＤＤ構造の薄膜トランジスタ（ゲ
ート長６μｍ，ゲート幅６μｍ）を作製する。
の形態について説明するための工程順断面図、図２は図
１（ｄ）に対応する平面図である。まず、図１（ａ）に
示すように、ガラス基板１上にガラス基板１からの不純
物拡散のバリアとなる酸化シリコン膜２を４００℃の基
板温度でＬＰＣＶＤ法により形成する。続いて活性層と
なる厚さ７５ｎｍの非晶質シリコン膜をＬＰＣＶＤ法に
より５６０℃の基板温度で形成する。次に、非晶質シリ
コン膜をアイランド形状（島状）にパターンニングし、
続いて非晶質シリコン膜にエキシマレーザ（例えばＸｅ
Ｃｌレーザ）を４２４ｍＪ／ｃｍ2 の照射強度で３回照
射して多結晶化する。こうして、島状の多結晶シリコン
膜３の形成を終る。次に、ＬＰＣＶＤ法によりゲート絶
縁膜となる酸化シリコン膜４を基板温度４００℃で形成
し、続いてＬＰＣＶＤ法により基板温度６００℃でドー
プト多結晶シリコン膜５Ａを形成する。ドープト多結晶
シリコン膜５Ａ上に塗布法により厚さ３μｍのフォトレ
ジスト膜を形成し、露光機を用いたフォトリソグラフィ
ー工程により、図１（ｂ）に示すように、ゲート電極形
状のフォトレジスト膜６Ａにパターニングし、それをマ
スクとしてドープト多結晶シリコン膜５Ａをドライエッ
チングして、島状の多結晶シリコン膜３と交差するゲー
ト電極７Ａを形成する。ドライエッチング後、ゲート電
極７Ａ上にフォトレジスト膜６Ａが残った状態でイオン
注入法によりＰ+ イオンを２×１０13ｃｍ-2，加速電圧
９０ｋｅＶの条件で注入し、図１（ｃ）に示すように、
低濃度注入領域９１−１Ａ，９−２Ａをゲート電極７Ａ
と自己整合的に形成する。続いてフォトレジスト膜６Ａ
を加熱することによりフォトレジストの粘度を低下して
だれさせマスクする面積を拡大する。この際、加熱温度
を２００℃、加熱時間を１Ｈとすることにより片側当た
り約０．５μｍのレジスト幅拡大が得られる。続いて、
マスク面積の拡大したフォトレジスト膜６Ａａをマスク
としてイオン注入法によりＰ+ イオンを２×１０15ｃｍ
-2，加速電圧７０ｋｅＶの条件で注入することにより高
濃度の不純物注入を行い、図１（ｄ），図２に示すよう
に、高濃度注入領域と低濃度注入領域９−１Ａ，９−２
Ａを自己整合的に形成する。次に、アニールを行なう
と、低濃度注入領域、高濃度注入領域はそれぞれＬＤＤ
領域９−１Ａ，９−２Ａ、ソース・ドレイン領域８−１
Ａ，８−２Ａとなる。次に、フォトレジスト膜６Ａａを
除去し、層間絶縁膜となる酸化シリコン膜１０をＬＰＣ
ＶＤ法により基板温度４００℃で形成し、続いてソース
・ドレイン領域のコンタクトホールＣを開口してＡｌ膜
を形成し、Ａｌ膜をパターンニングして配線１１−１，
１１−２を形成し、ＬＤＤ構造の薄膜トランジスタ（ゲ
ート長６μｍ，ゲート幅６μｍ）を作製する。
【００１４】図３に本実施例の形態でのレジスト幅拡大
量の基板内ばらつきの一例を示す。基板全面にわたって
均一性がよいことがわかる。ただし、使用したフォトレ
ジストは東京応化（株）製のＯＦＰＲ８００である。加
熱処理に利用した電気炉の温度分布は基板面内で±５℃
であった。また、再現性も良好であった。
量の基板内ばらつきの一例を示す。基板全面にわたって
均一性がよいことがわかる。ただし、使用したフォトレ
ジストは東京応化（株）製のＯＦＰＲ８００である。加
熱処理に利用した電気炉の温度分布は基板面内で±５℃
であった。また、再現性も良好であった。
【００１５】図４に本実施の形態による多結晶シリコン
ＴＦＴのドレイン電流−ゲート電圧特性の一例を示す。
ソースに対するドレイン電圧は１２Ｖである。ゲート電
圧が負の領域でもドレイン電流（漏れ電流）は少なく、
良好なＬＤＤ構造のＴＦＴが得られた。
ＴＦＴのドレイン電流−ゲート電圧特性の一例を示す。
ソースに対するドレイン電圧は１２Ｖである。ゲート電
圧が負の領域でもドレイン電流（漏れ電流）は少なく、
良好なＬＤＤ構造のＴＦＴが得られた。
【００１６】次に、本発明の第２の実施の形態について
説明する。ドープト多結晶シリコン膜のパターンニング
工程までは第１の実施の形態と同一である。図５（ａ）
に示すようにドープト多結晶シリコン膜をゲート電極７
ａにパターンニングするのに使用したフォトレジスト膜
を加熱してだれさせマスクする面積を増大する。続い
て、マスク面積の拡大したフォトレジスト膜６Ｂをマス
クとしてイオン注入法により高濃度の不純物注入を行
い、図５（ｂ）に示すように、高濃度注入領域８−１
Ｂ，８−２Ｂを形成する。フォトレジスト膜６Ｂを剥離
後、ゲート電極７Ａをマスクとしてイオン注入法により
低濃度の不純物注入を行い低濃度注入領域（アニールに
より、図５（ｃ）に示すＬＤＤ領域９−１Ｂ，９−２Ｂ
となる。）を形成する。それ以下の工程は第１の実施の
形態と同様である。最終的に第１の実施の形態によるの
と同様なＬＤＤ構造の薄膜トランジスタが作製される。
説明する。ドープト多結晶シリコン膜のパターンニング
工程までは第１の実施の形態と同一である。図５（ａ）
に示すようにドープト多結晶シリコン膜をゲート電極７
ａにパターンニングするのに使用したフォトレジスト膜
を加熱してだれさせマスクする面積を増大する。続い
て、マスク面積の拡大したフォトレジスト膜６Ｂをマス
クとしてイオン注入法により高濃度の不純物注入を行
い、図５（ｂ）に示すように、高濃度注入領域８−１
Ｂ，８−２Ｂを形成する。フォトレジスト膜６Ｂを剥離
後、ゲート電極７Ａをマスクとしてイオン注入法により
低濃度の不純物注入を行い低濃度注入領域（アニールに
より、図５（ｃ）に示すＬＤＤ領域９−１Ｂ，９−２Ｂ
となる。）を形成する。それ以下の工程は第１の実施の
形態と同様である。最終的に第１の実施の形態によるの
と同様なＬＤＤ構造の薄膜トランジスタが作製される。
【００１７】次に、本発明の第３の実施の形態について
説明する。第２の実施の形態と同様にして、図６（ａ）
に示すようにフォトレジスト膜６Ｃを形成し、図６
（ｂ）に示すように、高濃度注入領域８−１Ｃ，８−２
Ｃを形成する。第２の実施の形態と異なる点は、その後
の低濃度不純物注入を行わない点だけである。それ以下
の工程も第１、第２の実施の形態と同様とすることによ
り、図６（ｃ）に示すように、最終的にオフセット構造
の薄膜トランジスタが作製される。
説明する。第２の実施の形態と同様にして、図６（ａ）
に示すようにフォトレジスト膜６Ｃを形成し、図６
（ｂ）に示すように、高濃度注入領域８−１Ｃ，８−２
Ｃを形成する。第２の実施の形態と異なる点は、その後
の低濃度不純物注入を行わない点だけである。それ以下
の工程も第１、第２の実施の形態と同様とすることによ
り、図６（ｃ）に示すように、最終的にオフセット構造
の薄膜トランジスタが作製される。
【００１８】以上、不純物導入をイオン注入法で行なう
例について説明したが、その他、イオンシャワードーピ
ング法やプラズマドーピング法を用いることも可能であ
る。また、以上の説明から明らかなように、本発明はド
ライエッチング技術を用いて薄膜トランジスタを製造す
る場合に適用できる。
例について説明したが、その他、イオンシャワードーピ
ング法やプラズマドーピング法を用いることも可能であ
る。また、以上の説明から明らかなように、本発明はド
ライエッチング技術を用いて薄膜トランジスタを製造す
る場合に適用できる。
【００１９】
【発明の効果】以上説明したように本発明はゲート電極
のパターニングに使用するレジスト膜を熱処理してマス
ク面積を拡大する工程を利用してＬＤＤ構造又はオフセ
ット構造を有する薄膜トランジスタを実現できる。ＬＤ
Ｄ領域やオフセット領域の寸法は熱処理条件によって定
まるので均一かつ精密に制御できる。又、サイドエッチ
を利用しないので高精細化に有利なドライエッチング技
術と両立できる。従って、ＴＦＴを利用した液晶表示装
置などの高精細化，高開口率化に寄与できるという効果
がある。
のパターニングに使用するレジスト膜を熱処理してマス
ク面積を拡大する工程を利用してＬＤＤ構造又はオフセ
ット構造を有する薄膜トランジスタを実現できる。ＬＤ
Ｄ領域やオフセット領域の寸法は熱処理条件によって定
まるので均一かつ精密に制御できる。又、サイドエッチ
を利用しないので高精細化に有利なドライエッチング技
術と両立できる。従って、ＴＦＴを利用した液晶表示装
置などの高精細化，高開口率化に寄与できるという効果
がある。
【図１】本発明の第１の実施の形態について説明するた
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｄ）に分図して示す工程順断面図であ
る。
【図２】図１（ｄ）に対応する平面図であり、図１
（ｄ）は図２のＸ−Ｘ線断面図である。
（ｄ）は図２のＸ−Ｘ線断面図である。
【図３】第１の実施の形態について説明するためのグラ
フである。
フである。
【図４】第１の実施の形態による多結晶シリコンＴＦＴ
のドレイン電流−ゲート電圧特性の一例を示すグラフで
ある。
のドレイン電流−ゲート電圧特性の一例を示すグラフで
ある。
【図５】本発明の第２の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図６】本発明の第３の実施の形態について説明するた
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
めの（ａ）〜（ｃ）に分図して示す工程順断面図であ
る。
【図７】従来の技術について説明するための（ａ）〜
（ｅ）に分図して示す工程順断面図である。
（ｅ）に分図して示す工程順断面図である。
１ ガラス基板 ２ 酸化シリコン膜 ３ 多結晶シリコン膜 ４ 酸化シリコン膜 ５ クロム膜 ５Ａ ドープト多結晶シリコン膜 ６，６ａ，６Ａ，６Ａａ，６Ｂ，６Ｃ フォトレジス
ト膜 ７，７Ａ，７Ｂ ゲート電極 ８−１，８−１Ｂ，８−１Ｃ，８−２，８−２Ｂ，８−
２Ｃ 高濃度注入領域 ８−１ａ，８−１Ａ，８−１Ｂａ，８−１Ｃａ ソー
ス・ドレイン領域 ９−１，９−１Ａａ，９−１Ｂ，９−２，９−２Ａａ，
９−２Ｂ ＬＤＤ領域 ９−１Ａ，９−２Ａ 低濃度注入領域 １０ 酸化シリコン膜 １１−１，１１−２ 配線（ソース・ドレイン電極） Ｃ コンタクト孔
ト膜 ７，７Ａ，７Ｂ ゲート電極 ８−１，８−１Ｂ，８−１Ｃ，８−２，８−２Ｂ，８−
２Ｃ 高濃度注入領域 ８−１ａ，８−１Ａ，８−１Ｂａ，８−１Ｃａ ソー
ス・ドレイン領域 ９−１，９−１Ａａ，９−１Ｂ，９−２，９−２Ａａ，
９−２Ｂ ＬＤＤ領域 ９−１Ａ，９−２Ａ 低濃度注入領域 １０ 酸化シリコン膜 １１−１，１１−２ 配線（ソース・ドレイン電極） Ｃ コンタクト孔
Claims (5)
- 【請求項１】 基板の表面を選択的に被覆する島状の半
導体薄膜を形成し、全面に絶縁体薄膜を堆積し、導電性
薄膜を堆積し、レジスト膜をマスクとして前記導電性薄
膜をパターニングすることにより前記島状の半導体薄膜
と交差するゲート電極を形成する工程と、前記レジスト
膜をマスクとして前記島状の半導体薄膜に不純物を導入
する第１の不純物導入工程と、前記レジスト膜を加熱に
より変形させてマスクする面積を拡大させる工程と、前
記変形したレジスト膜をマスクとして前記島状の半導体
薄膜に不純物を導入する第２の不純物工程とを有するこ
とを特徴とするＬＤＤ構造の薄膜トランジスタの製造方
法。 - 【請求項２】 基板の表面を選択的に被覆する島状の半
導体薄膜を形成し、全面に絶縁体薄膜を堆積し、導電性
薄膜を堆積し、レジスト膜をマスクとして前記導電性薄
膜をパターニングすることにより島状の半導体薄膜と交
差するゲート電極を形成する工程と、前記レジスト膜を
加熱により変形させてマスクする面積を拡大させる工程
と、前記変形したレジスト膜をマスクとして前記島状の
半導体薄膜に不純物を導入する第１の不純物導入工程
と、前記レジスト膜を除去したのち前記ゲート電極をマ
スクとして前記島状の半導体薄膜に不純物を導入する第
２の不純物導入工程とを有することを特徴とするＬＤＤ
構造の薄膜トランジスタの製造方法。 - 【請求項３】 基板の表面を選択的に被覆する島状の半
導体薄膜を形成し、全面に絶縁体薄膜を堆積し、導電性
薄膜を堆積し、レジスト膜をマスクとして前記導電性薄
膜をパターニングすることにより前記島状の半導体薄膜
と交差するゲート電極を形成する工程と、前記レジスト
膜を加熱により変形させてマスクする面積を拡大させる
工程と、前記変形したレジスト膜をマスクとして前記島
状の半導体薄膜に不純物を導入する工程とを有すること
を特徴とするオフセット構造の薄膜トランジスタの製造
方法。 - 【請求項４】 基板が絶縁性基板であり、半導体薄膜が
多結晶シリコン薄膜である請求項１，２又は３記載の薄
膜トランジスタの製造方法。 - 【請求項５】 不純物導入をイオン注入法により行なう
請求項１，２，３又は４記載の薄膜トランジスタの製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163195A JPH0945921A (ja) | 1995-07-27 | 1995-07-27 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19163195A JPH0945921A (ja) | 1995-07-27 | 1995-07-27 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945921A true JPH0945921A (ja) | 1997-02-14 |
Family
ID=16277870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19163195A Pending JPH0945921A (ja) | 1995-07-27 | 1995-07-27 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945921A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204570A (ja) * | 1982-05-24 | 1983-11-29 | Seiko Epson Corp | 半導体集積回路装置の製造方法 |
| JPS62237762A (ja) * | 1986-04-08 | 1987-10-17 | Citizen Watch Co Ltd | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
| JPS63240068A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPH07106582A (ja) * | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
-
1995
- 1995-07-27 JP JP19163195A patent/JPH0945921A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58204570A (ja) * | 1982-05-24 | 1983-11-29 | Seiko Epson Corp | 半導体集積回路装置の製造方法 |
| JPS62237762A (ja) * | 1986-04-08 | 1987-10-17 | Citizen Watch Co Ltd | Ｌｄｄ型ｍｏｓトランジスタとその製造方法 |
| JPS63240068A (ja) * | 1987-03-27 | 1988-10-05 | Nec Corp | 半導体装置の製造方法 |
| JPH07106582A (ja) * | 1993-09-29 | 1995-04-21 | Sanyo Electric Co Ltd | 薄膜トランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971216 |