JPH0945974A - Hall IC - Google Patents
Hall ICInfo
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- JPH0945974A JPH0945974A JP7212471A JP21247195A JPH0945974A JP H0945974 A JPH0945974 A JP H0945974A JP 7212471 A JP7212471 A JP 7212471A JP 21247195 A JP21247195 A JP 21247195A JP H0945974 A JPH0945974 A JP H0945974A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、シリコン半導体基
板にホールセンサ、及びトランジス等の回路素子が形成
されたホールＩＣに係り、とくにホールセンサの応力に
よるオフセット電圧の影響を軽減したホールＩＣの構造
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a Hall IC having a Hall sensor and a circuit element such as a transistor formed on a silicon semiconductor substrate, and more particularly to the structure of the Hall IC in which the influence of offset voltage due to the stress of the Hall sensor is reduced. Regarding
【０００２】[0002]
【従来の技術】図５、図６は一般的なホールセンサを示
す図である。図中、１はＰ型のシリコン基板、２はＮ型
の低濃度エピタキシャル層、３はＰ＋ 型の分離拡散、
４はＮ+型の高濃度拡散領域、５は酸化膜、６はアルミ
ニウム配線である。2. Description of the Related Art FIGS. 5 and 6 are views showing a general Hall sensor. In the figure, 1 is a P-type silicon substrate, 2 is an N-type low-concentration epitaxial layer, 3 is a P + -type isolation diffusion,
Reference numeral 4 is an N + type high-concentration diffusion region, 5 is an oxide film, and 6 is an aluminum wiring.
【０００３】なお、図５において、７はＮ型低濃度エピ
タキシャル領域、８はＮ+型の高濃度領域であり、Ｉ
Ｎ1、ＩＮ2はそれぞれ駆動端子、ＯＵＴ1、ＯＵＴ2はそ
れぞれ出力端子である。In FIG. 5, 7 is an N type low concentration epitaxial region, 8 is an N + type high concentration region, and I
N 1 and IN 2 are drive terminals, and OUT 1 and OUT 2 are output terminals.
【０００４】上記構成において、駆動端子ＩＮ1からＩ
Ｎ2へ電流を流した状態で、磁界がエピタキシャル層２
に作用した際に、その磁界の大きさに応じて出力端子Ｏ
ＵＴ1、ＯＵＴ2に電圧が発生する。In the above structure, the drive terminals IN 1 to I
When a current is applied to N 2 , a magnetic field is applied to the epitaxial layer 2
The output terminal O depending on the magnitude of the magnetic field
A voltage is generated at UT 1 and OUT 2 .
【０００５】図７、図８、図９において、従来例を説明
する。図７は、上述したホールセンサを４個使用したも
ので、これら４個のホールセンサＡ、Ｂ、Ｃ、Ｄは同一
形状をしており、また各ホールセンサの駆動端子を結ぶ
線が隣接するホールセンサのそれと直交するよう配置さ
れている。A conventional example will be described with reference to FIGS. 7, 8 and 9. In FIG. 7, four Hall sensors described above are used. These four Hall sensors A, B, C and D have the same shape, and the line connecting the drive terminals of each Hall sensor is adjacent. It is arranged so as to be orthogonal to that of the Hall sensor.
【０００６】図８は、ホールセンサ及びトランジスタ等
の回路素子が形成されるシリコン半導体ウエハー９であ
る。ウエハー９は、マスク合せのためにファセット１０
が形成されており、通常主面が（１１１）面の結晶面
を、またファセット１０と直角方向が〈１１０〉の結晶
軸をなすものが多く使用されている。FIG. 8 shows a silicon semiconductor wafer 9 on which circuit elements such as Hall sensors and transistors are formed. The wafer 9 has facets 10 for mask alignment.
In general, a crystal plane having a (111) plane as a main surface and a crystal axis of <110> in a direction perpendicular to the facet 10 is often used.
【０００７】図９は、ウエハー９上に形成されたホール
センサＡ、Ｂ、Ｃ、Ｄを示す図である。同図において、
ホールセンサＡ、Ｂ、Ｃ、Ｄは要部のみ示し、駆動端子
及び出力端子等の図は省略してあるが、これらは図７と
対応して書かれている。FIG. 9 is a view showing the Hall sensors A, B, C and D formed on the wafer 9. In the figure,
The Hall sensors A, B, C, D are shown only in the main part, and the illustrations of the drive terminals and output terminals are omitted, but these are written corresponding to FIG. 7.
【０００８】図９においては、さらにウエハー９の結晶
面である（１１１）面にあらわれるシリコン原子（Ｓ
ｉ）が示されている。しかし、シリコン原子間距離寸法
とホールセンサの寸法とは対応しておらず、便宜上書か
れたものである。In FIG. 9, silicon atoms (S) appearing on the (111) plane, which is the crystal plane of the wafer 9, are further added.
i) is shown. However, the distance dimension between silicon atoms does not correspond to the dimension of the Hall sensor, and is written for convenience.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、このよ
うな構成のホールセンサにおいては、とくに樹脂パッケ
ージ後において樹脂の応力等の影響により、無磁界時に
出力電圧ＯＵＴ1、ＯＵＴ2間に電圧、すなわち不平衡電
圧（オフセット電圧）が生じ、また各ホールセンサＡ、
Ｂ、Ｃ、Ｄの応力等の影響が一応でないため、各ホール
センサのオフセット電圧の和が相殺され得ないという問
題があった。However, in the Hall sensor having such a structure, the voltage between the output voltages OUT 1 and OUT 2 , that is, the non-existence, is not generated due to the stress of the resin, especially after the resin package, when there is no magnetic field. A balanced voltage (offset voltage) is generated, and each Hall sensor A,
There is a problem that the sum of the offset voltages of the Hall sensors cannot be canceled out because the influences of the stresses of B, C, D, etc. are not provided.
【００１０】[0010]
【課題を解決するための手段】上記課題は、モノリシッ
クＩＣを構成する（１１１）面を有するシリコン基板
に、４個の同形状のホールセンサを近接して形成すると
共に、前記各ホールセンサを結晶軸〈１１０〉方向に対
して４５度傾けて配設したことにより解決される。The above problem is that four Hall sensors of the same shape are formed close to each other on a silicon substrate having a (111) plane forming a monolithic IC, and the Hall sensors are crystallized. The problem is solved by arranging it at an angle of 45 degrees with respect to the axis <110> direction.
【００１１】[0011]
【発明の実施の形態】図１、図２において、本発明に係
るホールＩＣの第１実施例について説明する。上述した
図７、図９と対応する部分は同一符号を付す。BEST MODE FOR CARRYING OUT THE INVENTION A Hall IC according to a first embodiment of the present invention will be described with reference to FIGS. The parts corresponding to those in FIGS. 7 and 9 described above are denoted by the same reference numerals.
【００１２】図１は、上述の図５、図６に示したホール
センサを４個使用したもので、これら４個のホーツセン
サＡ、Ｂ、Ｃ、Ｄは同一形状をしており、また各ホール
センサの駆動端子を結ぶ線が隣接するホールサンサのそ
れと直交するよう配置されている。FIG. 1 uses four Hall sensors shown in FIGS. 5 and 6 described above, and these four Horts sensors A, B, C and D have the same shape, and each Hall sensor has the same shape. The line connecting the drive terminals of the sensor is arranged so as to be orthogonal to that of the adjacent hole sensor.
【００１３】また、図１において、各ホールセンサＡ、
Ｂ、Ｃ、Ｄは、図８に示した結晶面（１１１）面を有す
る半導体ウエハー９上に、トランジスタ等の回路素子と
共に形成されるが、それぞれのホールセンサは結晶軸方
向〈１１０〉に対し、４５度傾けて形成されている。Further, in FIG. 1, each Hall sensor A,
B, C, and D are formed together with a circuit element such as a transistor on the semiconductor wafer 9 having the crystal plane (111) plane shown in FIG. 8. Each Hall sensor is oriented in the crystal axis direction <110>. , 45 degrees.
【００１４】図２は、シリコン原子（Ｓｉ）があらわれ
ている結晶面（１１１）面を有するウエハー９上に、各
ホールセンサＡ、Ｂ、Ｃ、Ｄが形成されている様子を示
す図である。ここで、シリコン原子間距離寸法とホール
センサの寸法とは対しておらず、便宜上書かれたもので
ある。また、ホールセンサＡ、Ｂ、Ｃ、Ｄは要部のみを
示し、駆動端子及び出力端子等の図は省略してあるが、
これらは図７と対応して書かれている。FIG. 2 is a diagram showing a state in which the Hall sensors A, B, C and D are formed on a wafer 9 having a crystal plane (111) plane in which silicon atoms (Si) are exposed. . Here, the distance dimension between silicon atoms and the dimension of the Hall sensor do not correspond to each other, but are written for convenience. Further, the Hall sensors A, B, C, and D show only main parts, and illustrations of drive terminals and output terminals are omitted.
These are written corresponding to FIG.
【００１５】上記構成により、第２図において示される
如く、各ホールセンサＡ、Ｂ、Ｃ、Ｄの結晶配置が同じ
関係となるため、各々のホールセンサの応力等による影
響度、すなわち応力によるピエゾ抵抗係数の変化が同じ
となり、各々のホールセンサのオフセット電圧の和が相
殺されて零あるいは零に近い値となって、結果的に応力
の影響を受けることが軽減される。With the above structure, as shown in FIG. 2, the crystal arrangements of the Hall sensors A, B, C and D have the same relationship, so that the degree of influence of the stress of each Hall sensor, that is, the piezo due to the stress. The change in the resistance coefficient becomes the same, and the sum of the offset voltages of the Hall sensors cancels each other to become zero or a value close to zero, and as a result, the influence of stress is reduced.
【００１６】図３は、本発明に係るホールＩＣの第２実
施例を示す図である。同図において、図１と対応する部
分は同一符号を付し、詳細な説明を省略する。本実施例
においても、各ホールセンサＡ、Ｂ、Ｃ、Ｄは、同様に
（１１１）面を有する半導体ウエハー９の結晶軸方向
〈１１０〉に対し、４５度傾いて配置されている。FIG. 3 is a diagram showing a second embodiment of the Hall IC according to the present invention. In the figure, parts corresponding to those in FIG. 1 are designated by the same reference numerals, and detailed description thereof will be omitted. Also in this embodiment, the Hall sensors A, B, C, and D are similarly arranged at an angle of 45 degrees with respect to the crystal axis direction <110> of the semiconductor wafer 9 having the (111) plane.
【００１７】図４は、本発明に係るホールＩＣの上述の
第１実施例で示されたホールセンサをホールＩＣ上に形
成された増巾器と接続された様子を示す図である。各ホ
ールセンサＡ、Ｂ、Ｃ、Ｄの出力電圧ＯＵＴ1、ＯＵＴ2
は、それぞれ各増巾器Ａ、Ｂ、Ｃ、Ｄに接続され、増巾
器の出力として取り出される。ここで、各ホールセンサ
は、上述した第２実施例の構成と置換して配置してもよ
い。FIG. 4 is a diagram showing a state in which the Hall sensor according to the first embodiment of the Hall IC according to the present invention is connected to a widening device formed on the Hall IC. Output voltage OUT 1 , OUT 2 of each Hall sensor A, B, C, D
Are respectively connected to the respective amplifiers A, B, C and D, and are taken out as the output of the amplifier. Here, each Hall sensor may be arranged by replacing the configuration of the second embodiment described above.
【００１８】[0018]
【発明の効果】以上述べたように、本発明に係るホール
ＩＣは、モノリシックＩＣを構成する（１１１）面を有
するシリコン基板に、４個の同形状のホールセンサを近
接して形成すると共に、前記各ホールセンサを結晶軸
〈１１０〉方向に対して４５度傾けて配設したため、各
ホールセンサが応力等の影響をそれぞれ同じように受け
るので、たとえ個々のホールセンサのオフセット電圧が
生じても、これらの和は相殺されて、零あるいは零に近
い値となるので、高成度のホールＩＣが得られるといっ
た利点が生じる。As described above, in the Hall IC according to the present invention, four Hall sensors of the same shape are formed close to each other on a silicon substrate having a (111) plane which constitutes a monolithic IC. Since the Hall sensors are arranged so as to be inclined by 45 degrees with respect to the crystal axis <110> direction, the Hall sensors are similarly affected by stress and the like, so that even if the offset voltage of each Hall sensor is generated. , These sums are canceled out to become zero or a value close to zero, so that there is an advantage that a Hall IC with a high degree of precision can be obtained.
【図１】本発明に係るホールＩＣの第１実施例における
各ホールセンサの配置を示す図。FIG. 1 is a diagram showing an arrangement of respective Hall sensors in a first embodiment of a Hall IC according to the present invention.
【図２】本発明に係るホールＩＣの第１実施例における
各ホールセンサをシリコン半導体基板上に形成した様子
を示す図。FIG. 2 is a view showing a state in which each Hall sensor in the first embodiment of the Hall IC according to the present invention is formed on a silicon semiconductor substrate.
【図３】本発明に係るホールＩＣの第２実施例における
各ホールセンサの配置を示す図。FIG. 3 is a diagram showing an arrangement of Hall sensors in a second embodiment of a Hall IC according to the present invention.
【図４】本発明に係るホールＩＣの他の実施例における
第１実施例に示した各ホールセンサと増巾器とを接続し
た様子を示す図。FIG. 4 is a diagram showing a state in which the respective hall sensors shown in the first embodiment and the amplifier are connected in another embodiment of the hall IC according to the present invention.
【図５】ホールセンサの一般的な構造を示す平面図。FIG. 5 is a plan view showing a general structure of a Hall sensor.
【図６】ホールセンサの一般的な構造を示す断面図。FIG. 6 is a sectional view showing a general structure of a Hall sensor.
【図７】従来のホールＩＣにおける各ホールセンサの配
置図。FIG. 7 is a layout diagram of Hall sensors in a conventional Hall IC.
【図８】従来のホールＩＣを形成するシリコン半導体ウ
エハーを示す図。FIG. 8 is a view showing a silicon semiconductor wafer on which a conventional Hall IC is formed.
【図９】従来のホールＩＣにおける各ホールセンサをシ
リコン半導体基板上に形成した様子を示す図。FIG. 9 is a view showing a state in which each Hall sensor in a conventional Hall IC is formed on a silicon semiconductor substrate.
１ シリコン基板 Ａ、Ｂ、Ｃ、Ｄ ホールセンサ 1 Silicon substrate A, B, C, D Hall sensor
───────────────────────────────────────────────────── フロントページの続き (72)発明者 結城 勝行 神奈川県厚木市酒井1601 ミツミ電機株式 会社厚木事業所内 (72)発明者 矢野 克暁 神奈川県厚木市酒井1601 ミツミ電機株式 会社厚木事業所内 ─────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Katsuyuki Yuki 1601 Sakai, Atsugi-shi, Kanagawa Mitsumi Electric Co., Ltd. Atsugi Plant (72) Inventor Katsuaki Yano 1601, Sakai, Atsugi-shi, Kanagawa Mitsumi Electric Co., Ltd. Atsugi Plant
Claims (1)
面を有するシリコン基板に、４個の同形状のホールセン
サを近接して形成すると共に、前記各ホールセンサを結
晶軸〈１１０〉方向に対して４５度傾けて配設したこと
を特徴とするホールＩＣ。1. A monolithic IC is constructed (111).
Holes characterized in that four Hall sensors of the same shape are formed close to each other on a silicon substrate having a surface, and each of the Hall sensors is arranged at an angle of 45 degrees with respect to the crystal axis <110> direction. IC.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212471A JPH0945974A (en) | 1995-07-28 | 1995-07-28 | Hall IC |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7212471A JPH0945974A (en) | 1995-07-28 | 1995-07-28 | Hall IC |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0945974A true JPH0945974A (en) | 1997-02-14 |
Family
ID=16623200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7212471A Pending JPH0945974A (en) | 1995-07-28 | 1995-07-28 | Hall IC |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0945974A (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183579A (en) * | 1997-12-17 | 1999-07-09 | Toshiba Corp | Hall element and detection device using the hall element |
| US7250753B2 (en) * | 2004-08-09 | 2007-07-31 | Smc Corporation | Sensor attachment mechanism for fluid pressure cylinder |
| JP2007248389A (en) * | 2006-03-17 | 2007-09-27 | Asahi Kasei Electronics Co Ltd | Offset cancellation method, circuit therefor, and magnetic sensor |
| JP2013224921A (en) * | 2012-03-22 | 2013-10-31 | Asahi Kasei Electronics Co Ltd | Magnetic field direction measurement instrument and rotation angle measurement instrument |
| JP2013228222A (en) * | 2012-04-24 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | Magnetic field measuring device |
-
1995
- 1995-07-28 JP JP7212471A patent/JPH0945974A/en active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11183579A (en) * | 1997-12-17 | 1999-07-09 | Toshiba Corp | Hall element and detection device using the hall element |
| US7250753B2 (en) * | 2004-08-09 | 2007-07-31 | Smc Corporation | Sensor attachment mechanism for fluid pressure cylinder |
| JP2007248389A (en) * | 2006-03-17 | 2007-09-27 | Asahi Kasei Electronics Co Ltd | Offset cancellation method, circuit therefor, and magnetic sensor |
| JP2013224921A (en) * | 2012-03-22 | 2013-10-31 | Asahi Kasei Electronics Co Ltd | Magnetic field direction measurement instrument and rotation angle measurement instrument |
| JP2013228222A (en) * | 2012-04-24 | 2013-11-07 | Asahi Kasei Electronics Co Ltd | Magnetic field measuring device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040810 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |