JPH0946549A - フィールド信号発生回路 - Google Patents
フィールド信号発生回路Info
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- JPH0946549A JPH0946549A JP7193495A JP19349595A JPH0946549A JP H0946549 A JPH0946549 A JP H0946549A JP 7193495 A JP7193495 A JP 7193495A JP 19349595 A JP19349595 A JP 19349595A JP H0946549 A JPH0946549 A JP H0946549A
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- field
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Abstract
(57)【要約】
【課題】 方形画像の水平走査に同期した水平同期信号
と垂直走査に同期した垂直同期信号とから方形画像のフ
ィールド走査に同期したフィールド信号を生成するフィ
ールド信号発生回路に関し、安価に構成できるフィール
ド信号発生回路を提供することを目的とする。 【解決手段】 ビデオボード上に搭載されたＭＰＥＧエ
ンコーダで生成される水平・垂直同期信号より２つのフ
リップフロップ及びクロック発生回路を用いて、水平・
垂直同期信号に同期したフィールド信号を生成する。
と垂直走査に同期した垂直同期信号とから方形画像のフ
ィールド走査に同期したフィールド信号を生成するフィ
ールド信号発生回路に関し、安価に構成できるフィール
ド信号発生回路を提供することを目的とする。 【解決手段】 ビデオボード上に搭載されたＭＰＥＧエ
ンコーダで生成される水平・垂直同期信号より２つのフ
リップフロップ及びクロック発生回路を用いて、水平・
垂直同期信号に同期したフィールド信号を生成する。
Description
【０００１】
【発明の属する技術分野】本発明はフィールド信号発生
回路に係り、特に方形画像の水平走査に同期した水平同
期信号と垂直走査に同期した垂直動作信号とから方形画
像のフィールド走査に同期したフィールド信号を生成す
るフィールド信号発生回路に関する。
回路に係り、特に方形画像の水平走査に同期した水平同
期信号と垂直走査に同期した垂直動作信号とから方形画
像のフィールド走査に同期したフィールド信号を生成す
るフィールド信号発生回路に関する。
【０００２】
【従来の技術】図７にパーソナルコンピュータ等に用い
られているビデオボードのブロック構成図を示す。従来
のビテオボード２０はコンピュータ本体２１及びＣＤ−
ＲＯＭドライブ２２と、ディスプレイ２３との間に設け
られ、コンピュータ本体２１又はＣＤ−ＲＯＭドライブ
２２から供給されるディジタル的に処理された画像デー
タに復号化等の処理を加え、ディスプレイ２３にＲＧＢ
等の信号に変換して供給する。
られているビデオボードのブロック構成図を示す。従来
のビテオボード２０はコンピュータ本体２１及びＣＤ−
ＲＯＭドライブ２２と、ディスプレイ２３との間に設け
られ、コンピュータ本体２１又はＣＤ−ＲＯＭドライブ
２２から供給されるディジタル的に処理された画像デー
タに復号化等の処理を加え、ディスプレイ２３にＲＧＢ
等の信号に変換して供給する。
【０００３】従来のビデオボード２０は例えばＭＰＥＧ
（Moving Picture Experts Group)により規格化された
圧縮・伸長方位により圧縮された画像データを復号化す
るＭＰＥＧデコーダ２４、ＭＰＥＧデコーダ２４で復号
化された画像データをディスプレイ２３により形成され
る方形画像の走査順序に従って配列し直すビデオプロセ
ッサ２５、ビテオプロセッサ２５に方形画像の走査に同
期した水平同期信号（HSync)、垂直同期信号(VSync) 、
フィールド信号を供給するＭＴＳＣエンコーダ２６、ビ
テオプロセッサ２５で処理された画像データをアナログ
信号に変換し、ディスプレイ２３に供給するＤ／Ａコン
バータ２７より構成される。
（Moving Picture Experts Group)により規格化された
圧縮・伸長方位により圧縮された画像データを復号化す
るＭＰＥＧデコーダ２４、ＭＰＥＧデコーダ２４で復号
化された画像データをディスプレイ２３により形成され
る方形画像の走査順序に従って配列し直すビデオプロセ
ッサ２５、ビテオプロセッサ２５に方形画像の走査に同
期した水平同期信号（HSync)、垂直同期信号(VSync) 、
フィールド信号を供給するＭＴＳＣエンコーダ２６、ビ
テオプロセッサ２５で処理された画像データをアナログ
信号に変換し、ディスプレイ２３に供給するＤ／Ａコン
バータ２７より構成される。
【０００４】図８にＮＴＳＣエンコーダ２６のブロック
構成図を示す。ＮＴＳＣエンコーダ２６は画像信号をＮ
ＴＳＣ信号にエンコードするチップで、エンコードを行
なうエンコード部２８及び、エンコードされたＮＴＳＣ
信号と同期した水平同期信号、垂直同期信号(VSync) 、
フィールド信号を生成すると共にエンコード部２８に同
期信号に応じたクロックを供給するタイミング回路２
９、タイミング回路２９にクロックを供給するクロック
発生部３０より構成される。
構成図を示す。ＮＴＳＣエンコーダ２６は画像信号をＮ
ＴＳＣ信号にエンコードするチップで、エンコードを行
なうエンコード部２８及び、エンコードされたＮＴＳＣ
信号と同期した水平同期信号、垂直同期信号(VSync) 、
フィールド信号を生成すると共にエンコード部２８に同
期信号に応じたクロックを供給するタイミング回路２
９、タイミング回路２９にクロックを供給するクロック
発生部３０より構成される。
【０００５】
【発明が解決しようとする課題】しかるに、従来、この
ようなビデオボードで方形画像を再生するのに必要な水
平同期信号（HSync)、垂直同期信号(VSync) 、フィール
ド信号の３つの同期信号を得るためにＮＴＳＣコードの
動作を行なわせる必要がないにもかかわらず、市販され
比較的入手しやすいが高価なＮＴＳＣエンコーダを用い
ているため、コストが高くなってしまう等の問題点があ
った。
ようなビデオボードで方形画像を再生するのに必要な水
平同期信号（HSync)、垂直同期信号(VSync) 、フィール
ド信号の３つの同期信号を得るためにＮＴＳＣコードの
動作を行なわせる必要がないにもかかわらず、市販され
比較的入手しやすいが高価なＮＴＳＣエンコーダを用い
ているため、コストが高くなってしまう等の問題点があ
った。
【０００６】本発明は上記の点に鑑みてなされたもの
で、無駄なく、安価に構成できるフィールド信号発生回
路を提供することを目的とする。
で、無駄なく、安価に構成できるフィールド信号発生回
路を提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の請求項１は方形
画像の水平走査方向の同期を取る水平同期信号と、該方
形画像の垂直走査方向の同期を取る垂直同期信号とから
方形画像のフィールド走査に同期したフィールド信号を
生成するフィールド発生回路であって、前記垂直同期信
号より十分に高い周波数のクロックを発振するクロック
発生回路と、前記垂直同期信号がデータ端子に供給さ
れ、前記クロック発生回路で発生されたクロックがクロ
ック端子に供給され、前記クロックの一方向への反転時
の前記垂直同期信号の状態を保持し、出力端子より出力
する第１のフリップフロップと、前記第１のフリップフ
ロップの出力がクロック端子に供給され、前記水平同期
信号がデータ端子に供給され、前記第１のフリップフロ
ップの出力の一方向への反転時の前記水平同期信号の状
態を保持し、出力端子よりフィールド信号として出力す
る第２のフリップフロップとを有することを特徴とす
る。
画像の水平走査方向の同期を取る水平同期信号と、該方
形画像の垂直走査方向の同期を取る垂直同期信号とから
方形画像のフィールド走査に同期したフィールド信号を
生成するフィールド発生回路であって、前記垂直同期信
号より十分に高い周波数のクロックを発振するクロック
発生回路と、前記垂直同期信号がデータ端子に供給さ
れ、前記クロック発生回路で発生されたクロックがクロ
ック端子に供給され、前記クロックの一方向への反転時
の前記垂直同期信号の状態を保持し、出力端子より出力
する第１のフリップフロップと、前記第１のフリップフ
ロップの出力がクロック端子に供給され、前記水平同期
信号がデータ端子に供給され、前記第１のフリップフロ
ップの出力の一方向への反転時の前記水平同期信号の状
態を保持し、出力端子よりフィールド信号として出力す
る第２のフリップフロップとを有することを特徴とす
る。
【０００８】請求項１によれば、水平同期信号と垂直同
期信号クロック発生回路、第１，第２のフリップフロッ
プによりフィールド信号を生成できるため、水平同期信
号及び垂直同期信号さえあれば、フィールド信号を生成
でき、また、構成も簡単であるため、安価に構成でき
る。
期信号クロック発生回路、第１，第２のフリップフロッ
プによりフィールド信号を生成できるため、水平同期信
号及び垂直同期信号さえあれば、フィールド信号を生成
でき、また、構成も簡単であるため、安価に構成でき
る。
【０００９】請求項２は前記第１及び第２のフリップフ
ロップを１チップの半導体装置で構成されたことを特徴
とする。請求項２によれば、第１，第２のフリップフロ
ップを１チップの半導体装置で構成することより安価に
かつ、小型にすることができる。
ロップを１チップの半導体装置で構成されたことを特徴
とする。請求項２によれば、第１，第２のフリップフロ
ップを１チップの半導体装置で構成することより安価に
かつ、小型にすることができる。
【００１０】
【発明の実施の形態】図１に本発明の一実施例のブロッ
ク構成図を示す。本実施例のビテオボード１にはＣＤ−
ＲＯＭ（コンパクトディスクＲＯＭ）ドライブ２、ディ
スプレイ３、コンピュータ本体４が接続され、ＣＤ−Ｒ
ＯＭドライブ２又はコンピュータ本体４から供給される
画像データをアナログのビテオ信号に変換してディスプ
レイ３に供給する。
ク構成図を示す。本実施例のビテオボード１にはＣＤ−
ＲＯＭ（コンパクトディスクＲＯＭ）ドライブ２、ディ
スプレイ３、コンピュータ本体４が接続され、ＣＤ−Ｒ
ＯＭドライブ２又はコンピュータ本体４から供給される
画像データをアナログのビテオ信号に変換してディスプ
レイ３に供給する。
【００１１】ビデオボード１はＣＤ−ＲＯＭドライブ２
又はコンピュータ本体４から供給される圧縮されたビテ
オデータを伸長し、元のビデオデータに戻すと共にビテ
オデータに同期した水平同期信号（HSync)及び垂直同期
信号(VSync) を出力するＭＰＥＧ（Moving Picture Exp
erts Group) デコーダ５、ＭＰＥＧデコーダ５から出力
された水平同期信号（HSync)及び垂直同期信号(VSync)
が供給され、水平同期信号（HSync)、垂直同期信号(VSy
nc) から水平・垂直同期信号（HSync ，VSync)に同期し
たフィールド信号を生成するフィールド信号発生回路
６、ＭＰＥＧデコーダ５又はコンピュータ本体４からビ
テオデータが供給されると共にＭＥＰＧデコーダ５から
水平・垂直同期信号（HSync ，VSync)、フィールド信号
発生回路６からはフィールド信号が供給され、水平・垂
直同期信号及びフィールド信号に同期してＭＰＥＧデコ
ーダ５又はコンピュータ本体４から供給されるビデオデ
ータを処理し、Ｒ，Ｇ，Ｂ表示データに変換するビテオ
プロセッサ７、ビテオプロセッサ７で変換されたＲＧＢ
表示データをアナログ信号に変換し、ディスプレイ３に
供給するＤ／Ａコンバータ８より構成される。
又はコンピュータ本体４から供給される圧縮されたビテ
オデータを伸長し、元のビデオデータに戻すと共にビテ
オデータに同期した水平同期信号（HSync)及び垂直同期
信号(VSync) を出力するＭＰＥＧ（Moving Picture Exp
erts Group) デコーダ５、ＭＰＥＧデコーダ５から出力
された水平同期信号（HSync)及び垂直同期信号(VSync)
が供給され、水平同期信号（HSync)、垂直同期信号(VSy
nc) から水平・垂直同期信号（HSync ，VSync)に同期し
たフィールド信号を生成するフィールド信号発生回路
６、ＭＰＥＧデコーダ５又はコンピュータ本体４からビ
テオデータが供給されると共にＭＥＰＧデコーダ５から
水平・垂直同期信号（HSync ，VSync)、フィールド信号
発生回路６からはフィールド信号が供給され、水平・垂
直同期信号及びフィールド信号に同期してＭＰＥＧデコ
ーダ５又はコンピュータ本体４から供給されるビデオデ
ータを処理し、Ｒ，Ｇ，Ｂ表示データに変換するビテオ
プロセッサ７、ビテオプロセッサ７で変換されたＲＧＢ
表示データをアナログ信号に変換し、ディスプレイ３に
供給するＤ／Ａコンバータ８より構成される。
【００１２】ＣＤ−ＲＯＭドライブ２には各種ＣＤが搭
載可能とされている。搭載可能なＣＤとしては音楽用Ｃ
Ｄ、ビテオ用ＣＤ等がある。ビデオＣＤ等の画像を扱う
ＣＤでは画像データがＭＰＥＧ、ＪＰＥＧ等によって定
められた規格に従って圧縮されて記録されている。この
ため、ビテオＣＤ等を再生して得た画像データを表示す
るためには圧縮されたデータを伸長する必要がある。し
たがって、ＣＤ−ＲＯＭドライブ２ではビデオＣＤ等を
再生した場合には再生信号をＭＰＥＧデコーダ５に供給
する。
載可能とされている。搭載可能なＣＤとしては音楽用Ｃ
Ｄ、ビテオ用ＣＤ等がある。ビデオＣＤ等の画像を扱う
ＣＤでは画像データがＭＰＥＧ、ＪＰＥＧ等によって定
められた規格に従って圧縮されて記録されている。この
ため、ビテオＣＤ等を再生して得た画像データを表示す
るためには圧縮されたデータを伸長する必要がある。し
たがって、ＣＤ−ＲＯＭドライブ２ではビデオＣＤ等を
再生した場合には再生信号をＭＰＥＧデコーダ５に供給
する。
【００１３】ＭＰＥＧデコーダ５には例えば、クボタＣ
−ＣｕｂｅのＰｌａｙＣＤファミリの製品であるＣＬ４
８０よりなり、ＭＰＥＧ規格により圧縮されたデータを
復号し、出力する。図２にＭＰＥＧデコーダ５のブロッ
ク図を示す。ＭＰＥＧデコーダ５は主に、ＭＰＥＧ圧縮
データを復号化する復号化部９復号化部９での処理タイ
ミングを決定するクロックを生成すると共に、復号化部
９での復号処理タイミングに同期し、方形画像の水平走
査に同期した水平同期信号及び、方形画像の垂直走査に
同期した垂直同期信号を復号化データと共に出力するタ
イミング制御部１０を内蔵している。
−ＣｕｂｅのＰｌａｙＣＤファミリの製品であるＣＬ４
８０よりなり、ＭＰＥＧ規格により圧縮されたデータを
復号し、出力する。図２にＭＰＥＧデコーダ５のブロッ
ク図を示す。ＭＰＥＧデコーダ５は主に、ＭＰＥＧ圧縮
データを復号化する復号化部９復号化部９での処理タイ
ミングを決定するクロックを生成すると共に、復号化部
９での復号処理タイミングに同期し、方形画像の水平走
査に同期した水平同期信号及び、方形画像の垂直走査に
同期した垂直同期信号を復号化データと共に出力するタ
イミング制御部１０を内蔵している。
【００１４】ＭＰＥＧデコーダ５で復号化された信号、
及び、復号化された信号に同期した水平・垂直同期信号
（HSync ，VSync)はビテオプロセッサ７に供給される。
図３にビデオプロセッサ７のブロック図を示す。ビデオ
プロセッサ７には画像データ生成部１１を内蔵してお
り、ＭＰＥＧデコーダ５で復号化されたデータを方形画
像を形成すべく配列し直す。画像データ生成部１１には
ＭＰＥＧデコーダ５で生成された水平同期信号（HSync)
及び垂直同期信号（VSync)によりデータの配列を設定
し、フィールド信号により、方形画像の１フレームを第
１フィールドと第２フィールドとに分割する。
及び、復号化された信号に同期した水平・垂直同期信号
（HSync ，VSync)はビテオプロセッサ７に供給される。
図３にビデオプロセッサ７のブロック図を示す。ビデオ
プロセッサ７には画像データ生成部１１を内蔵してお
り、ＭＰＥＧデコーダ５で復号化されたデータを方形画
像を形成すべく配列し直す。画像データ生成部１１には
ＭＰＥＧデコーダ５で生成された水平同期信号（HSync)
及び垂直同期信号（VSync)によりデータの配列を設定
し、フィールド信号により、方形画像の１フレームを第
１フィールドと第２フィールドとに分割する。
【００１５】図４にビデオプロセッサ７の動作説明図を
示す。図４に実線が第１フィールドｆ１を示し、破線が
第２フィールドｆ２を示す。方形画像Ｇの１フレームは
第１フィールドｆ１と第１フィールドｆ１とを補間する
ように配置された第２フィールドｆ２との２回のフィー
ルド走査により形成されている。このため、ビテオプロ
セッサ７では、フィールド信号により、１フレームの画
像データを、第１フィールドｆ１分と第２フィールドｆ
２分とに分割してディスプレイ３に供給する。
示す。図４に実線が第１フィールドｆ１を示し、破線が
第２フィールドｆ２を示す。方形画像Ｇの１フレームは
第１フィールドｆ１と第１フィールドｆ１とを補間する
ように配置された第２フィールドｆ２との２回のフィー
ルド走査により形成されている。このため、ビテオプロ
セッサ７では、フィールド信号により、１フレームの画
像データを、第１フィールドｆ１分と第２フィールドｆ
２分とに分割してディスプレイ３に供給する。
【００１６】ビテオプロセッサ８に供給されるフィール
ド信号はフィールド信号発生回路６により生成される。
フィールド信号発生回路６は図１に示すように、クロッ
ク発生回路１２、第１のフリップフロップＦＦ１、第２
のフリップフロップＦＦ２、ハイレベル保持用の電源部
１３より構成されている。
ド信号はフィールド信号発生回路６により生成される。
フィールド信号発生回路６は図１に示すように、クロッ
ク発生回路１２、第１のフリップフロップＦＦ１、第２
のフリップフロップＦＦ２、ハイレベル保持用の電源部
１３より構成されている。
【００１７】クロック発生回路１２は２７ＭＨｚという
水平・垂直同期信号及びフィールド信号に比べて十分に
高い周波数のクロックを発生する。この２７ＭＨｚとい
うクロックはビデオプロセッサ７等のＩＣのシステムク
ロックとして用いられているクロックと同じ周期で、ビ
テオプロセッサ７等のＩＣとの整合を取りやすくしてい
る。クロック発生回路１２で発生されたクロックは第１
のフリップフロップＦＦ１のクロック端子ＣＬＫに供給
される。第１のフリップフロップＦＦ１にはデータ端子
ＤにＭＰＥＧデコーダ５から垂直同期信号（VSync)が供
給され、プリセット端子ＰＲ及びクリア端子ＣＬはハイ
レベル保持用の電源部１３によりハイレベルに保持され
いる。
水平・垂直同期信号及びフィールド信号に比べて十分に
高い周波数のクロックを発生する。この２７ＭＨｚとい
うクロックはビデオプロセッサ７等のＩＣのシステムク
ロックとして用いられているクロックと同じ周期で、ビ
テオプロセッサ７等のＩＣとの整合を取りやすくしてい
る。クロック発生回路１２で発生されたクロックは第１
のフリップフロップＦＦ１のクロック端子ＣＬＫに供給
される。第１のフリップフロップＦＦ１にはデータ端子
ＤにＭＰＥＧデコーダ５から垂直同期信号（VSync)が供
給され、プリセット端子ＰＲ及びクリア端子ＣＬはハイ
レベル保持用の電源部１３によりハイレベルに保持され
いる。
【００１８】また、第１のフリップフロップＦＦ１の非
反転出力Ｑは開放とされ、反転出力反転Ｑ１が第２のフ
リップフロップＦＦ２のクロック端子ＣＬＫに供給され
ている。第２のフリップフロップＦＦ２のデータ端子Ｄ
にはＭＰＥＧデコーダ５より水平同期信号（HSync)が供
給されており、プリセット端子ＰＲ及びクリア端子ＣＬ
には第１のフリップフロップＦＦ１同様にハイレベル保
持用電源部１３が接続され、ハイレベルに保持されてい
る。第２のフリップフロップＦＦ２の非反転出力Ｑ２か
らＭＰＥＧデコーダ５で生成された水平・垂直同期信号
（HSync ，VSync)と同期したフィールド信号が出力さ
れ、ビデオプロセッサ７に供給される。
反転出力Ｑは開放とされ、反転出力反転Ｑ１が第２のフ
リップフロップＦＦ２のクロック端子ＣＬＫに供給され
ている。第２のフリップフロップＦＦ２のデータ端子Ｄ
にはＭＰＥＧデコーダ５より水平同期信号（HSync)が供
給されており、プリセット端子ＰＲ及びクリア端子ＣＬ
には第１のフリップフロップＦＦ１同様にハイレベル保
持用電源部１３が接続され、ハイレベルに保持されてい
る。第２のフリップフロップＦＦ２の非反転出力Ｑ２か
らＭＰＥＧデコーダ５で生成された水平・垂直同期信号
（HSync ，VSync)と同期したフィールド信号が出力さ
れ、ビデオプロセッサ７に供給される。
【００１９】なお、第１及び第２のフリップフロップＦ
Ｆ１，ＦＦ２には図５に示すように２つのフリップフロ
ップが内蔵され、一般に７４７４、７４（Ｓ７４，７４
Ｓ７４等）と呼ばれる一チップのＩＣが用いられる。こ
のＩＣは安価に入手できる。次に、フィールド信号発生
回路６の動作について説明する。図６に本発明のフィー
ルド信号発生回路６の動作波形図を示す。図６（Ａ）は
クロック発生回路１２で発生されるクロックの波形、
（Ｂ）はＭＰＥＧデコーダ５から出力される水平同期信
号（HSync)の波形、（Ｃ）はＭＰＥＧデコーダ５から出
力される垂直同期信号（VSync)の波形、（Ｄ）は第１の
フリップフロップＦＦ１の反転出力端子反転Ｑ１の出力
の波形、（Ｅ）は第２のフリップフロップＦＦ２の非反
転出力端子Ｑ２から出力されるフィールド信号の波形図
を示す。
Ｆ１，ＦＦ２には図５に示すように２つのフリップフロ
ップが内蔵され、一般に７４７４、７４（Ｓ７４，７４
Ｓ７４等）と呼ばれる一チップのＩＣが用いられる。こ
のＩＣは安価に入手できる。次に、フィールド信号発生
回路６の動作について説明する。図６に本発明のフィー
ルド信号発生回路６の動作波形図を示す。図６（Ａ）は
クロック発生回路１２で発生されるクロックの波形、
（Ｂ）はＭＰＥＧデコーダ５から出力される水平同期信
号（HSync)の波形、（Ｃ）はＭＰＥＧデコーダ５から出
力される垂直同期信号（VSync)の波形、（Ｄ）は第１の
フリップフロップＦＦ１の反転出力端子反転Ｑ１の出力
の波形、（Ｅ）は第２のフリップフロップＦＦ２の非反
転出力端子Ｑ２から出力されるフィールド信号の波形図
を示す。
【００２０】まず、時刻ｔ1 ，ｔ3 でＭＰＥＧデコーダ
５から供給される図６（Ｃ）の垂直同期信号（VSync)が
ハイレベルからローレベルとなり、第１のフリップフロ
ップＦＦ１は図６（Ａ）のクロックの立ち上がり毎に図
６（Ｃ）の垂直同期信号（VSync)の状態を保持し、出力
端子から出力するので、図６（Ｄ）に示す第１のフリッ
プフロップＦＦ１の反転出力反転Ｑ１はローレベルから
ハイレベルに反転する。
５から供給される図６（Ｃ）の垂直同期信号（VSync)が
ハイレベルからローレベルとなり、第１のフリップフロ
ップＦＦ１は図６（Ａ）のクロックの立ち上がり毎に図
６（Ｃ）の垂直同期信号（VSync)の状態を保持し、出力
端子から出力するので、図６（Ｄ）に示す第１のフリッ
プフロップＦＦ１の反転出力反転Ｑ１はローレベルから
ハイレベルに反転する。
【００２１】このとき、第１のフリップフロップＦＦ１
の反転出力反転Ｑ１は第２のフリップフロップＦＦ２の
クロックとして入力されており、第２のフリップフロッ
プＦＦ２はクロックの立ち上がり時のデータの状態を出
力とするため、時刻ｔ1 では図６（Ｂ）に示すように水
平同期信号（HSync)の状態を保持するため、その出力Ｑ
２をハイレベルからローレベルに反転させる。
の反転出力反転Ｑ１は第２のフリップフロップＦＦ２の
クロックとして入力されており、第２のフリップフロッ
プＦＦ２はクロックの立ち上がり時のデータの状態を出
力とするため、時刻ｔ1 では図６（Ｂ）に示すように水
平同期信号（HSync)の状態を保持するため、その出力Ｑ
２をハイレベルからローレベルに反転させる。
【００２２】次に、図６（Ｃ）に示すＭＰＥＧデコーダ
５からの垂直同期信号（VSync)がハイレベルからローレ
ベルに反転する時刻ｔ2 では第１のフリップフロップＦ
Ｆ１の出力反転出力反転Ｑ１はハイレベルからローレベ
ルとなり、第２のフリップフロップＦＦ２のクロックが
ハイレベルからローレベルとなる。この時刻ｔ2 では一
般に図６（Ｃ）に示すように垂直同期信号（VSync)のタ
イミングが時刻ｔ1 ，ｔ3 とは異なる値となり、水平同
期信号のハイレベルの期間で立ち上がる。このため、第
２のフリップフロップＦＦ２はクロックがローレベルか
らハイレベルになるときのデータの状態を出力し、この
とき、図６（Ｂ）の水平同期信号（HSync)はハイレベル
であるため、時刻ｔ2 では第２のフリップフロップＦＦ
２の非反転出力Ｑ２はローレベルからハイレベルに反転
する。
５からの垂直同期信号（VSync)がハイレベルからローレ
ベルに反転する時刻ｔ2 では第１のフリップフロップＦ
Ｆ１の出力反転出力反転Ｑ１はハイレベルからローレベ
ルとなり、第２のフリップフロップＦＦ２のクロックが
ハイレベルからローレベルとなる。この時刻ｔ2 では一
般に図６（Ｃ）に示すように垂直同期信号（VSync)のタ
イミングが時刻ｔ1 ，ｔ3 とは異なる値となり、水平同
期信号のハイレベルの期間で立ち上がる。このため、第
２のフリップフロップＦＦ２はクロックがローレベルか
らハイレベルになるときのデータの状態を出力し、この
とき、図６（Ｂ）の水平同期信号（HSync)はハイレベル
であるため、時刻ｔ2 では第２のフリップフロップＦＦ
２の非反転出力Ｑ２はローレベルからハイレベルに反転
する。
【００２３】このように、ＭＰＥＧエンコーダ５から供
給される垂直同期信号（VSync)の立ち下がりでフィール
ド信号が反転し、垂直同期信号２周期で１周期となるフ
ィールド信号を生成できる。つまり、第１フィールドｆ
１，第２フィールド信号ｆ２の２フィールドが走査され
る毎に反転する信号を生成できる。したがって、出力Ｑ
２のタイミングを用いて容易にフィールド信号を生成で
きる。
給される垂直同期信号（VSync)の立ち下がりでフィール
ド信号が反転し、垂直同期信号２周期で１周期となるフ
ィールド信号を生成できる。つまり、第１フィールドｆ
１，第２フィールド信号ｆ２の２フィールドが走査され
る毎に反転する信号を生成できる。したがって、出力Ｑ
２のタイミングを用いて容易にフィールド信号を生成で
きる。
【００２４】以上のように本実施例によれば搭載されて
いたＭＰＥＧデコーダ５の水平・垂直同期信号出力機能
と、市販の安価なＩＣと発振器を用いることにより従来
よりボード上にＭＰＥＧデコーダ５から出力される水平
・垂直同期信号に同期したフィールド信号を得ることが
できるため、非常に安価にシステムを構成することがで
きる。
いたＭＰＥＧデコーダ５の水平・垂直同期信号出力機能
と、市販の安価なＩＣと発振器を用いることにより従来
よりボード上にＭＰＥＧデコーダ５から出力される水平
・垂直同期信号に同期したフィールド信号を得ることが
できるため、非常に安価にシステムを構成することがで
きる。
【００２５】
【発明の効果】上述の如く、請求項１によれば、水平同
期信号と垂直同期信号クロック発生回路、第１，第２の
フリップフロップによりフィールド信号を生成できるた
め、水平同期信号及び垂直同期信号さえあれば、フィー
ルド信号を生成でき、また、構成も簡単であるため、安
価に構成できる等の特長を有する。
期信号と垂直同期信号クロック発生回路、第１，第２の
フリップフロップによりフィールド信号を生成できるた
め、水平同期信号及び垂直同期信号さえあれば、フィー
ルド信号を生成でき、また、構成も簡単であるため、安
価に構成できる等の特長を有する。
【００２６】請求項２によれば、第１，第２のフリップ
フロップを１チップの半導体装置で構成することより安
価にかつ、小型にすることができる等の特長を有する。
フロップを１チップの半導体装置で構成することより安
価にかつ、小型にすることができる等の特長を有する。
【図１】本発明の一実施例のブロック構成図である。
【図２】本発明の一実施例のＭＰＥＧデコーダのブロッ
ク構成図である。
ク構成図である。
【図３】本発明の一実施例のビデオプロセッサのブロッ
ク構成図である。
ク構成図である。
【図４】本発明の一実施例のビデオプロセッサの動作説
明図である。
明図である。
【図５】本発明の一実施例のフィールド信号発生回路に
用いられるＩＣのブロック図である。
用いられるＩＣのブロック図である。
【図６】本発明の一実施例のフィールド信号発生部の動
作波形図である。
作波形図である。
【図７】従来の一例のブロック構成図である。
【図８】ＮＴＳＣエンコーダのブロック構成図である。
１ ビテオボード ２ ＣＤ−ＲＯＭドライブ ３ ディスプレイ ４ コンピュータ本体 ５ ＭＰＥＧデコーダ ６ フィールド信号発生回路 ７ ビテオプロセッサ ８ Ｄ／Ａコンバータ
Claims (2)
- 【請求項１】 方形画像の水平走査方向の同期を取る水
平同期信号と、該方形画像の垂直走査方向の同期を取る
垂直同期信号とから方形画像のフィールド走査に同期し
たフィールド信号を生成するフィールド発生回路であっ
て、 前記垂直同期信号より十分に高い周波数のクロックを発
振するクロック発生回路と、 前記垂直同期信号がデータ端子に供給され、前記クロッ
ク発生回路で発生されたクロックがクロック端子に供給
され、前記クロックの一方向への反転時の前記垂直同期
信号の状態を保持し、出力端子より出力する第１のフリ
ップフロップと、 前記第１のフリップフロップの出力がクロック端子に供
給され、前記水平同期信号がデータ端子に供給され、前
記第１のフリップフロップの出力の一方向への反転時の
前記水平同期信号の状態を保持し、出力端子よりフィー
ルド信号として出力する第２のフリップフロップとを有
することを特徴とするフィールド発生回路。 - 【請求項２】 前記第１及び第２のフリップフロップは
１チップの半導体装置で構成されたことを特徴とする請
求項２記載のフィールド発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193495A JPH0946549A (ja) | 1995-07-28 | 1995-07-28 | フィールド信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7193495A JPH0946549A (ja) | 1995-07-28 | 1995-07-28 | フィールド信号発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0946549A true JPH0946549A (ja) | 1997-02-14 |
Family
ID=16309000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7193495A Pending JPH0946549A (ja) | 1995-07-28 | 1995-07-28 | フィールド信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0946549A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295977A (ja) * | 2006-04-27 | 2007-11-15 | Daiman:Kk | 遊技機 |
-
1995
- 1995-07-28 JP JP7193495A patent/JPH0946549A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007295977A (ja) * | 2006-04-27 | 2007-11-15 | Daiman:Kk | 遊技機 |
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