JPH0949077A - Ｄｃスパッタリング装置 - Google Patents
Ｄｃスパッタリング装置Info
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- JPH0949077A JPH0949077A JP7252075A JP25207595A JPH0949077A JP H0949077 A JPH0949077 A JP H0949077A JP 7252075 A JP7252075 A JP 7252075A JP 25207595 A JP25207595 A JP 25207595A JP H0949077 A JPH0949077 A JP H0949077A
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Landscapes
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Abstract
(57)【要約】
【課題】 安定した放電を維持できるＤＣスパッタリン
グ装置を提供する。 【解決手段】 ＤＣスパッタリング装置２が有する成膜
室３内に複数のカソード電極４1、４2を配置する。この
ＤＣスパッタリング装置２に正電圧パルス印加装置６を
設け、前記各カソード電極４1、４2に直流の負電圧を印
加して、前記各カソード電極４1、４2に設けられたター
ゲット５1、５2を直流スパッタリングする際、直流電源
８1、８2の出力電圧に同じ周波数の正電圧パルスを重畳
して前記各カソード電極４1、４2に印加する。前記各カ
ソード電極４1、４2に印加される正電圧パルスの周波数
が同じなのでビートは発生せず、前記各ターゲット
５1、５2上に発生したプラズマが相互干渉を起こすこと
がない。前記各正電圧パルス同士は同期重畳しても、位
相をずらして重畳してもよい。
グ装置を提供する。 【解決手段】 ＤＣスパッタリング装置２が有する成膜
室３内に複数のカソード電極４1、４2を配置する。この
ＤＣスパッタリング装置２に正電圧パルス印加装置６を
設け、前記各カソード電極４1、４2に直流の負電圧を印
加して、前記各カソード電極４1、４2に設けられたター
ゲット５1、５2を直流スパッタリングする際、直流電源
８1、８2の出力電圧に同じ周波数の正電圧パルスを重畳
して前記各カソード電極４1、４2に印加する。前記各カ
ソード電極４1、４2に印加される正電圧パルスの周波数
が同じなのでビートは発生せず、前記各ターゲット
５1、５2上に発生したプラズマが相互干渉を起こすこと
がない。前記各正電圧パルス同士は同期重畳しても、位
相をずらして重畳してもよい。
Description
【０００１】
【発明の属する技術分野】本発明は真空中にプラズマを
発生させてスパッタリングを行うスパッタリング装置に
かかり、特に、直流電圧に正電圧パルスを重畳させて異
常放電を防止するＤＣスパッタリング装置に関する。
発生させてスパッタリングを行うスパッタリング装置に
かかり、特に、直流電圧に正電圧パルスを重畳させて異
常放電を防止するＤＣスパッタリング装置に関する。
【０００２】
【従来の技術】スパッタリング法は真空中雰囲気中にス
パッタリングガスを導入し、そのスパッタリングガスの
プラズマを発生させてターゲットをスパッタして薄膜を
成膜する技術であり、成膜速度が速いことや、良質な薄
膜が得られることから半導体素子の製造や液晶表示装置
の製造等、広汎な用途に用いられている。
パッタリングガスを導入し、そのスパッタリングガスの
プラズマを発生させてターゲットをスパッタして薄膜を
成膜する技術であり、成膜速度が速いことや、良質な薄
膜が得られることから半導体素子の製造や液晶表示装置
の製造等、広汎な用途に用いられている。
【０００３】このようなスパッタリング法には、印加電
圧の種類によって、ＲＦスパッタリング法とＤＣスパッ
タリング法に大別できるが、安価な電源を使用でき、成
膜速度が速い点や、基板の温度上昇が少ない点からＤＣ
スパッタリング法が注目されており、反応性ガスを成膜
室内に導入して成膜する直流反応性スパッタリングも行
われている。
圧の種類によって、ＲＦスパッタリング法とＤＣスパッ
タリング法に大別できるが、安価な電源を使用でき、成
膜速度が速い点や、基板の温度上昇が少ない点からＤＣ
スパッタリング法が注目されており、反応性ガスを成膜
室内に導入して成膜する直流反応性スパッタリングも行
われている。
【０００４】しかしながらＤＣスパッタリングを行う際
には、しばしば異常放電が発生する。その原因を、Ａｒ
ガスとＮ2ガスとを成膜室内に導入してシリコンターゲ
ットの反応性スパッタリングを行う場合を例にとって説
明する。図６を参照し、１０１はシリコンターゲットで
あり、直流の負電圧が印加されるカソード電極１０２上
に配置されている。該シリコンターゲット１０１の表面
には、前記カソード電極に設けられたマグネトロン磁石
の作る磁界分布の影響によって、スパッタリングされ易
く、ターゲット材が掘られ易いエロージョン部１０３
と、スパッタされにくく、ターゲット材が掘られにくい
非エロージョン部１０４とが形成されている。
には、しばしば異常放電が発生する。その原因を、Ａｒ
ガスとＮ2ガスとを成膜室内に導入してシリコンターゲ
ットの反応性スパッタリングを行う場合を例にとって説
明する。図６を参照し、１０１はシリコンターゲットで
あり、直流の負電圧が印加されるカソード電極１０２上
に配置されている。該シリコンターゲット１０１の表面
には、前記カソード電極に設けられたマグネトロン磁石
の作る磁界分布の影響によって、スパッタリングされ易
く、ターゲット材が掘られ易いエロージョン部１０３
と、スパッタされにくく、ターゲット材が掘られにくい
非エロージョン部１０４とが形成されている。
【０００５】前記エロージョン部１０３に位置するター
ゲット材がスパッタされて飛び出す際、その飛び出した
シリコンと、導入されたＮ2ガスとが反応してＳｉＮxが
発生し、絶縁膜１０５となって前記非エロージョン部１
０４表面に堆積してしまう。
ゲット材がスパッタされて飛び出す際、その飛び出した
シリコンと、導入されたＮ2ガスとが反応してＳｉＮxが
発生し、絶縁膜１０５となって前記非エロージョン部１
０４表面に堆積してしまう。
【０００６】そして、前記絶縁膜１０５にＡｒ+イオン
やＮ+イオンが照射されるとそこに正電荷が蓄積され、
電位が上昇して前記絶縁膜１０５が絶縁破壊を起こすと
異常放電が発生してしまう。また、前記絶縁膜１０５と
アースシールド等との間でアーク放電が発生する場合も
ある。このように、前記絶縁膜１０５への正電荷の蓄積
が異常放電の原因となっていた。異常放電が発生すると
ターゲット材が飛散し、基板上や膜中に付着するため膜
欠陥の原因となり、大きな問題となっていた。
やＮ+イオンが照射されるとそこに正電荷が蓄積され、
電位が上昇して前記絶縁膜１０５が絶縁破壊を起こすと
異常放電が発生してしまう。また、前記絶縁膜１０５と
アースシールド等との間でアーク放電が発生する場合も
ある。このように、前記絶縁膜１０５への正電荷の蓄積
が異常放電の原因となっていた。異常放電が発生すると
ターゲット材が飛散し、基板上や膜中に付着するため膜
欠陥の原因となり、大きな問題となっていた。
【０００７】そこで従来技術では、図７のグラフに示す
ように、負の直流電圧に正電圧パルス１０８を周期的に
重畳してカソード電極に印加し、前記カソードが正電位
に置かれたときにプラズマ中の電子を引きつけて前記絶
縁膜１０５に入射させ、前記絶縁膜１０５に蓄積された
正電荷を中和することが行われていた。
ように、負の直流電圧に正電圧パルス１０８を周期的に
重畳してカソード電極に印加し、前記カソードが正電位
に置かれたときにプラズマ中の電子を引きつけて前記絶
縁膜１０５に入射させ、前記絶縁膜１０５に蓄積された
正電荷を中和することが行われていた。
【０００８】他方、最近では、一つの成膜室内に複数の
ターゲットを配置し、各ターゲットを同時にスパッタリ
ングすることが試みられており、膜質を低下させずに生
産性を向上できる有効な手段とされているが、上述した
ようなＤＣスパッタリング装置の成膜室内に複数のカソ
ード電極を設け、各カソード電極に対して前記正電圧パ
ルス１０８のような正電圧パルスを印加すると、安定な
放電が維持できなくなることが見出された。
ターゲットを配置し、各ターゲットを同時にスパッタリ
ングすることが試みられており、膜質を低下させずに生
産性を向上できる有効な手段とされているが、上述した
ようなＤＣスパッタリング装置の成膜室内に複数のカソ
ード電極を設け、各カソード電極に対して前記正電圧パ
ルス１０８のような正電圧パルスを印加すると、安定な
放電が維持できなくなることが見出された。
【０００９】その原因は、各カソードに正電圧パルスを
印加すると、前記各カソード電極上に配置されたターゲ
ット表面に発生したプラズマが相互干渉を起こし、その
結果、一方のプラズマが他方のプラズマの負荷となって
負荷インピーダンスが時々刻々と変化するためであるこ
とが分かった。相互干渉が特に甚だしく、異常電圧が発
生したり過電流が流れた場合には、安全装置が機能して
直流電源が遮断するため、ターゲットに対して所定所定
電力を投入することができなくなってしまう。
印加すると、前記各カソード電極上に配置されたターゲ
ット表面に発生したプラズマが相互干渉を起こし、その
結果、一方のプラズマが他方のプラズマの負荷となって
負荷インピーダンスが時々刻々と変化するためであるこ
とが分かった。相互干渉が特に甚だしく、異常電圧が発
生したり過電流が流れた場合には、安全装置が機能して
直流電源が遮断するため、ターゲットに対して所定所定
電力を投入することができなくなってしまう。
【００１０】そのような相互干渉は、各カソード電極間
の設置距離を大きくするか、または各ターゲット間に機
械的なシールドを設ければ解決できるが、そのためには
成膜室を大型にしなければならず、また、装置全体が複
雑になるという不都合があり、解決が望まれていた。
の設置距離を大きくするか、または各ターゲット間に機
械的なシールドを設ければ解決できるが、そのためには
成膜室を大型にしなければならず、また、装置全体が複
雑になるという不都合があり、解決が望まれていた。
【００１１】
【発明が解決しようとする課題】本発明は上記課題を解
決するために創作されたもので、その目的は、ＤＣスパ
ッタリング法によって複数のターゲットをスパッタリン
グする際、安定な放電が維持できるようにすることにあ
る。
決するために創作されたもので、その目的は、ＤＣスパ
ッタリング法によって複数のターゲットをスパッタリン
グする際、安定な放電が維持できるようにすることにあ
る。
【００１２】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、一つの成膜室内に配置され
た複数のカソード電極に正電圧パルスが重畳された直流
の負電圧を印加して、各カソードに設けられたターゲッ
トのスパッタリングを行うＤＣスパッタリング装置であ
って、前記各カソード電極に同じ周波数の正電圧パルス
が印加されるように、前記各カソード電極に印加される
前記正電圧パルスの周波数を制御する正電圧パルス印加
装置が設けられたことを特徴とする。
に、請求項１記載の発明は、一つの成膜室内に配置され
た複数のカソード電極に正電圧パルスが重畳された直流
の負電圧を印加して、各カソードに設けられたターゲッ
トのスパッタリングを行うＤＣスパッタリング装置であ
って、前記各カソード電極に同じ周波数の正電圧パルス
が印加されるように、前記各カソード電極に印加される
前記正電圧パルスの周波数を制御する正電圧パルス印加
装置が設けられたことを特徴とする。
【００１３】その場合の前記正電圧パルス印加装置は、
請求項２記載の発明のように、一つのカソード電極に正
電圧パルスが印加されてから次のカソード電極に正電圧
パルスが印加されるまでの時間間隔が等しくなるよう
に、前記正電圧パルスの位相を制御したり、前記各正電
圧パルスを同期して重畳すると好ましい。
請求項２記載の発明のように、一つのカソード電極に正
電圧パルスが印加されてから次のカソード電極に正電圧
パルスが印加されるまでの時間間隔が等しくなるよう
に、前記正電圧パルスの位相を制御したり、前記各正電
圧パルスを同期して重畳すると好ましい。
【００１４】従来技術の場合には、図４に示したすよう
に、直流電源５８1、５８2を正電圧パルス重畳器５
６1、５６2を介して互いに無関係にカソード電極５
４1、５４2に接続し、前記正電圧パルス重畳器５６1、
５６2によって、前記直流電源５８1、５８2に別個に正
電圧パルスを印加していた場合には、その周期がほんの
わずか相違した場合であっても、図５に示すように、前
記カソード電極５４1、５４2に印加される正電圧パルス
３１1、３１2の発生時期が相対的に変化し、周波数の差
によるビートが生じてしまう。
に、直流電源５８1、５８2を正電圧パルス重畳器５
６1、５６2を介して互いに無関係にカソード電極５
４1、５４2に接続し、前記正電圧パルス重畳器５６1、
５６2によって、前記直流電源５８1、５８2に別個に正
電圧パルスを印加していた場合には、その周期がほんの
わずか相違した場合であっても、図５に示すように、前
記カソード電極５４1、５４2に印加される正電圧パルス
３１1、３１2の発生時期が相対的に変化し、周波数の差
によるビートが生じてしまう。
【００１５】本発明では、正電圧パルス印加装置を設
け、各カソード電極に印加される直流電圧に同じ周波数
の正電圧パルスが重畳されるようにしたので、周波数の
差のビートが発生せず、プラズマが相互干渉を起こすこ
とがなくなって、安定したスパッタリングを行うことが
可能となる。
け、各カソード電極に印加される直流電圧に同じ周波数
の正電圧パルスが重畳されるようにしたので、周波数の
差のビートが発生せず、プラズマが相互干渉を起こすこ
とがなくなって、安定したスパッタリングを行うことが
可能となる。
【００１６】各カソード電極に印加される正電圧パルス
の周波数は同じであればよく、位相をずらし、一つのカ
ソード電極に印加されてから次のカソード電極に印加さ
れるまでの時間間隔が等しくなるようにしてもよいし、
同期して重畳してもよい。
の周波数は同じであればよく、位相をずらし、一つのカ
ソード電極に印加されてから次のカソード電極に印加さ
れるまでの時間間隔が等しくなるようにしてもよいし、
同期して重畳してもよい。
【００１７】
【発明の実施の形態】本発明の実施の形態を図面を参照
して説明する。図１に、本発明のＤＣスパッタリング装
置の一実施の形態を示した。そのＤＣスパッタリング装
置２は、真空排気された後、スパッタリングガスと反応
ガスとが導入される成膜室３を有している。前記成膜室
３内にはカソード電極４1、４2が配置され、前記各カソ
ード電極４1、４2上にはシリコン酸化物(ＳｉＯ2)から
成るターゲット５1、５2が取り付けられて、前記２つの
ターゲット５1、５2を同時にスパッタリングできるよう
に構成されている。
して説明する。図１に、本発明のＤＣスパッタリング装
置の一実施の形態を示した。そのＤＣスパッタリング装
置２は、真空排気された後、スパッタリングガスと反応
ガスとが導入される成膜室３を有している。前記成膜室
３内にはカソード電極４1、４2が配置され、前記各カソ
ード電極４1、４2上にはシリコン酸化物(ＳｉＯ2)から
成るターゲット５1、５2が取り付けられて、前記２つの
ターゲット５1、５2を同時にスパッタリングできるよう
に構成されている。
【００１８】前記ＤＣスパッタリング装置２は、直流電
源８1、８2と正電圧パルス印加装置６とを有しており、
前記直流電源８1、８2の出力端Ａ1、Ａ2から出力された
負の直流電圧は、前記正電圧パルス印加装置６に設けら
れた正電圧パルス重畳器９1、９2にそれぞれ入力され、
該正電圧パルス重畳器９1、９2で正電圧パルスが重畳さ
れ、前記正電圧パルス印加装置６の出力端Ｂ1、Ｂ2から
外部へ取り出され、前記カソード電極４1、４2に印加さ
れるように接続されている。
源８1、８2と正電圧パルス印加装置６とを有しており、
前記直流電源８1、８2の出力端Ａ1、Ａ2から出力された
負の直流電圧は、前記正電圧パルス印加装置６に設けら
れた正電圧パルス重畳器９1、９2にそれぞれ入力され、
該正電圧パルス重畳器９1、９2で正電圧パルスが重畳さ
れ、前記正電圧パルス印加装置６の出力端Ｂ1、Ｂ2から
外部へ取り出され、前記カソード電極４1、４2に印加さ
れるように接続されている。
【００１９】前記正電圧パルス重畳器９1、９2は、異常
電圧監視装置１４1、１４2に接続され、その出力がそれ
ぞれ監視されており、負荷変動によって発生する過電圧
や、アーク放電によって発生する過電流が検出されるよ
うに構成されている。
電圧監視装置１４1、１４2に接続され、その出力がそれ
ぞれ監視されており、負荷変動によって発生する過電圧
や、アーク放電によって発生する過電流が検出されるよ
うに構成されている。
【００２０】前記異常電圧監視装置１４1、１４2は前記
直流電源８1、８2に接続されてフィードバックループが
形成されており、前記パルス電圧重畳器９1、９2の出力
に異常が検出されたら、前記直流電源８1、８2を直ちに
停止させるように構成されている。
直流電源８1、８2に接続されてフィードバックループが
形成されており、前記パルス電圧重畳器９1、９2の出力
に異常が検出されたら、前記直流電源８1、８2を直ちに
停止させるように構成されている。
【００２１】そして前記正電圧パルス重畳器９1、９2は
フェーズシフター７に接続され、該フェーズシフター７
から入力される信号と同期動作をし、前記直流電源
８1、８2の出力した負の直流電圧に、前記フェーズシフ
ター７の信号に従ったタイミングで正電圧パルスを重畳
できるように構成されている。
フェーズシフター７に接続され、該フェーズシフター７
から入力される信号と同期動作をし、前記直流電源
８1、８2の出力した負の直流電圧に、前記フェーズシフ
ター７の信号に従ったタイミングで正電圧パルスを重畳
できるように構成されている。
【００２２】前記ＤＣスパッタリング装置２の動作を具
体的に説明すると、前記ターゲット５1、５2をスパッタ
リングするために、前記直流電源８1、８2と前記フェー
ズシフター７を起動すると、前記直流電源８1、８2から
前記出力端Ａ1、Ａ2に、それぞれ図２(ａ)に示すよう
な、−Ｖ0の負の直流電圧が出力され、その電圧が前記
パルス電圧重畳器９1、９2に入力される。
体的に説明すると、前記ターゲット５1、５2をスパッタ
リングするために、前記直流電源８1、８2と前記フェー
ズシフター７を起動すると、前記直流電源８1、８2から
前記出力端Ａ1、Ａ2に、それぞれ図２(ａ)に示すよう
な、−Ｖ0の負の直流電圧が出力され、その電圧が前記
パルス電圧重畳器９1、９2に入力される。
【００２３】このとき、前記パルス電圧重畳器９1、９2
には、前記フェーズシフター７から、周波数ｆ(ｆ＝４
０ｋ)Ｈｚで互いに半波長１／(２ ｆ)だけ位相のずれた
クロック信号がそれぞれ入力される。すると、前記正電
圧パルス印加装置６の出力端Ｂ1、Ｂ2には、該パルス電
圧重畳器９1、９2の前記クロック信号への同期動作によ
って、図２(ｂ)に示すような、共にｆＨｚの周波数であ
って、互いに半波長だけ位相がずれ(即ち、互いにπrad
だけ位相がずれている)、波頭が正電圧領域まで伸び
た、正電圧パルス２０1、２０2が重畳され(パルス幅５
μsec)、前記カソード５1、５2の非エロージョン領域に
電子が引き込まれ、かくて異常放電の発生が防止され
る。
には、前記フェーズシフター７から、周波数ｆ(ｆ＝４
０ｋ)Ｈｚで互いに半波長１／(２ ｆ)だけ位相のずれた
クロック信号がそれぞれ入力される。すると、前記正電
圧パルス印加装置６の出力端Ｂ1、Ｂ2には、該パルス電
圧重畳器９1、９2の前記クロック信号への同期動作によ
って、図２(ｂ)に示すような、共にｆＨｚの周波数であ
って、互いに半波長だけ位相がずれ(即ち、互いにπrad
だけ位相がずれている)、波頭が正電圧領域まで伸び
た、正電圧パルス２０1、２０2が重畳され(パルス幅５
μsec)、前記カソード５1、５2の非エロージョン領域に
電子が引き込まれ、かくて異常放電の発生が防止され
る。
【００２５】上記実施の形態は、ターゲットを２個スパ
ッタリングする場合を説明したが、３個以上のターゲッ
トをスパッタリングしてもよく、その場合には各ターゲ
ットに印加される正電圧パルスの周波数を等しくし(ｆ
Ｈｚ)、１／(ｆ ターゲット個数)だけ位相をずらせばよ
い(即ち、”２ π／ターゲット個数 rad”だけ位相をず
らせばよい)。例えば、３個のターゲットをスパッタリ
ングする場合には、各ターゲットが設けられたカソード
電極と前記正電圧パルス印加装置６が接続される出力端
Ｂ1〜Ｂ3の電圧波形は、図３(ａ)に示す正電圧パルス２
１1〜２１3のように、１／(３ ｆ)ずつ位相をずらせば
よい(２ π／３ rad ずつずらせばよい)。
ッタリングする場合を説明したが、３個以上のターゲッ
トをスパッタリングしてもよく、その場合には各ターゲ
ットに印加される正電圧パルスの周波数を等しくし(ｆ
Ｈｚ)、１／(ｆ ターゲット個数)だけ位相をずらせばよ
い(即ち、”２ π／ターゲット個数 rad”だけ位相をず
らせばよい)。例えば、３個のターゲットをスパッタリ
ングする場合には、各ターゲットが設けられたカソード
電極と前記正電圧パルス印加装置６が接続される出力端
Ｂ1〜Ｂ3の電圧波形は、図３(ａ)に示す正電圧パルス２
１1〜２１3のように、１／(３ ｆ)ずつ位相をずらせば
よい(２ π／３ rad ずつずらせばよい)。
【００２６】なお、上記実施の形態は、正電圧パルスの
周期をずらしたが、図３(ｂ)に示すように正電圧パルス
２１1、２１2の印加時期を一致させ、周波数ｆＨｚで、
同期して重畳させてもビートは発生せず、プラズマが相
互干渉をすることはない。３個以上のターゲットをスパ
ッタリングする場合も、各カソード電極に印加する正電
圧パルスを同期させればよい。
周期をずらしたが、図３(ｂ)に示すように正電圧パルス
２１1、２１2の印加時期を一致させ、周波数ｆＨｚで、
同期して重畳させてもビートは発生せず、プラズマが相
互干渉をすることはない。３個以上のターゲットをスパ
ッタリングする場合も、各カソード電極に印加する正電
圧パルスを同期させればよい。
【００２７】
【発明の効果】ＤＣスパッタリング法で複数のターゲッ
トをスパッタリングしてもビートによるプラズマの相互
干渉がなくなる。その結果、異常放電が生じなくなるの
で、電源に負担がかからず、また、膜欠陥のない成膜を
行うことができる。
トをスパッタリングしてもビートによるプラズマの相互
干渉がなくなる。その結果、異常放電が生じなくなるの
で、電源に負担がかからず、また、膜欠陥のない成膜を
行うことができる。
【図１】 本発明のスパッタリング装置の一実施の形態
を示すブロック図
を示すブロック図
【図２】 (ａ)直流電源の出力波形を説明するための電
圧波形図 (ｂ)本発明の正電圧パルス印加装置の出力波
形の一例を説明するためのタイミングチャート
圧波形図 (ｂ)本発明の正電圧パルス印加装置の出力波
形の一例を説明するためのタイミングチャート
【図３】 (ａ)本発明の正電圧パルス印加装置の出力波
形の他の例を説明するためのタイミングチャート (ｂ)
その、更に他の例を説明するためのタイミングチャート
形の他の例を説明するためのタイミングチャート (ｂ)
その、更に他の例を説明するためのタイミングチャート
【図４】 本発明の正電圧パルス印加装置を設けなかっ
た場合の接続を説明するためのブロック図
た場合の接続を説明するためのブロック図
【図５】 そのカソードに印加される正電圧パルスのタ
イミングチャート
イミングチャート
【図６】 異常放電の原因を説明するための図
【図７】 一つのターゲットをスパッタリングする場合
の異常放電を防止するための正電圧パルスを示す図
の異常放電を防止するための正電圧パルスを示す図
２……ＤＣスパッタリング装置 ３……成膜室 ４1、
４2……カソード電極 ５1、５2……ターゲット ６……正電圧パルス印加装置
４2……カソード電極 ５1、５2……ターゲット ６……正電圧パルス印加装置
Claims (3)
- 【請求項１】 一つの成膜室内に配置された複数のカソ
ード電極に正電圧パルスが重畳された直流の負電圧を印
加して、各カソードに設けられたターゲットのスパッタ
リングを行うＤＣスパッタリング装置であって、 前記各カソード電極に同じ周波数の正電圧パルスが印加
されるように、前記正電圧パルスの周波数を制御する正
電圧パルス印加装置が設けられたことを特徴とするＤＣ
スパッタリング装置。 - 【請求項２】 前記正電圧パルス印加装置は、一つのカ
ソード電極に正電圧パルスが印加されてから次のカソー
ド電極に正電圧パルスが印加されるまでの時間間隔が等
しくなるように、前記正電圧パルスの位相を制御するこ
とを特徴とする請求項１記載のＤＣスパッタリング装
置。 - 【請求項３】 前記正電圧パルス印加装置は、前記各正
電圧パルスを同期して重畳させることを特徴とする請求
項１記載のＤＣスパッタリング装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252075A JPH0949077A (ja) | 1995-08-09 | 1995-08-09 | Ｄｃスパッタリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7252075A JPH0949077A (ja) | 1995-08-09 | 1995-08-09 | Ｄｃスパッタリング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0949077A true JPH0949077A (ja) | 1997-02-18 |
Family
ID=17232208
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7252075A Pending JPH0949077A (ja) | 1995-08-09 | 1995-08-09 | Ｄｃスパッタリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0949077A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008045213A (ja) * | 2007-08-24 | 2008-02-28 | Symmorphix Inc | ＬｉＣｏＯ２の堆積 |
| JP2008523567A (ja) * | 2004-12-08 | 2008-07-03 | シモーフィックス，インコーポレーテッド | ＬｉＣｏＯ２の堆積 |
| KR100890080B1 (ko) * | 2000-02-11 | 2009-03-24 | 루센트 테크놀러지스 인크 | 반응성 스퍼터링 방법 |
-
1995
- 1995-08-09 JP JP7252075A patent/JPH0949077A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100890080B1 (ko) * | 2000-02-11 | 2009-03-24 | 루센트 테크놀러지스 인크 | 반응성 스퍼터링 방법 |
| JP2008523567A (ja) * | 2004-12-08 | 2008-07-03 | シモーフィックス，インコーポレーテッド | ＬｉＣｏＯ２の堆積 |
| JP2008045213A (ja) * | 2007-08-24 | 2008-02-28 | Symmorphix Inc | ＬｉＣｏＯ２の堆積 |
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