JPH0949858A - 電流検出制御回路及びパターンレイアウト方法 - Google Patents
電流検出制御回路及びパターンレイアウト方法Info
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- JPH0949858A JPH0949858A JP7221116A JP22111695A JPH0949858A JP H0949858 A JPH0949858 A JP H0949858A JP 7221116 A JP7221116 A JP 7221116A JP 22111695 A JP22111695 A JP 22111695A JP H0949858 A JPH0949858 A JP H0949858A
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- Continuous-Control Power Sources That Use Transistors (AREA)
Abstract
(57)【要約】
【課題】 製造上のバラツキやレイアウトパターンに影
響されることなく、高精度の電流検出及び電流制御の可
能な電流検出制御回路を提供すること。 【解決手段】 負荷の両端位置に設けられたスイッチＭ
０，Ｍ１をそれぞれ閉状態として当該負荷に電流を流す
とともに、該負荷に流れる電流値を検出して電流量を制
御する電流検出制御回路１であって、前記負荷の一方端
側に設けられたスイッチＭ１を含み、予め設定された比
率で前記負荷に流れる電流を他の電流路Ｌ２にミラーリ
ングするミラー回路２と、前記負荷が接続された電流路
Ｌ１と前記他の電流路Ｌ２とに印加される電圧を一定に
制御する電圧制御回路３と、第二電流路Ｌ２に流れる電
流値と所定の目標値との差分信号を第一電流路Ｌ１に接
続されるトランジスタＭ０のゲートに印加し、第一電流
路Ｌ１に流れる電流量を制御する電流調節回路４とを備
えるように構成する。
響されることなく、高精度の電流検出及び電流制御の可
能な電流検出制御回路を提供すること。 【解決手段】 負荷の両端位置に設けられたスイッチＭ
０，Ｍ１をそれぞれ閉状態として当該負荷に電流を流す
とともに、該負荷に流れる電流値を検出して電流量を制
御する電流検出制御回路１であって、前記負荷の一方端
側に設けられたスイッチＭ１を含み、予め設定された比
率で前記負荷に流れる電流を他の電流路Ｌ２にミラーリ
ングするミラー回路２と、前記負荷が接続された電流路
Ｌ１と前記他の電流路Ｌ２とに印加される電圧を一定に
制御する電圧制御回路３と、第二電流路Ｌ２に流れる電
流値と所定の目標値との差分信号を第一電流路Ｌ１に接
続されるトランジスタＭ０のゲートに印加し、第一電流
路Ｌ１に流れる電流量を制御する電流調節回路４とを備
えるように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、電流検出制御回路
及び複数トランジスタのパターンレイアウト方法の分野
に関する。
及び複数トランジスタのパターンレイアウト方法の分野
に関する。
【０００２】
【従来の技術】従来、負荷に流れる電流値を検出するた
めの回路としては、大別して、（１）過電流を検出する
ための回路と、（２）負荷電流を制御するための回路と
に分けることができる。過電流を検出するための回路の
場合、要求されるシステム上の仕様にもよるが、一般に
は、通常流れるべき電流値を大幅に越える電流が流れた
場合に、素子そのものやその周辺の装置を破壊しないよ
うにするためのものであり、予め決められた許容電流値
を越えるか否かの判断さえできればよいことから、比較
的低い精度でも問題とはならない場合が多い。一方、負
荷電流を制御するための回路の場合、制御する対象によ
ってその電流領域は異なるが、微小電流領域から大電流
領域まで高い精度の電流値検出及び電流値制御を要求さ
れるのが一般的である。
めの回路としては、大別して、（１）過電流を検出する
ための回路と、（２）負荷電流を制御するための回路と
に分けることができる。過電流を検出するための回路の
場合、要求されるシステム上の仕様にもよるが、一般に
は、通常流れるべき電流値を大幅に越える電流が流れた
場合に、素子そのものやその周辺の装置を破壊しないよ
うにするためのものであり、予め決められた許容電流値
を越えるか否かの判断さえできればよいことから、比較
的低い精度でも問題とはならない場合が多い。一方、負
荷電流を制御するための回路の場合、制御する対象によ
ってその電流領域は異なるが、微小電流領域から大電流
領域まで高い精度の電流値検出及び電流値制御を要求さ
れるのが一般的である。
【０００３】図７は、従来例における電流検出制御回路
の一例を示す回路図であり、インテリジェントタイプの
パワーＭＯＳ・ＩＣ（Metal Oxide Semiconductor ・In
tegrated Circuit）に適用された負荷電流を無損失状態
で検出する半導体集積装置の要部回路図を示す。なお、
図７（ａ）は、高電位電源線側に負荷を配置した例、図
７（ｂ）は、低電位電源線側に負荷を配置した例を示
し、その構成及び作用はほぼ同一である。
の一例を示す回路図であり、インテリジェントタイプの
パワーＭＯＳ・ＩＣ（Metal Oxide Semiconductor ・In
tegrated Circuit）に適用された負荷電流を無損失状態
で検出する半導体集積装置の要部回路図を示す。なお、
図７（ａ）は、高電位電源線側に負荷を配置した例、図
７（ｂ）は、低電位電源線側に負荷を配置した例を示
し、その構成及び作用はほぼ同一である。
【０００４】図７において、電流検出制御回路１は、カ
レントミラー回路２、フィードバック回路３、センス抵
抗Ｒｓから構成されている。カレントミラー回路２は、
ゲート端子を共通接続してなる２個のＮチャネルＭＯＳ
・ＦＥＴ（Field Effect Transistor ，以下、単にトラ
ンジスタという）Ｍ１，Ｍ２からなり、トランジスタＭ
１に流れる負荷電流Ｉloadを、トランジスタＭ１とトラ
ンジスタＭ２とのサイズ比（ｎ：１）に基づいてトラン
ジスタＭ２の電流路側にミラーリングするものである。
また、この場合、ドライバからトランジスタＭ１，Ｍ２
のゲート端子に印加される制御電圧は、センス抵抗Ｒｓ
及びトランジスタＭ３の接続点電圧と目標値との差電圧
であり、トランジスタＭ１，Ｍ２の閾電圧Ｖth近辺の電
圧となる。
レントミラー回路２、フィードバック回路３、センス抵
抗Ｒｓから構成されている。カレントミラー回路２は、
ゲート端子を共通接続してなる２個のＮチャネルＭＯＳ
・ＦＥＴ（Field Effect Transistor ，以下、単にトラ
ンジスタという）Ｍ１，Ｍ２からなり、トランジスタＭ
１に流れる負荷電流Ｉloadを、トランジスタＭ１とトラ
ンジスタＭ２とのサイズ比（ｎ：１）に基づいてトラン
ジスタＭ２の電流路側にミラーリングするものである。
また、この場合、ドライバからトランジスタＭ１，Ｍ２
のゲート端子に印加される制御電圧は、センス抵抗Ｒｓ
及びトランジスタＭ３の接続点電圧と目標値との差電圧
であり、トランジスタＭ１，Ｍ２の閾電圧Ｖth近辺の電
圧となる。
【０００５】フィードバック回路３は、トランジスタＭ
１，Ｍ２の各ドレイン端子をそれぞれ入力端子（正転入
力端子及び反転入力端子）に接続するオペアンプＯＰ１
と、オペアンプＯＰ１からの出力端をゲート端子に接続
し、センス抵抗Ｒｓ及びトランジスタＭ２の間に直列接
続されたトランジスタＭ３とからなり、オペアンプＯＰ
１の出力信号に基づいてトランジスタＭ３（図７（ａ）
ではＮチャネルＭＯＳ・ＦＥＴ、図７（ｂ）ではＰチャ
ネルＭＯＳ・ＦＥＴ）を制御することにより、トランジ
スタＭ１，Ｍ２のドレイン−ソース間電圧ＶDSを一定化
するものである。
１，Ｍ２の各ドレイン端子をそれぞれ入力端子（正転入
力端子及び反転入力端子）に接続するオペアンプＯＰ１
と、オペアンプＯＰ１からの出力端をゲート端子に接続
し、センス抵抗Ｒｓ及びトランジスタＭ２の間に直列接
続されたトランジスタＭ３とからなり、オペアンプＯＰ
１の出力信号に基づいてトランジスタＭ３（図７（ａ）
ではＮチャネルＭＯＳ・ＦＥＴ、図７（ｂ）ではＰチャ
ネルＭＯＳ・ＦＥＴ）を制御することにより、トランジ
スタＭ１，Ｍ２のドレイン−ソース間電圧ＶDSを一定化
するものである。
【０００６】以上の構成において、その作用を説明す
る。ＭＯＳ・ＦＥＴの動作を示す式は、チャネル幅を
Ｗ、チャネル長をＬ、ドレイン−ソース電流をＩDS、ド
レイン−ソース間電圧をＶDS、ゲート−ソース間電圧を
ＶGS、閾電圧をＶth、構造係数をβ（＝μe ε／ｄ，μ
e は移動度、εは絶縁体の誘電率、ｄは絶縁体の厚さ）
とすると、飽和領域では、ＩDS＝（β／２）（Ｗ／Ｌ）
（ＶGS−Ｖth）2 で表され、一方、直線領域では、ＩDS
＝β（Ｗ／Ｌ）｛（ＶGS−Ｖth）ＶDS−（ＶDS2 ／
２）｝で表される。
る。ＭＯＳ・ＦＥＴの動作を示す式は、チャネル幅を
Ｗ、チャネル長をＬ、ドレイン−ソース電流をＩDS、ド
レイン−ソース間電圧をＶDS、ゲート−ソース間電圧を
ＶGS、閾電圧をＶth、構造係数をβ（＝μe ε／ｄ，μ
e は移動度、εは絶縁体の誘電率、ｄは絶縁体の厚さ）
とすると、飽和領域では、ＩDS＝（β／２）（Ｗ／Ｌ）
（ＶGS−Ｖth）2 で表され、一方、直線領域では、ＩDS
＝β（Ｗ／Ｌ）｛（ＶGS−Ｖth）ＶDS−（ＶDS2 ／
２）｝で表される。
【０００７】一般にカレントミラー回路は、トランジス
タのドレイン−ソース間電圧ＶDSによる影響を抑えるた
めに飽和領域（トランジスタＭ１，Ｍ２に印加するゲー
ト電圧は閾電圧よりもはるかに高い電圧領域）で使用す
るが、上記例では、トランジスタＭ１，Ｍ２のオン抵抗
を小さく設計するためにトランジスタを直線領域（トラ
ンジスタＭ１，Ｍ２に印加するゲート電圧は閾電圧近辺
の電圧領域）で動作させている。そこで、フィードバッ
ク回路３によってトランジスタＭ１，Ｍ２のドレイン−
ソース間電圧ＶDSを常に等しくすることにより、トラン
ジスタを直線領域で動作させる際のドレイン−ソース間
電圧ＶDSの影響を抑えつつ、トランジスタＭ１，Ｍ２の
各ゲート端子に電流制御のためのゲート電圧を印加する
ことにより高精度な電流制御を行うことができる。
タのドレイン−ソース間電圧ＶDSによる影響を抑えるた
めに飽和領域（トランジスタＭ１，Ｍ２に印加するゲー
ト電圧は閾電圧よりもはるかに高い電圧領域）で使用す
るが、上記例では、トランジスタＭ１，Ｍ２のオン抵抗
を小さく設計するためにトランジスタを直線領域（トラ
ンジスタＭ１，Ｍ２に印加するゲート電圧は閾電圧近辺
の電圧領域）で動作させている。そこで、フィードバッ
ク回路３によってトランジスタＭ１，Ｍ２のドレイン−
ソース間電圧ＶDSを常に等しくすることにより、トラン
ジスタを直線領域で動作させる際のドレイン−ソース間
電圧ＶDSの影響を抑えつつ、トランジスタＭ１，Ｍ２の
各ゲート端子に電流制御のためのゲート電圧を印加する
ことにより高精度な電流制御を行うことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の電流検出制御回路にあっては、後述する要因
によって電流検出精度にバラツキが生じるという問題点
があった。すなわち、従来技術においての検出精度は、
流れる電流の大きさにもよるが最悪の場合には±１０〜
１５％程度もの検出バラツキをもっていた。この検出バ
ラツキの要因としては、トランジスタ等の半導体素子そ
のものがもつ様々なパラメータ（例えば、閾電圧Ｖth
等）の製造上のバラツキによる影響、ＩＣチップ内部の
レイアウトパターンの影響、回路的手法による影響等が
考えられる。
うな従来の電流検出制御回路にあっては、後述する要因
によって電流検出精度にバラツキが生じるという問題点
があった。すなわち、従来技術においての検出精度は、
流れる電流の大きさにもよるが最悪の場合には±１０〜
１５％程度もの検出バラツキをもっていた。この検出バ
ラツキの要因としては、トランジスタ等の半導体素子そ
のものがもつ様々なパラメータ（例えば、閾電圧Ｖth
等）の製造上のバラツキによる影響、ＩＣチップ内部の
レイアウトパターンの影響、回路的手法による影響等が
考えられる。
【０００９】図８は、一般的なパワーＭＯＳ・ＦＥＴの
パターンレイアウトを示す図であり、図９は、図８にお
けるパワーＭＯＳ・ＦＥＴの等価回路図である。通常、
パワーＭＯＳ・ＦＥＴには大きな電流が流れるため、そ
のレイアウトパターンは、図８に示すような大きな面積
を必要とする。そして、図９に示すように、入出力端子
であるパッド（ドレイン及びソース）から配線される信
号線の間には複数のトランジスタセルＭＣが配置されて
並列接続されることになるわけであるが、この場合、配
置されるトランジスタセルＭＣは、必然的にパッドに近
い位置に配置されるものとパッドから遠い位置に配置さ
れるものとがでてくる。
パターンレイアウトを示す図であり、図９は、図８にお
けるパワーＭＯＳ・ＦＥＴの等価回路図である。通常、
パワーＭＯＳ・ＦＥＴには大きな電流が流れるため、そ
のレイアウトパターンは、図８に示すような大きな面積
を必要とする。そして、図９に示すように、入出力端子
であるパッド（ドレイン及びソース）から配線される信
号線の間には複数のトランジスタセルＭＣが配置されて
並列接続されることになるわけであるが、この場合、配
置されるトランジスタセルＭＣは、必然的にパッドに近
い位置に配置されるものとパッドから遠い位置に配置さ
れるものとがでてくる。
【００１０】すると、パッドから遠い位置に配置された
トランジスタセルＭＣは、その配線長に基づく配線抵抗
Ｒｗ×ｍによって電圧降下が生じるために、ソース電位
は上昇し、ドレイン電位は低下するといった現象が起こ
りうる。この場合、ゲート−ソース間電圧ＶGSが閾電圧
Ｖthを下回ると、ターンオフしてしまうトランジスタセ
ルがでてきてしまい、設計時に設定されたトランジスタ
のセル比に基づく正しい電流ミラーが行われなくなって
しまうことになる。
トランジスタセルＭＣは、その配線長に基づく配線抵抗
Ｒｗ×ｍによって電圧降下が生じるために、ソース電位
は上昇し、ドレイン電位は低下するといった現象が起こ
りうる。この場合、ゲート−ソース間電圧ＶGSが閾電圧
Ｖthを下回ると、ターンオフしてしまうトランジスタセ
ルがでてきてしまい、設計時に設定されたトランジスタ
のセル比に基づく正しい電流ミラーが行われなくなって
しまうことになる。
【００１１】さらに、トランジスタの閾電圧Ｖthはその
製造バラツキから同一面内あるいは製品間によって、あ
るバラツキ範囲をもつため、閾電圧Ｖth付近でゲート−
ソース間電圧ＶGSを制御する場合、その閾電圧Ｖthのバ
ラツキの影響によりカレントミラー回路２の精度低下を
招く原因となっている。高精度に電流を制御しようとす
る場合、電流制御回路による高い制御精度が要求される
のは当然であるが、制御対象に流れる電流値の検出精度
が低ければ、電流制御回路が高性能であっても高精度の
電流制御は望めない。
製造バラツキから同一面内あるいは製品間によって、あ
るバラツキ範囲をもつため、閾電圧Ｖth付近でゲート−
ソース間電圧ＶGSを制御する場合、その閾電圧Ｖthのバ
ラツキの影響によりカレントミラー回路２の精度低下を
招く原因となっている。高精度に電流を制御しようとす
る場合、電流制御回路による高い制御精度が要求される
のは当然であるが、制御対象に流れる電流値の検出精度
が低ければ、電流制御回路が高性能であっても高精度の
電流制御は望めない。
【００１２】本発明の課題は、上記問題点を解消し、製
造上のバラツキやレイアウトパターンに影響されること
なく、高精度の電流検出及び電流制御の可能な電流検出
制御回路及びパターンレイアウト方法を提供することに
ある。
造上のバラツキやレイアウトパターンに影響されること
なく、高精度の電流検出及び電流制御の可能な電流検出
制御回路及びパターンレイアウト方法を提供することに
ある。
【００１３】
【課題を解決するための手段】請求項１記載の電流検出
制御回路は、負荷の両端位置に設けられたスイッチをそ
れぞれ閉状態として当該負荷に電流を流すとともに、該
負荷に流れる電流値を検出して電流量を制御する電流検
出制御回路であって、前記負荷の一方端側に設けられた
スイッチを含み、予め設定された比率で前記負荷に流れ
る電流を他の電流路にミラーリングするミラー回路と、
前記負荷が接続された電流路と前記他の電流路とに印加
される電圧を一定に制御する電圧制御回路と、前記ミラ
ー回路によりミラーリングされた前記他の電流路に流れ
る電流を検出し、検出された電流値と所定の目標値との
差分信号を出力する電流検出信号出力回路と、前記電流
検出信号出力回路による出力信号に基づいて前記負荷に
流れる電流量を制御する電流制御回路と、を備えるよう
に構成している。
制御回路は、負荷の両端位置に設けられたスイッチをそ
れぞれ閉状態として当該負荷に電流を流すとともに、該
負荷に流れる電流値を検出して電流量を制御する電流検
出制御回路であって、前記負荷の一方端側に設けられた
スイッチを含み、予め設定された比率で前記負荷に流れ
る電流を他の電流路にミラーリングするミラー回路と、
前記負荷が接続された電流路と前記他の電流路とに印加
される電圧を一定に制御する電圧制御回路と、前記ミラ
ー回路によりミラーリングされた前記他の電流路に流れ
る電流を検出し、検出された電流値と所定の目標値との
差分信号を出力する電流検出信号出力回路と、前記電流
検出信号出力回路による出力信号に基づいて前記負荷に
流れる電流量を制御する電流制御回路と、を備えるよう
に構成している。
【００１４】そして、請求項２記載の電流検出回路は、
負荷の両端位置に設けられたスイッチをそれぞれ閉状態
として当該負荷に電流を流すとともに、該負荷に流れる
電流値を検出して電流量を制御する電流検出制御回路で
あって、前記負荷の一方端側に設けられたスイッチを含
み、予め設定された比率で前記負荷を含む第一電流路に
流れる電流を第二電流路にミラーリングするミラー回路
と、前記第一電流路と前記第二電流路とに印加される電
圧を一定に制御する電圧制御回路と、前記ミラー回路に
よりミラーリングされた前記他の電流路に流れる電流を
検出し、検出された電流値と所定の目標値との差分信号
を出力する電流検出信号出力回路と、前記電流検出信号
出力回路による出力信号に基づいて前記負荷に流れる電
流量を制御する電流制御回路と、前記第二電流路に流れ
る電流を予め設定された複数の比率で、当該比率に対応
する複数の電流路にそれぞれミラーリングする多段ミラ
ー回路と、前記多段ミラー回路によりミラーリングされ
た複数の電流路から任意の電流路を選択する選択回路
と、を備えるように構成している。
負荷の両端位置に設けられたスイッチをそれぞれ閉状態
として当該負荷に電流を流すとともに、該負荷に流れる
電流値を検出して電流量を制御する電流検出制御回路で
あって、前記負荷の一方端側に設けられたスイッチを含
み、予め設定された比率で前記負荷を含む第一電流路に
流れる電流を第二電流路にミラーリングするミラー回路
と、前記第一電流路と前記第二電流路とに印加される電
圧を一定に制御する電圧制御回路と、前記ミラー回路に
よりミラーリングされた前記他の電流路に流れる電流を
検出し、検出された電流値と所定の目標値との差分信号
を出力する電流検出信号出力回路と、前記電流検出信号
出力回路による出力信号に基づいて前記負荷に流れる電
流量を制御する電流制御回路と、前記第二電流路に流れ
る電流を予め設定された複数の比率で、当該比率に対応
する複数の電流路にそれぞれミラーリングする多段ミラ
ー回路と、前記多段ミラー回路によりミラーリングされ
た複数の電流路から任意の電流路を選択する選択回路
と、を備えるように構成している。
【００１５】また、請求項３記載の電流検出回路は、負
荷の高電位電源線側に設けられたトランジスタと、負荷
の低電位電源線側に設けられたトランジスタとをそれぞ
れ導通状態とすることにより、当該負荷に電流を流すと
ともに、該負荷に流れる電流値を検出して電流量を制御
する電流検出制御回路であって、前記負荷の一方端側に
該負荷と共通の第一電流路に接続されるトランジスタ
と、当該トランジスタと対になって第二電流路に接続さ
れるトランジスタとのゲート（あるいはベース）を共通
接続してなるトランジスタ対を含み、各トランジスタの
サイズ比に基づいて前記第一電流路に流れる電流を前記
第二電流路にミラーリングするミラー回路と、前記第一
電流路と前記第二電流路とに印加される電圧を比較し、
これらの電流路の差電圧をなくすべく制御する電圧制御
回路と、前記ミラー回路によりミラーリングされた前記
第二電流路に流れる電流を検出し、検出された電流値と
所定の目標値との差分信号を出力する電流検出信号出力
回路と、前記負荷の他方端側に該負荷と共通の第一電流
路に接続されるトランジスタを含み、該トランジスタの
ゲート（あるいはベース）に前記電流検出信号出力回路
からの出力信号を印加し、前記第一電流路に流れる電流
量を制御する電流制御回路と、を備えるように構成して
いる。
荷の高電位電源線側に設けられたトランジスタと、負荷
の低電位電源線側に設けられたトランジスタとをそれぞ
れ導通状態とすることにより、当該負荷に電流を流すと
ともに、該負荷に流れる電流値を検出して電流量を制御
する電流検出制御回路であって、前記負荷の一方端側に
該負荷と共通の第一電流路に接続されるトランジスタ
と、当該トランジスタと対になって第二電流路に接続さ
れるトランジスタとのゲート（あるいはベース）を共通
接続してなるトランジスタ対を含み、各トランジスタの
サイズ比に基づいて前記第一電流路に流れる電流を前記
第二電流路にミラーリングするミラー回路と、前記第一
電流路と前記第二電流路とに印加される電圧を比較し、
これらの電流路の差電圧をなくすべく制御する電圧制御
回路と、前記ミラー回路によりミラーリングされた前記
第二電流路に流れる電流を検出し、検出された電流値と
所定の目標値との差分信号を出力する電流検出信号出力
回路と、前記負荷の他方端側に該負荷と共通の第一電流
路に接続されるトランジスタを含み、該トランジスタの
ゲート（あるいはベース）に前記電流検出信号出力回路
からの出力信号を印加し、前記第一電流路に流れる電流
量を制御する電流制御回路と、を備えるように構成して
いる。
【００１６】請求項４記載のパターンレイアウト方法で
は、半導体集積装置における複数個のトランジスタのパ
ターンレイアウト方法であって、２本の電源線間に複数
のトランジスタを配設するとともに、各トランジスタの
接続点間の配線抵抗が等しくなるように各トランジスタ
を並列に接続し、一方の電源線のいずれか一端をパッド
に接続するとともに、他端を最終段トランジスタの端子
に接続し、前記一方の電源線の一端に対応する他方の電
源線の一端を初段トランジスタの端子に接続するととも
に、他端をパッドに接続している。
は、半導体集積装置における複数個のトランジスタのパ
ターンレイアウト方法であって、２本の電源線間に複数
のトランジスタを配設するとともに、各トランジスタの
接続点間の配線抵抗が等しくなるように各トランジスタ
を並列に接続し、一方の電源線のいずれか一端をパッド
に接続するとともに、他端を最終段トランジスタの端子
に接続し、前記一方の電源線の一端に対応する他方の電
源線の一端を初段トランジスタの端子に接続するととも
に、他端をパッドに接続している。
【００１７】また、請求項５記載のパターンレイアウト
方法では、半導体集積装置における複数個のトランジス
タのパターンレイアウト方法であって、２つのパッド間
に複数のトランジスタを配設するとともに、各パッドか
ら各トランジスタの端子に対して配線抵抗の等しい複数
組の電源線を配線し、当該パッドに対して前記複数個の
トランジスタを並列接続している。
方法では、半導体集積装置における複数個のトランジス
タのパターンレイアウト方法であって、２つのパッド間
に複数のトランジスタを配設するとともに、各パッドか
ら各トランジスタの端子に対して配線抵抗の等しい複数
組の電源線を配線し、当該パッドに対して前記複数個の
トランジスタを並列接続している。
【００１８】そして、請求項６記載の電流検出制御回路
は、前記請求項３記載の電流検出制御回路に対して前記
請求項４または請求項５記載のパターンレイアウト方法
により実現されるトランジスタを用いるように構成して
いる。
は、前記請求項３記載の電流検出制御回路に対して前記
請求項４または請求項５記載のパターンレイアウト方法
により実現されるトランジスタを用いるように構成して
いる。
【００１９】
【発明の実施の形態】以下、本願発明の一実施形態を図
面に基づいて説明する。図１は、本発明の電流検出制御
回路の一例を示す回路図であり、図７に示す従来例と同
様に、インテリジェントタイプのパワーＭＯＳ・ＩＣに
適用された負荷電流を無損失状態で検出する半導体集積
装置の要部回路図を示す。なお、図１（ａ）は、図７
（ａ）に対応する高電位電源線側に負荷を配置した例、
図１（ｂ）は、図７（ｂ）に対応する低電位電源線側に
負荷を配置した例を示しており、図１において、図７に
示す従来例と同一要素部分には同一符号を付している。
面に基づいて説明する。図１は、本発明の電流検出制御
回路の一例を示す回路図であり、図７に示す従来例と同
様に、インテリジェントタイプのパワーＭＯＳ・ＩＣに
適用された負荷電流を無損失状態で検出する半導体集積
装置の要部回路図を示す。なお、図１（ａ）は、図７
（ａ）に対応する高電位電源線側に負荷を配置した例、
図１（ｂ）は、図７（ｂ）に対応する低電位電源線側に
負荷を配置した例を示しており、図１において、図７に
示す従来例と同一要素部分には同一符号を付している。
【００２０】図１において、本発明の電流検出制御回路
１は、大別して、ミラー回路であるカレントミラー回路
２、電圧制御回路であるフィードバック回路３、電流検
出信号出力回路及び電流制御回路の機能を有する電流調
節回路４、センス抵抗Ｒｓから構成されており、各トラ
ンジスタＭ０〜Ｍ３は電子スイッチとして作用してい
る。カレントミラー回路２は、ゲート端子を共通接続し
てなる２個のトランジスタＭ１，Ｍ２からなり、第一電
流路Ｌ１に流れる負荷電流Ｉloadを、トランジスタＭ１
とトランジスタＭ２とのｎ：１のサイズ比に基づいてＩ
load／ｎとして第二電流路Ｌ２側にミラーリングするも
のである。この場合のｎは任意であり、例えば、ｎ＝５
００，ｎ＝１０００といった値が用いられる。
１は、大別して、ミラー回路であるカレントミラー回路
２、電圧制御回路であるフィードバック回路３、電流検
出信号出力回路及び電流制御回路の機能を有する電流調
節回路４、センス抵抗Ｒｓから構成されており、各トラ
ンジスタＭ０〜Ｍ３は電子スイッチとして作用してい
る。カレントミラー回路２は、ゲート端子を共通接続し
てなる２個のトランジスタＭ１，Ｍ２からなり、第一電
流路Ｌ１に流れる負荷電流Ｉloadを、トランジスタＭ１
とトランジスタＭ２とのｎ：１のサイズ比に基づいてＩ
load／ｎとして第二電流路Ｌ２側にミラーリングするも
のである。この場合のｎは任意であり、例えば、ｎ＝５
００，ｎ＝１０００といった値が用いられる。
【００２１】フィードバック回路３は、オペアンプＯＰ
１、トランジスタＭ３からなり、オペアンプＯＰ１の出
力信号に基づいてトランジスタＭ３を制御することによ
ってトランジスタＭ１，Ｍ２のドレイン−ソース間電圧
ＶDSを一定化するものである。電流調節回路４は、正転
入力端子にリファレンスとなる目標値を入力し、反転入
力端子を第二電流路Ｌ２におけるトランジスタＭ２とト
ランジスタＭ３の接続点に接続するオペアンプＯＰ２
（電流検出信号出力回路）と、オペアンプＯＰ２からの
出力端をゲート端子に接続し、高電位電源線（あるい
は、低電位電源線）と負荷との間に直列接続されたトラ
ンジスタＭ０（電流制御回路）とからなり、オペアンプ
ＯＰ２の出力信号に基づいてトランジスタＭ０を直線領
域で制御することによって第一電流路Ｌ１に流れる電流
量を制御するものである。
１、トランジスタＭ３からなり、オペアンプＯＰ１の出
力信号に基づいてトランジスタＭ３を制御することによ
ってトランジスタＭ１，Ｍ２のドレイン−ソース間電圧
ＶDSを一定化するものである。電流調節回路４は、正転
入力端子にリファレンスとなる目標値を入力し、反転入
力端子を第二電流路Ｌ２におけるトランジスタＭ２とト
ランジスタＭ３の接続点に接続するオペアンプＯＰ２
（電流検出信号出力回路）と、オペアンプＯＰ２からの
出力端をゲート端子に接続し、高電位電源線（あるい
は、低電位電源線）と負荷との間に直列接続されたトラ
ンジスタＭ０（電流制御回路）とからなり、オペアンプ
ＯＰ２の出力信号に基づいてトランジスタＭ０を直線領
域で制御することによって第一電流路Ｌ１に流れる電流
量を制御するものである。
【００２２】次に上述実施形態の作用について説明す
る。検出した電流に基づいて負荷電流を制御する方法と
しては、従来例（図７参照）に示すように、電流ドライ
バであるパワーＭＯＳ・ＦＥＴのゲート電圧を変化させ
て、そのドレイン−ソース間に流れる電流ＩDSを制御方
法が一般的である。従来例では、電流を検出しているト
ランジスタＭ１，Ｍ２のゲート電圧を変化させることに
より電流量を制御しているが、このときのトランジスタ
Ｍ１，Ｍ２のゲート−ソース間電圧ＶGSは、電流制御を
行う動作上、直線領域におけるトランジスタの閾電圧Ｖ
th付近で動作させている。
る。検出した電流に基づいて負荷電流を制御する方法と
しては、従来例（図７参照）に示すように、電流ドライ
バであるパワーＭＯＳ・ＦＥＴのゲート電圧を変化させ
て、そのドレイン−ソース間に流れる電流ＩDSを制御方
法が一般的である。従来例では、電流を検出しているト
ランジスタＭ１，Ｍ２のゲート電圧を変化させることに
より電流量を制御しているが、このときのトランジスタ
Ｍ１，Ｍ２のゲート−ソース間電圧ＶGSは、電流制御を
行う動作上、直線領域におけるトランジスタの閾電圧Ｖ
th付近で動作させている。
【００２３】そして、カレントミラーを構成するトラン
ジスタＭ１，Ｍ２に印加するゲート電圧が閾電圧Ｖth付
近であることが、カレントミラー回路２の精度に影響し
ていると考えた発明者らは、カレントミラーを構成する
トランジスタＭ１，Ｍ２のゲート端子には、閾電圧Ｖth
よりも充分に高いゲート電圧を供給することで、製造過
程によって生じる閾電圧Ｖthのバラツキによる影響を受
けにくくし、また、レイアウトパターンに依存するソー
ス電位の上昇及びドレイン電位の低下によるゲート−ソ
ース間電圧ＶGSの低下の影響を少なくしている。
ジスタＭ１，Ｍ２に印加するゲート電圧が閾電圧Ｖth付
近であることが、カレントミラー回路２の精度に影響し
ていると考えた発明者らは、カレントミラーを構成する
トランジスタＭ１，Ｍ２のゲート端子には、閾電圧Ｖth
よりも充分に高いゲート電圧を供給することで、製造過
程によって生じる閾電圧Ｖthのバラツキによる影響を受
けにくくし、また、レイアウトパターンに依存するソー
ス電位の上昇及びドレイン電位の低下によるゲート−ソ
ース間電圧ＶGSの低下の影響を少なくしている。
【００２４】具体的には、従来、カレントミラー回路２
内で行っていた電流制御の役目を、独立したトランジス
タＭ０を駆動することによって行うことにより、電流検
出側では、オン・オフ動作のみの制御を行い、オン状態
のときには閾電圧Ｖthに対して充分高いゲート電圧（例
えば、トランジスタの閾電圧Ｖthを約１．５Ｖとした場
合、電流検出側のパワーＭＯＳ・ＦＥＴのゲート−ソー
ス間電圧ＶGSは約１５Ｖ程度に設定）を印加することに
よって電流検出を行うようにしている。この場合、図１
（ａ），（ｂ）に示すように、電流検出側トランジスタ
Ｍ１と電流制御側トランジスタＭ０とのどちらが高電位
電源線側でどちらが低電位電源線側であっても同様の効
果を得ることができる。
内で行っていた電流制御の役目を、独立したトランジス
タＭ０を駆動することによって行うことにより、電流検
出側では、オン・オフ動作のみの制御を行い、オン状態
のときには閾電圧Ｖthに対して充分高いゲート電圧（例
えば、トランジスタの閾電圧Ｖthを約１．５Ｖとした場
合、電流検出側のパワーＭＯＳ・ＦＥＴのゲート−ソー
ス間電圧ＶGSは約１５Ｖ程度に設定）を印加することに
よって電流検出を行うようにしている。この場合、図１
（ａ），（ｂ）に示すように、電流検出側トランジスタ
Ｍ１と電流制御側トランジスタＭ０とのどちらが高電位
電源線側でどちらが低電位電源線側であっても同様の効
果を得ることができる。
【００２５】以上説明したように、本実施形態では、ト
ランジスタの製造上発生する閾電圧Ｖthのバラツキに影
響されることなく、負荷に流れる電流量を高い精度で検
出することができる。
ランジスタの製造上発生する閾電圧Ｖthのバラツキに影
響されることなく、負荷に流れる電流量を高い精度で検
出することができる。
【００２６】図２は、本発明の電流検出制御回路の他の
例を示す回路図である。なお、図２（ａ）は、高電位電
源線側に負荷を配置した例、図２（ｂ）は、低電位電源
線側に負荷を配置した例を示しており、図２において、
図１に示す実施形態と同一要素部分には同一符号を付し
ている。本実施形態における電流検出制御回路１では、
前述した実施形態（図１参照）に対して、第二電流路Ｌ
２に流れる電流をさらに複数の電流路Ｌ３，…にミラー
リングする多段カレントミラー回路（多段ミラー回路）
５と、多段カレントミラー回路５によりミラーリングさ
れた複数の電流路Ｌ３，…の中から任意の電流路Ｌ３，
…を選択する選択回路６を追加して設けたものである。
例を示す回路図である。なお、図２（ａ）は、高電位電
源線側に負荷を配置した例、図２（ｂ）は、低電位電源
線側に負荷を配置した例を示しており、図２において、
図１に示す実施形態と同一要素部分には同一符号を付し
ている。本実施形態における電流検出制御回路１では、
前述した実施形態（図１参照）に対して、第二電流路Ｌ
２に流れる電流をさらに複数の電流路Ｌ３，…にミラー
リングする多段カレントミラー回路（多段ミラー回路）
５と、多段カレントミラー回路５によりミラーリングさ
れた複数の電流路Ｌ３，…の中から任意の電流路Ｌ３，
…を選択する選択回路６を追加して設けたものである。
【００２７】多段カレントミラー回路５は、図１におけ
るセンス抵抗Ｒｓが配置されていた位置にＰチャネルＭ
ＯＳトランジスタＭ４を配し、ゲート端子を共通接続し
てなる３個のトランジスタＭ４，Ｍ５，Ｍ６から構成さ
れている。すなわち、第二電流路Ｌ２にトランジスタＭ
４が配置されるとともに、第三電流路Ｌ３にトランジス
タＭ５が配置されている。そして、第二電流路Ｌ２に流
れる電流Ｉload／ｎを、トランジスタＭ４とトランジス
タＭ５とのｍ：１のサイズ比に基づいてＩload／（ｎ×
ｍ）として第三電流路Ｌ３側にミラーリングするもので
ある。選択回路６は、トランスファゲートＴＧ１、イン
バータＩ１からなり、ゲインコントロール信号に基づい
てトランスファゲートＴＧ１のオン・オフ制御を行うも
のである。前述の実施形態では、トランジスタＭ１，Ｍ
２に設定されたｎ：１のサイズ比によって第二電流路Ｌ
２に流れる電流量を設定しているが、実際の用途では、
電流制御時のフィードバックゲインを変更して用いる場
合があり、このようなとき、前述の実施形態では、トラ
ンジスタＭ１，Ｍ２のサイズ比の変更が必要となる。
るセンス抵抗Ｒｓが配置されていた位置にＰチャネルＭ
ＯＳトランジスタＭ４を配し、ゲート端子を共通接続し
てなる３個のトランジスタＭ４，Ｍ５，Ｍ６から構成さ
れている。すなわち、第二電流路Ｌ２にトランジスタＭ
４が配置されるとともに、第三電流路Ｌ３にトランジス
タＭ５が配置されている。そして、第二電流路Ｌ２に流
れる電流Ｉload／ｎを、トランジスタＭ４とトランジス
タＭ５とのｍ：１のサイズ比に基づいてＩload／（ｎ×
ｍ）として第三電流路Ｌ３側にミラーリングするもので
ある。選択回路６は、トランスファゲートＴＧ１、イン
バータＩ１からなり、ゲインコントロール信号に基づい
てトランスファゲートＴＧ１のオン・オフ制御を行うも
のである。前述の実施形態では、トランジスタＭ１，Ｍ
２に設定されたｎ：１のサイズ比によって第二電流路Ｌ
２に流れる電流量を設定しているが、実際の用途では、
電流制御時のフィードバックゲインを変更して用いる場
合があり、このようなとき、前述の実施形態では、トラ
ンジスタＭ１，Ｍ２のサイズ比の変更が必要となる。
【００２８】本実施形態では、ゲートコントロール信号
によってトランスファゲートＴＧ１のオン・オフ制御を
行うことによって、トランスファゲートＴＧ１をオフさ
せるように制御を行うと、トランジスタＭ５だけが有効
となるため、トランジスタＭ４，Ｍ５のサイズ比に基づ
いて第三電流路Ｌ３に電流Ｉload／（ｎ×ｍ）が流れ、
一方、トランスファゲートＴＧ１をオンさせるように制
御を行うと、トランジスタＭ５及びＭ６が共に有効とな
るため、例えば、トランジスタＭ５及びＭ６の総セルサ
イズがトランジスタＭ５だけのセルサイズの３倍であっ
たとすると、Ｍ６//Ｍ５：Ｍ４＝１：（ｍ／３）のミラ
ー比で電流がミラーリングされる。すなわち、負荷に流
れる電流Ｉloadが同一であったとしても、トランスファ
ゲートＴＧ１がオンの場合にはオフの場合と比較して、
センス抵抗Ｒｓに流れる電流が３倍になるため、センス
抵抗Ｒｓ端に現れる電圧は大きくなり、目標値と比較し
ているオペアンプＯＰ２は、その出力電圧を絞ってＩlo
ad／３としてセンス抵抗Ｒｓ端に現れる電圧と目標値と
が等しくなるように動作する。
によってトランスファゲートＴＧ１のオン・オフ制御を
行うことによって、トランスファゲートＴＧ１をオフさ
せるように制御を行うと、トランジスタＭ５だけが有効
となるため、トランジスタＭ４，Ｍ５のサイズ比に基づ
いて第三電流路Ｌ３に電流Ｉload／（ｎ×ｍ）が流れ、
一方、トランスファゲートＴＧ１をオンさせるように制
御を行うと、トランジスタＭ５及びＭ６が共に有効とな
るため、例えば、トランジスタＭ５及びＭ６の総セルサ
イズがトランジスタＭ５だけのセルサイズの３倍であっ
たとすると、Ｍ６//Ｍ５：Ｍ４＝１：（ｍ／３）のミラ
ー比で電流がミラーリングされる。すなわち、負荷に流
れる電流Ｉloadが同一であったとしても、トランスファ
ゲートＴＧ１がオンの場合にはオフの場合と比較して、
センス抵抗Ｒｓに流れる電流が３倍になるため、センス
抵抗Ｒｓ端に現れる電圧は大きくなり、目標値と比較し
ているオペアンプＯＰ２は、その出力電圧を絞ってＩlo
ad／３としてセンス抵抗Ｒｓ端に現れる電圧と目標値と
が等しくなるように動作する。
【００２９】したがって、この例では、トランスファゲ
ートＴＧ１のオン／オフ動作によって負荷電流に対する
ゲインを１／３にすることができるので、本実施形態で
は、前述の実施形態と同様の作用に追加して、電流制御
時のフィードバックゲインをある程度任意に変更するこ
とができる。なお、上記実施形態では、多段カレントミ
ラー回路５は、第二電流路Ｌ２に流れる電流を第三電流
路Ｌ３にミラーリングを行っているが、このミラーリン
グ段数をさらに増やすとともに、その選択回路６を追加
することによって、さらに複数のフィードバックゲイン
から所望のフィードバックゲインを選択するようにして
も構わない。以上において、この発明は、ハ−ドディス
ク用三相スピンドルモ−タ、ボイスコイルモ−タ、ある
いはＨブリッジ回路中に組み込まれた正逆転モ−タなど
を制御する場合に適用することができる。Ｈブリッジ回
路を用いる場合には、電流検出、制御系が２系統用いら
れ、三相モ−タを制御する場合には、図１の回路が三相
分用いられる。
ートＴＧ１のオン／オフ動作によって負荷電流に対する
ゲインを１／３にすることができるので、本実施形態で
は、前述の実施形態と同様の作用に追加して、電流制御
時のフィードバックゲインをある程度任意に変更するこ
とができる。なお、上記実施形態では、多段カレントミ
ラー回路５は、第二電流路Ｌ２に流れる電流を第三電流
路Ｌ３にミラーリングを行っているが、このミラーリン
グ段数をさらに増やすとともに、その選択回路６を追加
することによって、さらに複数のフィードバックゲイン
から所望のフィードバックゲインを選択するようにして
も構わない。以上において、この発明は、ハ−ドディス
ク用三相スピンドルモ−タ、ボイスコイルモ−タ、ある
いはＨブリッジ回路中に組み込まれた正逆転モ−タなど
を制御する場合に適用することができる。Ｈブリッジ回
路を用いる場合には、電流検出、制御系が２系統用いら
れ、三相モ−タを制御する場合には、図１の回路が三相
分用いられる。
【００３０】図３は、本発明のレイアウトパターン例を
示す図であり、図４は、図３の等価回路図である。図３
及び図４に示すレイアウトパターンでは、２本の電源線
ＬH ，ＬL 間に複数のトランジスタセルＭＣを配設する
とともに、各トランジスタセルＭＣの接続点間における
各配線抵抗Ｒｗがそれぞれ等しくなるように各トランジ
スタセルＭＣを並列に接続し、電源線ＬH の一端（図４
中、左端側）をパッド（ドレインパッド）に接続すると
ともに、他端（図４中、右端側）を最終段トランジスタ
セルのドレイン端子に接続し、電源線ＬL の一端（図４
中、左端側）を初段トランジスタセルのソース端子に接
続するとともに、他端（図４中、右端側）をパッド（ソ
ースパッド）に接続している。
示す図であり、図４は、図３の等価回路図である。図３
及び図４に示すレイアウトパターンでは、２本の電源線
ＬH ，ＬL 間に複数のトランジスタセルＭＣを配設する
とともに、各トランジスタセルＭＣの接続点間における
各配線抵抗Ｒｗがそれぞれ等しくなるように各トランジ
スタセルＭＣを並列に接続し、電源線ＬH の一端（図４
中、左端側）をパッド（ドレインパッド）に接続すると
ともに、他端（図４中、右端側）を最終段トランジスタ
セルのドレイン端子に接続し、電源線ＬL の一端（図４
中、左端側）を初段トランジスタセルのソース端子に接
続するとともに、他端（図４中、右端側）をパッド（ソ
ースパッド）に接続している。
【００３１】すなわち、図８及び図９に示す従来例で
は、パッドから遠い位置に配置されたトランジスタセル
ＭＣは、その配線長に基づく配線抵抗Ｒｗ×ｍによって
電圧降下が生じるために、ソース電位は上昇し、ドレイ
ン電位は低下するといった現象が起こっていたが、本実
施形態では、ゲートパッドを反対側に形成することによ
り、ドレインパッド側からみると、パッドから遠い位置
に配置されたトランジスタセルＭＣは、ドレイン電位の
低下と共にソース電位も低下しているようになっている
ため、ドレインーソース間電圧ＶDSは一定値に維持する
ことができる。これによって、トランジスタのパターン
レイアウトだけで、ドレインーソース間電圧ＶDSが改善
され、特に、図１及び図２のようにトランジスタを直線
領域で動作させるような場合には電流検出精度を高める
効果を奏する。
は、パッドから遠い位置に配置されたトランジスタセル
ＭＣは、その配線長に基づく配線抵抗Ｒｗ×ｍによって
電圧降下が生じるために、ソース電位は上昇し、ドレイ
ン電位は低下するといった現象が起こっていたが、本実
施形態では、ゲートパッドを反対側に形成することによ
り、ドレインパッド側からみると、パッドから遠い位置
に配置されたトランジスタセルＭＣは、ドレイン電位の
低下と共にソース電位も低下しているようになっている
ため、ドレインーソース間電圧ＶDSは一定値に維持する
ことができる。これによって、トランジスタのパターン
レイアウトだけで、ドレインーソース間電圧ＶDSが改善
され、特に、図１及び図２のようにトランジスタを直線
領域で動作させるような場合には電流検出精度を高める
効果を奏する。
【００３２】図５は、本発明の他のレイアウトパターン
例を示す図であり、図６は、図５の等価回路図である。
図５及び図６に示すレイアウトパターンでは、２つのパ
ッド間に複数のトランジスタセルＭＣを配設するととも
に、各パッドから各トランジスタセルＭＣの端子に対し
て配線抵抗Ｒｗの等しい複数組の電源線を配線し、当該
パッドに対して前記複数個のトランジスタセルＭＣを並
列接続している。
例を示す図であり、図６は、図５の等価回路図である。
図５及び図６に示すレイアウトパターンでは、２つのパ
ッド間に複数のトランジスタセルＭＣを配設するととも
に、各パッドから各トランジスタセルＭＣの端子に対し
て配線抵抗Ｒｗの等しい複数組の電源線を配線し、当該
パッドに対して前記複数個のトランジスタセルＭＣを並
列接続している。
【００３３】すなわち、前述の図３及び図４に示す例に
おいて、ドレインーソース間電圧ＶDSは一定値に維持す
ることができるが、パッドから遠い位置に配置されたト
ランジスタセルＭＣは、その配線長に基づく配線抵抗Ｒ
ｗ×ｍによって電圧降下が生じることは避けることがで
きない。そこで、本例では、各トランジスタセルＭＣの
配線抵抗Ｒｗをすべて同じ値に設定しておくという条件
の元で、すべてのトランジスタセルＭＣをパッドに対し
てそれぞれ並列に接続して電位の低下を原理的になくす
ものである。
おいて、ドレインーソース間電圧ＶDSは一定値に維持す
ることができるが、パッドから遠い位置に配置されたト
ランジスタセルＭＣは、その配線長に基づく配線抵抗Ｒ
ｗ×ｍによって電圧降下が生じることは避けることがで
きない。そこで、本例では、各トランジスタセルＭＣの
配線抵抗Ｒｗをすべて同じ値に設定しておくという条件
の元で、すべてのトランジスタセルＭＣをパッドに対し
てそれぞれ並列に接続して電位の低下を原理的になくす
ものである。
【００３４】実際のパターンレイアウトでは、複数のト
ランジスタセルＭＣをすべてに配線を施すことは不可能
であるため、図５に示すように、トランジスタセルＭＣ
の配置領域を複数（この場合、４）の領域に分割し、各
領域に対する配線抵抗Ｒｗが等しくなるように配線幅を
変えた信号線によって接続する。これによって、ドレイ
ン電圧及びソース電圧の低下、つまり、配線抵抗Ｒｗに
よるゲート−ソース間電圧ＶGSの低下を抑えることがで
き、トランジスタを閾電圧Ｖth付近で動作させる場合に
も、ゲート−ソース間電圧ＶGSが閾電圧Ｖthを下回って
ターンオフしてしまうトランジスタセルＭＣの発生を抑
えることができる。そして、特に、図１及び図２のよう
にカレントミラー回路に適用した場合、設計時に設定さ
れたトランジスタのセル比に基づく正しい電流ミラーを
行うことができ、従来よりも高精度な電流検出ができ
る。
ランジスタセルＭＣをすべてに配線を施すことは不可能
であるため、図５に示すように、トランジスタセルＭＣ
の配置領域を複数（この場合、４）の領域に分割し、各
領域に対する配線抵抗Ｒｗが等しくなるように配線幅を
変えた信号線によって接続する。これによって、ドレイ
ン電圧及びソース電圧の低下、つまり、配線抵抗Ｒｗに
よるゲート−ソース間電圧ＶGSの低下を抑えることがで
き、トランジスタを閾電圧Ｖth付近で動作させる場合に
も、ゲート−ソース間電圧ＶGSが閾電圧Ｖthを下回って
ターンオフしてしまうトランジスタセルＭＣの発生を抑
えることができる。そして、特に、図１及び図２のよう
にカレントミラー回路に適用した場合、設計時に設定さ
れたトランジスタのセル比に基づく正しい電流ミラーを
行うことができ、従来よりも高精度な電流検出ができ
る。
【００３５】
【発明の効果】本発明では、半導体素子の製造上のバラ
ツキやレイアウトパターンに影響されることなく、高精
度の電流検出及び電流制御を行うことができる。
ツキやレイアウトパターンに影響されることなく、高精
度の電流検出及び電流制御を行うことができる。
【図１】本発明の電流検出制御回路の一例を示す回路
図。
図。
【図２】本発明の電流検出制御回路の他の例を示す回路
図。
図。
【図３】本発明のパターンレイアウトの一例を示す図。
【図４】図３の等価回路図。
【図５】本発明のパターンレイアウトの他の例を示す
図。
図。
【図６】図５の等価回路図。
【図７】従来例の電流検出制御回路の一例を示す回路
図。
図。
【図８】従来のパターンレイアウトの一例を示す図。
【図９】図８の等価回路図。
１ 電流検出制御回路 ２ カレントミラー回路（電流検出用ミラー回路） ３ フィードバック回路（電圧制御回路） ４ 電流調節回路 ５ 多段カレントミラー回路（多段ミラー回路） ６ 選択回路 Ｍ１，Ｍ２ ＮチャネルＭＯＳ・ＦＥＴ Ｍ３ ＭＯＳ・ＦＥＴ Ｍ４ ＰチャネルＭＯＳ・ＦＥＴ Ｍ５，Ｍ６ ＭＯＳ・ＦＥＴ Ｍ０ ＮチャネルＭＯＳ・ＦＥＴ（電流制御回路） Ｒｓ センス抵抗 ＯＰ１ オペアンプ ＯＰ２ オペアンプ（電流検出信号出力回路） ＴＧ１ トランスファゲート Ｉ１ インバータ
Claims (6)
- 【請求項１】負荷の両端位置に設けられたスイッチをそ
れぞれ閉状態として当該負荷に電流を流すとともに、該
負荷に流れる電流値を検出して電流量を制御する電流検
出制御回路であって、 前記負荷の一方端側に設けられたスイッチを含み、予め
設定された比率で前記負荷に流れる電流を他の電流路に
ミラーリングするミラー回路と、 前記負荷が接続された電流路と前記他の電流路とに印加
される電圧を一定に制御する電圧制御回路と、 前記ミラー回路によりミラーリングされた前記他の電流
路に流れる電流を検出し、検出された電流値と所定の目
標値との差分信号を出力する電流検出信号出力回路と、 前記電流検出信号出力回路による出力信号に基づいて前
記負荷に流れる電流量を制御する電流制御回路と、 を備えることを特徴とする電流検出制御回路。 - 【請求項２】負荷の両端位置に設けられたスイッチをそ
れぞれ閉状態として当該負荷に電流を流すとともに、該
負荷に流れる電流値を検出して電流量を制御する電流検
出制御回路であって、 前記負荷の一方端側に設けられたスイッチを含み、予め
設定された比率で前記負荷を含む第一電流路に流れる電
流を第二電流路にミラーリングするミラー回路と、 前記第一電流路と前記第二電流路とに印加される電圧を
一定に制御する電圧制御回路と、 前記ミラー回路によりミラーリングされた前記他の電流
路に流れる電流を検出し、検出された電流値と所定の目
標値との差分信号を出力する電流検出信号出力回路と、 前記電流検出信号出力回路による出力信号に基づいて前
記負荷に流れる電流量を制御する電流制御回路と、 前記第二電流路に流れる電流を予め設定された複数の比
率で、当該比率に対応する複数の電流路にそれぞれミラ
ーリングする多段ミラー回路と、 前記多段ミラー回路によりミラーリングされた複数の電
流路から任意の電流路を選択する選択回路と、 を備えることを特徴とする電流検出制御回路。 - 【請求項３】負荷の高電位電源線側に設けられたトラン
ジスタと、負荷の低電位電源線側に設けられたトランジ
スタとをそれぞれ導通状態とすることにより、当該負荷
に電流を流すとともに、該負荷に流れる電流値を検出し
て電流量を制御する電流検出制御回路であって、 前記負荷の一方端側に該負荷と共通の第一電流路に接続
されるトランジスタと、当該トランジスタと対になって
第二電流路に接続されるトランジスタとのゲート（ある
いはベース）を共通接続してなるトランジスタ対を含
み、各トランジスタのサイズ比に基づいて前記第一電流
路に流れる電流を前記第二電流路にミラーリングするミ
ラー回路と、 前記第一電流路と前記第二電流路とに印加される電圧を
比較し、これらの電流路の差電圧をなくすべく制御する
電圧制御回路と、 前記ミラー回路によりミラーリングされた前記第二電流
路に流れる電流を検出し、検出された電流値と所定の目
標値との差分信号を出力する電流検出信号出力回路と、 前記負荷の他方端側に該負荷と共通の第一電流路に接続
されるトランジスタを含み、該トランジスタのゲート
（あるいはベース）に前記電流検出信号出力回路からの
出力信号を印加し、前記第一電流路に流れる電流量を制
御する電流制御回路と、 を備えることを特徴とする電流検出制御回路。 - 【請求項４】半導体集積装置における複数個のトランジ
スタのパターンレイアウト方法であって、 ２本の電源線間に複数のトランジスタを配設するととも
に、各トランジスタの接続点間の配線抵抗が等しくなる
ように各トランジスタを並列に接続し、 一方の電源線のいずれか一端をパッドに接続するととも
に、他端を最終段トランジスタの端子に接続し、 前記一方の電源線の一端に対応する他方の電源線の一端
を初段トランジスタの端子に接続するとともに、他端を
パッドに接続することを特徴とするパターンレイアウト
方法。 - 【請求項５】半導体集積装置における複数個のトランジ
スタのパターンレイアウト方法であって、 ２つのパッド間に複数のトランジスタを配設するととも
に、各パッドから各トランジスタの端子に対して配線抵
抗の等しい複数組の電源線を配線し、当該パッドに対し
て前記複数個のトランジスタを並列接続することを特徴
とするパターンレイアウト方法。 - 【請求項６】前記請求項３記載の電流検出制御回路にお
けるトランジスタは、前記請求項４または請求項５記載
のパターンレイアウト方法により実現されるものである
ことを特徴とする電流検出制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221116A JPH0949858A (ja) | 1995-08-07 | 1995-08-07 | 電流検出制御回路及びパターンレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7221116A JPH0949858A (ja) | 1995-08-07 | 1995-08-07 | 電流検出制御回路及びパターンレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0949858A true JPH0949858A (ja) | 1997-02-18 |
Family
ID=16761734
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7221116A Pending JPH0949858A (ja) | 1995-08-07 | 1995-08-07 | 電流検出制御回路及びパターンレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0949858A (ja) |
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