JPH09500751A

JPH09500751A - ダイナミック・ランダム・アクセス・メモリ・システム

Info

Publication number: JPH09500751A
Application number: JP7500879A
Authority: JP
Inventors: ウェア，フレデリック・エイ; ディロン，ジョン・ビイ; バース，リチャード・エム; ガレット，ビリー・ウェイン・ジュニア; アトウッド，ジョン・ガードナー・ジュニア; ファームウォルド，マイケル・ピイ
Original assignee: ランバス・インコーポレーテッド
Priority date: 1993-06-02
Filing date: 1994-05-23
Publication date: 1997-01-21
Anticipated expiration: 2023-04-23
Also published as: JP4615494B2; WO1994028550A1; JP2010135065A; US5434817A; US5511024A; JP2007012270A; AU7043494A; JP4077874B2; US5430676A

Abstract

(57)【要約】ＤＲＡＭとのインタフェースが高度化し、パフォーマンスが向上するに従って、インタフェースと、インタフェースをサポートするために必要な信号線を実現するコストがますます高くなる。したがって、インタフェースにおける信号線の高パフォーマンスを活かすために、信号線の数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。本発明のＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。

Description

【発明の詳細な説明】ダイナミック・ランダム・アクセス・メモリ・システム発明の背景１．発明の分野本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）と、そのアクセスの構造および方法に関する。具体的には、本発明はＤＲＡＭへのアクセスに必要な線数を削減することに関する。２．技術の背景ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子は、今日のコンピュータ・システムに廉価な半導体記憶技法を提供する。デジタル情報は、２次元配列コンデンサ上に格納された電荷の形でアレイ内に維持される。このアレイへのアクセスは２段階から成るプロセスである。まず、行アドレスを供給してラッチ内に保持する。この行アドレスによって、対応するワード線を選択することでＤＲＡＭの行の１つが選択される。他のワード線は選択されない。アレイに対する読取り動作を行う場合は、センス動作が行われ、選択されたトランジスタの行を介してコンデンサの行の内容が列増幅器によって検出される。書込み動作を行う場合は、再記憶動作が行われ、列増幅器の内容がトランジスタの選択された行を介して選択されたアレイのコンデンサの行に書き込まれる。センス動作は破壊的であり、後でコンデンサの行を再記憶動作によって再充電させる必要がある。コンデンサの選択された行に再記憶されると、列増幅器がラッチされているため、内容は破壊されない。第２図に、プロセッサまたはメモリ制御装置素子に接続する対応する制御線、アドレス線、およびデータ線を備えたＤＲＡＭを有する従来技術のメモリ・システムを図示する。ある種のＤＲＡＭでは、内部ラッチが制御信号とともにロードされる非同期（非クロック）インタフェースが使用される。現在一般的に使用されているのは、インタフェースが時間基準として外部供給クロック源を用いる内部ラッチとレジスタを備えた同期ＤＲＡＭである。これによって、ＤＲＡＭの情報送受信速度が高速化される。書込みアクセスは、アドレス線に行アドレスを伝送し、センス制御信号（ＲＡＳ）を伝送することによって開始される。これによって、列増幅器によってｔ_RC _D 後に所望の行がセンスされる。列アドレスはアドレス線で伝送され、書込み制御信号（ＣＡＳ）が書込データＷＤａｔａ（ａ，１）の先頭ワードとともに伝送される。次にＤＲＡＭによってデータ・ワードが受け取られ、指定された列アドレスで列増幅器に書き込まれる。新しい行がセンスされるまで、このステップを現在センスされている行についてｎ回繰り返すことができる。新しい行をセンスする前に、古い行をメモリ・コアに再記憶し、ＤＲＡＭのビット線をプリチャージさせなければならない。一般に、ＤＲＡＭでこれを実現する方法は２通りある。非パルス・ワード線を有するＤＲＡＭでは、書込み動作のたびに、センスされた行がメモリ・アレイに再記憶される。したがって、次のセンス動作の前に１回のプリチャージのみが行われる。パルス・ワード線を有するＤＲＡＭでは、次のプリチャージ／センス動作の直前に１回、再記憶動作が行われる。第３図に、伝送／受信ワードのサイズである「ｔｒ」ビットが読取り／書込みワードのサイズである「ｒｗ」ビットと等しい場合の同期書込みタイミングを図示する。図で、ａ、ｂ．．．は実行アドレスを表し、１、２．．．ｎは列アドレス、ＷＤａｔａ［ｒｏｗ，ｃｏｌ］はデータ・ワード（ｒｗビット）のＤＲＡＭアドレスを表し、センス（ＲＡＳ）はセンス動作を開始する制御信号であり、ＷＲＩＴＥ（ＣＡＳ）およびＲＥＡＤ（ＣＡＳ）は列増幅器に対してそれぞれ書込み動作と読取り動作を開始する。この例では、行列アドレス遅延タイミング・パラメタｔ_RCDは２クロック・サイクルである。最初のクロック・サイクルで行アドレスが表明されると、ｔ_RCD遅延後に列アドレスと書込みデータがＤＲＡＭアレイに書き込まれる。読取りアクセスは、プロセッサが、アドレス線で行アドレスを送信し、センス制御信号（ＲＡＳ）を送信することによって開始される。これによって、所望の行が列増幅器によってセンスされる。ｔ_RCD後、アドレス線で列アドレスが送信され、読取り制御信号（ＣＡＳ）が送信される。ｔ_CAA後、ＤＲＡＭが読取りデータＲＤａｔａ（ａ，１）の先頭ワードを送信し、プロセッサがそれを受け取る。新しい行をセンスするまで、現在センスされている行についてこのステップをｎ回繰り返すことができる。新しい行がセンスされる前に、古い行をメモリ・アレイに再記憶しなければならない。第４図のタイミング図に読取りタイミングを示す。ｔ_CAAはＤＲＡＭの「列アドレス・アクセス」タイミング・パラメタであることに留意されたい。このパラメタによって、列アドレスの発行から読取りデータへのアクセスまでの遅延を指定する。これは、読取りアクセスと書込みアクセスとの間の実際の差のみを表す。センス動作を行うのに要する時間の長さのために、アドレス・バスで行アドレスと列アドレスを同時に送信する必要がないことが認められている。したがって、ＤＲＡＭは、１組の入力データを使用してまず行アドレスを受け取り、次に列アドレスを受け取ることが可能である。これは一般に非同期ＤＲＡＭと、ある種のＤＲＡＭで行われる。したがって、大部分のＤＲＡＭの１アレイ当たりの行数は、１行当たりの列ビット数ｓｒとほぼ同じである（ｓｒは約ｂ^0.5であり、ｂはアレイ内のビット数である）。これによって、行数と列アドレス信号線数はほぼ同じに維持される。ＤＲＡＭ技術における１つの動向は、情報の送受信速度を高速化することである。この速度は絶対的に高速化しているだけでなく、センス／再記憶動作および読取り／書込みアクセスを行うことができる速度と比較した相対的な意味でも高速化している。第５図に、読取りアクセスまたは書込みアクセスを行うのに要する時間が、ＤＲＡＭとの間でデータが送信または受信される時間の半分の遅さであるときの、ｆ＝２の同期書込みタイミングを示す。したがって、ｒｗビットの読取りアクセスまたは書込みアクセスを行うのに要する時間に、それぞれｔｒビットのｆ個のワードを送信または受信することができる。図のｙ、ｚは、ｒｗビットの幅のデータ・ワードのｔｒビットの幅のサブフィールドを示す。さらに、ｔｃｙｃｌはＤＲＡＭ入出力ピンでｔｒビットが伝送／受信される時間を表す。ｔ読取り／書込みパラメタは、列増幅器との間のｒｗビットの読出し／書込み時間、ｔＲＣＤは行をセンスして列増幅器に入れる時間である。発明の概要本発明の目的は、ＤＲＡＭにアクセスするのに必要なアドレス制御ピンと信号線の数を最小限にすると同時に、すべてのＤＲＡＭピンの情報率が常にほぼ等しくなるように使用効率を最大限にすることである。ＤＲＡＭへのインタフェースが高度化し、パフォーマンスが向上するにつれて、インタフェースとインタフェースをサポートするのに必要な信号線を実現するコストがますます高くなる。したがって、インタフェースにおける信号線の高パフォーマンスを活かすために、信号線数を最小限にし、ＤＲＡＭとインタフェースする信号線の帯域幅を最大限にすることが望ましい。本発明のＤＲＡＭメモリ・システムでは、アドレス線と制御線を統合し、情報を多重化して、ＤＲＡＭピンの情報率が常にほぼ等しくなるようにする。具体的には、この要件を満たすためにクロック・サイクルごとに受信する必要がある列アドレス・ビットの数を、以下の等式から求めることができる。ｃａｐ＝上限（ｃａ／ｆ）上式において、・ｃａｐはクロック・サイクルごとの受信アドレス・ビット数、・上限は引き数以上の整数値を返す関数、・ｃａは各読み書きサイクルで使用される列アドレス・ビット数、・ｆはｒｗ／ｔｒの比を表す。将来のＤＲＡＭ技術においてｆパラメタが増大するに従って、列アドレス・ビットを多重化することによって、さらに節約を実現することができる。また、ＤＲＡＭ内の１組のピンに接続された１組の線で行アドレスを列アドレスと多重化することによって、さらに利点が得られる。他の実施態様では、行アドレスを受信するときにはＤＲＡＭのデータ・ピンが使用されていないため、ＤＲＡＭのデータ・ピンを利用して行アドレスを送信する。さらに、センス動作、再記憶動作または読み書きアクセスを指定するために必要な制御信号も、ＤＲＡＭがデータの受信または送信を行う必要がある時点の前に、データ・ピンに多重化することができる。したがって、たとえば１６メガビットのＤＲＡＭでは、ＤＲＡＭの１１本のピンに接続された合計１１本の線を利用する。すなわち、データ、制御情報、行アドレス情報、および一部の列アドレス情報用のＢｕｓＤａｔａ［８：０］、列アドレス用のＢｕｓＥｎａｂｌｅ、データ線にデータまたはアドレス情報があるかどうかを指定するためのＢｕｓＣｔｒｌである。他の実施態様では、読取り動作に必要な待ち時間を書込み動作の待ち時間に設定するために、書込み動作時の待ち時間がプログラム可能である。このようにして、読取りアクセスと書込みアクセスの混在に関係なく、アクセスをインターリーブすることによって、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。さらに、パルス・ワード線を備えたＤＲＡＭでは、列増幅器がとることができる３つの状態を指定する。各状態は、新しい行をセンスするために行わなければならない様々な動作のセットを有する。このＤＲＡＭは、列増幅器に対して書き込みアクセスを行うときに立てられるダーティ・フラグを備える。このフラグは、再記憶動作によって列増幅器がメモリ・アレイ内の選択された行に書き込まれるとクリアされる。本発明では、１つの行に関する動作が完了した時点で、ＤＲＡＭの状態を３つの状態の内の１つに維持することができる。状態は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力によって選択することができる。アクセスが完了した後、列増幅器がダーティな場合、列増幅器をダーティ状態のままにしておくことができる。あるいは、再記憶動作では列増幅器をクリーン状態のままにしたり、再記憶／プリチャージ動作で列増幅器をプリチャージ状態にしておくこともできる。同様に、１つの行へのアクセスの完了後、列増幅器がクリーンな場合は、増幅器をクリーンな状態にしたり、プリチャージ動作を行って列増幅器をプリチャージ状態にしたりすることができる。一般には、新しい行に対するセンス動作を行うのに要する時間を最小限にするために、行アクセスの終了時点でこれらの動作をできるだけ多く行った方がよいが、状況によっては、即時に実行する必要のある動作を処理し、新しい行をセンスする時点で待ち時間を生じさせることが好ましい場合もある。しかし、この３つの状態を使用すれば柔軟性が得られ、新しい行へのアクセスの待ち時間が短縮される。古い行がダーティな場合は、再記憶／プリチャージ／センス動作を行ってからでなければ別の行の読取り／書込みアクセスを開始することができない。古い行がクリーンな場合は、プリチャージ／センス動作を行うだけで別の行の読取り／書込みアクセスを開始することができ、古い行をプリチャージする場合にはセンス動作を行ってからでなければ別の行の読取り／書込みアクセスを開始することができないということになる。したがって、この３つの状態を設けることにより、ある状況では新しい行へのアクセスの待ち時間を最小限にし、他の状況ではコア動作を不必要に実行しないように、ＲＤＲＡＭを制御することができる。図面の簡単な説明本発明の目的、特徴、および利点は、以下の詳細な説明から明らかになろう。説明において、第１図は、従来技術のダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）素子のブロック図である。第２図は、ＤＲＡＭシステムと、ＤＲＡＭにアクセスするための入出力ピンおよび信号線を示すブロック図である。第３図は、読取り／書込みワードのサイズが送信／受信ワードのサイズと等しいときの同期書込みタイミングを示す、タイミング図である。第４図は、送信／受信ワードのサイズが読取り／書込みワードのサイズと等しいときの同期読取りタイミングを示す、従来技術のタイミング図である。第５図は、読取り／書込みワードのサイズが送信／受信ワードのサイズの二倍のときの同期書込みタイミングを示す、従来技術のタイミング図である。第６図は、行アドレス情報と列アドレス情報を含む二重多重化アドレス線を示す、本発明の教示に従ったＤＲＡＭシステムのブロック図である。第７図は、二重多重化行／列情報による同期書込みタイミングを図示するタイミング図である。第８図は、二重多重化行／列情報による同期読取りタイミングを図示するタイミング図である。第９図は、多重化データ／行情報を使用するＤＲＡＭシステムのブロック図である。第１０図は、多重化データ／行情報を使用する同期書込みタイミングを図示するタイミング図である。第１１図は、多重化データ／行／制御情報を図示するＤＲＡＭシステムのブロック図である。第１２図は、多重化データ／行／制御情報を使用する同期書込みタイミングを図示するタイミング図である。第１３図は、多重化データ／行／制御情報による同期読取りタイミングを図示するタイミング図である。第１４図は、本発明の教示に従って複数の強化点を組み込んだ同期書込みタイミングを図示する、タイミング図である。第１５図および１６図は、書込み動作時に発生する待ち時間が読取り動作時に発生する待ち時間よりも短い場合の同期書込みタイミングおよび同期読取りタイミングの図である。第１７図は、本発明の教示に従って待ち時間をプログラミングするための単純な構造の例である。第１８図は、読取り待ち時間が書込み待ち時間と等しい場合のインターリーブ読取り／書込み動作タイミングを図示する、タイミング図である。第１９図は、多重化データ／行／制御情報による同期インターリーブ読取りタイミングを図示する、タイミング図である。発明の詳細な説明以下の説明では、本発明を十分に理解することができるように、説明のため多くの詳細が記載されている。しかし、当業者には、これらの具体的な詳細は本発明を実施するために必須のものではないことは明らかであろう。本発明が不必要に不明瞭にならないように、他の例では周知の電気構造および回路をブロック図の形で示してある。本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）にインタフェースするために必要なピンと制御情報線の数を最小限にする構造および方法を目的としている。以下の説明では、列アドレスの発行からＤＲＡＭからの読取りデータを受け取るまでの間に生ずる遅延は、列アドレス発行後にＤＲＡＭに情報を書込みのために発生する遅延とは異なる。しかしこれは読取りアクセスと書込みアクセスの間の相違に過ぎない。したがって、以下の説明は主として書き込みアクセスに焦点を合わせているが、開示されている概念は読取りアクセスにも等しく適用可能であることは明らかである。（センス／再記憶動作および読取り／書込みアクセスを実行することができる速度と相対的に）情報の送受信の速度が高速化し続けるにつれて、送受信しなければならない読み書きデータ量と相対的に、ＤＲＡＭが受け取らなければならない制御情報量とアドレス情報量の不均衡が増大する。さらに、ＤＲＡＭシステムがより高速のデータ伝送速度で動作するように開発されるに従い、ＤＲＡＭシステムを必要な各線について実現するためのコストがますます高くなる。したがって、入出力ピンの速度だけでなく入出力ピンの使用効率も最大限にして、その速度を活かし、帯域幅を拡大すると同時に、実現のコストを削減することが望ましい。したがって、すべてのＤＲＡＭピンが常にほぼ均等な情報率になるように、データ／制御／アドレス情報を多重化することによって、信号線を削減する。具体的には、ピンの使用効率を最大限にするために各クロック・サイクルで受信する必要がある列アドレス・ビット数は、以下の等式を用いて説明することができる。ｃａｐ＝上限（ｃａ／ｆ）上式において、・ｃａｐ＝クロック・サイクルｔ_ClockCycleごとの受信アドレス・ビット数、・上限＝引き数以上の整数値を返す関数、・ｃａ＝読み書きサイクルｔ_Read/Writeごとに使用される列アドレス・ビット数、・ｆ＝ｒｗ／ｔｒ、ここでｒｗ＝各読取り／書込みサイクルｔ_raed/Write中に列増幅器との間で読み書きされるビット数、ｔｒ＝各クロック・サイクルｔ_Cl _ockCycle 中にＤＲＡＭとの間で送受信されるビット数、・ｔ_Read/Write＝ｆ・ｔ_ClockCycleである。列アドレス・ビットを多重化すれば、ｆパラメタが大きくなるに従って多くのピンと信号線が節約される可能性がある。たとえば、ｆの値は現在の同期ＤＲＡＭでは２であり、将来の同期ＤＲＡＭでは８以上の値になると予想される。読取りアクセスのための列アドレス・アクセス・パラメタｔ_CAAには（ｔ_Read/Write −ｔ_ClockCycle）の待ち時間が付加されるが、この遅延は、列増幅器の完全な列アドレスをアセンブルするのに必要なものであり、アクセスを行うのに必要なピンおよび信号線の数を削減することによって得られる利点から見れば、影響はごくわずかであるものと認められる。さらに、ＤＲＡＭが行アドレスを受け取る方法に改良を加えることができる。考えられる１つの改良は、ＤＲＡＭに送られる行アドレスを、１クロック・サイクル当たりに受信する行アドレス・ビットｒａｐが１クロック・サイクル当たりに送信される列アドレス・ビット数ｃａｐと等しくなるようにして多重化することである。これによって、行アドレス・ビットの受信とアセンブルが行われる間、行アドレスの使用が時間（ｔ_Read/Write−ｔ_ClockCycle）だけ遅延される。第６図に、行アドレス情報と列アドレス情報を列アドレス線（ｃａｐ）に「二重多重化」したＤＲＡＭを図示する。ここでｃａｐ＝上限（ａｃ／ｆ）である。第７図および第８図に、それぞれ、二重多重化行および列接続を使用した書込みタイミングと読取りタイミングを示す。パラメタＣｏｌ［ｍ，ｎ］は、列アドレス（合計幅ｃａビット）のｃａ／ｆビットのサブワードを表し、Ｒｏｗ［ｍ，ｎ］は行アドレスのｒａ／ｆビットのサブワードを表す。第８図には最初の３つのクロック・サイクルが図示されていないが、第７図に示す最初の３つのクロック・サイクルと同じであることに留意されたい。このタイミングはｆ＝２の場合の例である。つまり、各読取り／書込みサイクルに列増幅器との間で読み書きされるビット数は、各クロック・サイクルでＤＲＡＭとの間で送受信されるビット数の２倍である。より高度な送受信技法を用いた場合、ｆの値は８以上にすることが可能であり、アドレス線の数を１本または２本にまで削減することができる。この例では、アドレス線の数は半分に削減されており、行または列アドレスを受け取るために２クロック・サイクルを必要とする。１つの読取り／書込みサイクルも２クロック・サイクルを必要とする。したがって、クロック・サイクルが１つ追加されるという待ち時間の不利と引き換えに、情報にアクセスするのに必要なピンの数が大幅に削減される。その結果、ＤＲＡＭとのインタフェースのコストと複雑さが減少する。ＤＲＡＭのピンの使用効率をさらに大きくするために、行アドレスをデータ・ピンで伝送する。これが可能なのは、ＤＲＡＭによって行アドレスが送受信されるときにＤＲＡＭのデータ・ピンが使用されていないためである。データピンを使用すると行アドレスは、ｃａｐ列アドレス・ピンで要する時間の約１／ｆの時間で受信することができる。これを、第９図のブロック図で示す。第９図には、データ線から着信する行アドレス情報と、列アドレス線で着信する列アドレス情報が示されている。第１０図に、この概念を用いた同期書込みタイミングを図示する。第１０図に示すように、行アドレスは初期クロック・サイクル中にデータ線で伝送され、列情報は列アドレス線で伝送される。ｒａ＞ｔｒの場合、列アドレスは複数の初期クロック・サイクルにわたって伝送される。さらに、センス動作または再記憶動作、あるいは読取りアクセスまたは書込みアクセスを通知するために必要な制御信号も、ＤＲＡＭが実際にデータを送受信する必要がある時点の前に、データ・ピンに多重化することができる。データ線で制御情報と行情報を送信する時点を示すために、少なくとも１本の制御線を多重化せずに残しておく必要がある。この制御情報によって単に制御／行情報またはデータ情報だけを示すか、あるいは所定のプロトコルを使用してＤＲＡＭの内部状態と組み合わせて、ピンで入手可能な情報のタイプを示すことができる。たとえば、第１１図に示すように、ＤＲＡＭは、データ、行アドレス、および制御情報の間で多重化されるｔｒデータ・ピン、データ／制御選択ピン、および１つまたは２つの列アドレス・ピンを備えている。第１２図に、データ、行、および制御情報が多重化された同期書込みタイミングを示し、第１３図に、データ、行、および制御情報が多重化された同期読取りタイミングを示す。たとえば列アドレス・ピンとデータ／制御選択ピンのように、非データ・ピンを２つしか使用しない場合、ＤＲＡＭをブロック指向プロトコルで動作させることが好ましいことに留意されたい。具体的には、３番目のクロック・サイクルにＷｒｉｔｅ（ＣＡＳ）アクセスが指定されている場合、伝送カウントを指定して、伝送するデータ・ワード（幅ｔｒ）の数を示す。第１３図の読取りタイミングを参照すると、Ｒｅａｄ（ＣＡＳ）アクセスが指定されている場合、同時に伝送カウントも指定されている。したがって、読取りアクセスと書込みアクセスの唯一の相違は、Ｒｅａｄ（ＣＡＳ）制御入力データの受信と最初の読取りデータ・ワードＲＤａｔａ（ａ，１ｙ）の送信の間の待ち時間ｔ_CAAである。読取りデータと書込みデータはｒｗ＝ｆ・ｔｒビットのブロック単位で処理されるため、データ／制御選択ピンは２つの組み合わせ（データまたは制御）を指定することには限定されない。そうではなく、プロセッサとＤＲＡＭがｆブロック・サイクル長バーストの適切なフレーミングについて一致することが可能であるとすれば、２^f個の使用可能な組み合わせがあることになる。つまり、データ／制御選択ピン上のｆビット・ブロックは、データ・バス上のｆ・ｔｒビット・ブロックおよび列アドレス・バス上のｆ・ｃａｐビット・ブロックについて一致していなければならない。この余分の組み合わせによってコード化することができる機能の１つは、プロトコルでｆ・ｔｒビットのデータ・ブロック・サイズの倍数の伝送を指定することが可能な場合、ブロック伝送を終了させるコマンドである。上記の新技法を採用した１６メガビットのＤＲＡＭの場合、合計１１本の線を使用することができる。パラメタは以下のように指定される。・ｓｒ＝２０４８×９ビット・ｒｗ＝８×９ビット・ｔｒ＝９ビット・ｆ＝８・ｒａ＝１０ビット（プラス１５ビットの装置アドレス）・ｃａ＝８ビット・ｃａｐ＝１ビットＢｕｓＤａｔａ［８：０］をデータ、制御、および行アドレス情報に使用する。ピンＢｕｓＥｎａｂｌｅは、多重クロック・サイクルの列アドレスを伝送するために使用し、ＢｕｓＣｔｒｌピンをデータ線上のデータまたはアドレスを指定するために使用する。ｆ＝８であるため、ＢｕｓＣｔｒｌ線をどの信号の伝送にも使用していないときにいくらかのクロック・サイクルがあるので、ＢｕｓＣｔｒｌ線をデータまたはアドレスの指定以外の機能に使用することができる。したがって、ブロック・データの伝送を早期終了する時点を示すなどの機能を実現することができる。第１４図に、ｆ＝２の場合の単純化した例を示す。第１４図を参照すると、新技法によるタイミングの改善が見られる。具体的には、データと制御信号を対にしてデータ／行／制御信号線で伝送し、データ／制御信号線を使用して伝送する情報のタイプを識別する。さらに、行アドレスは複数のクロック・サイクルにわたって伝送され、必要な信号線の数が削減される。さらに、パフォーマンスを強化するために、最初の列アドレスをデータ／行／制御信号線で伝送し、パイプライン機能を提供する。それ以降の列アドレス情報は、列アドレス信号線で、図のようにｔ_read/writeクロック・サイクル早く伝送される。さらに、データ／行／制御信号線でカウント値が伝送され、ブロック回避プロトコルにおいて必要なカウント情報を提供する。最後に、データ／制御信号線を使用して、１つまたは複数（この例では２つ）のクロック・サイクルで送信するビットをコード化することによって他の制御情報を送信することができる。この例では、終了機能をコード化してデータのブロック動作を早期終了させる。前述のように、読取りアクセスと書込みアクセスの間にはタイミングの相違がある。具体的には、列アドレスと読取りコマンドのあるクロック・サイクルと、読取りデータの先頭ワードのあるクロック・サイクルとの間の列アドレス・アクセス待ち時間ｔ_CAAによって、読取りタイミングが書込みタイミングより長くなる。これを、第１５図および１６図に示す。第１５図および１６図では、ｆ＝１の場合の単純な事例が示してある。列アドレスと書込みコマンドのあるクロック・サイクルと書込みデータの先頭ワードのあるクロック・サイクルの間の待ち時間はゼロである。読取り状況では、ｔ_CAAの遅延が生ずる。したがって、この待ち時間の相違により、読取りアクセスの後に書き込みアクセスが続くたびに、データ・バス上で無駄なクロック・サイクルがあることになる。信号線の使用効率を最大化し、信号線の帯域幅を拡大するために、書込み待ち時間をプログラム可能にして、読取り待ち時間と等しくなるように調節できるようにする。待ち時間をプログラミングするための単純な構造の例を第１７図に示す。第１７図では、待ち時間制御レジスタ５１０にロードされた情報に応じて、動作（読取り／書込みの開始）５０５を開始する信号を一定のクロック・クロック数だけ遅延させるＤＲＡＭ制御論理回路５００が示してある。待ち時間制御レジスタ５１０にロードされた情報によって、マルチプレクサ５１５、５２０、５２５の動作が制御される。マルチプレクサ５１５、５２０、５２５の選択によって、フリップ・フロップ５３０、５３５、５４０を介して信号５０５を処理することにより信号５０５を所定の遅延の直後に出力するか入力するかを決定する。各フリップ・フロップ５３０、５３５、５４０は、信号を１クロック・サイクル遅延させる。待ち時間は他の構造を使用してプログラムすることも可能なことは容易に理解できる。たとえば、待ち時間は、プログラム可能カウンタを使用して遅延数をカウントすることによっても、プログラム可能にすることができる。あるいは、制御信号と制御信号の間に遅延を挿入して、所望の待ち時間を生ずるように制御信号を他の動作とともにパイプライン化することもできる。書込み待ち時間を読取り待ち時間と等しく設定すれば、行うアクセスのタイプに関係なく、データ・バスのすべてのクロック・サイクルを伝送に使用することができる。これは、行うアクセスをインターリーブすることによって実現される。この技法によって、書込み待ち時間のわずかな犠牲でバスの帯域幅使用効率を最大限にすることができる。第１８図に、読取りアクセスと書込みアクセスのインターリーブ・タイミングを示す。このように、インターリーブ構造によって、ＤＲＡＭへの読取りアクセスに別のＤＲＡＭへの書込みアクセスをインターリーブさせることができる。ＤＲＡＭが複数の独立したメモリ・アレイとそれに付随する列増幅器を備えている場合、１つのバンクへの読取りアクセスに同じＤＲＡＭ内の別のバンクへの書込みアクセスをインターリーブさせることができ、ＤＲＡＭ自体の帯域幅使用効率がさらに向上する。さらに、インターリーブは多重化アドレスおよび制御情報（前述のｆ＞１の場合）とともに作用して、ＤＲＡＭの動作をさらに強化する。インターリーブの概念は、情報および行アドレスにおける制御を前述のようにデータ・バス線で多重化することができることを認識することによって、１段階進んでとらえることができる。したがって、読取りと書込みの待ち時間の範囲を大きくすることによって、（ブロック指向プロトコルを使用して）伝送カウントとコマンド情報をデータ・バス上でインターリーブさせることができるという利点もある。これは第１９図で、たとえばＣｏｌ［３ｍ］、Ｃｏｌ［３ｎ］に示されている。（ｆ＝２）５サイクルごとに４ワードの読取りまたは書込みアクセスを完了することができるようにするため、ＲＤａｔａ［ａ，３ｙ］ＲＤａｔａ「ａ，３ｚ］が使用可能な場合、第１のクロック・サイクルで発行された読取りコマンドからのデータを第７のクロック・サイクルまで意図的に遅延させる。これによって、読取りと書込みの待ち時間の犠牲だけでデータ・バスの帯域幅使用効率がさらに最大化される。前述のように、非パルス・ワード線を使用したＤＲＡＭは、書込み動作のたびにセンスされた行がメモリ・コアに再記憶され、行に対する次のセンス動作の前にプリチャージ動作のみが行われる。このようなＤＲＡＭは、列増幅器にメモリ・アレイの行の１つのコピーが入っているセンス済み状態になっていることができるか、またはアレイは、列増幅器とビット線がプリチャージされて次のセンス動作を行うことが可能なプリチャージ状態になることができる。列増幅器のこの２つの状態の選択は、読取りまたは書込みアクセス・コマンドを指定するときに制御入力データで行うことができる。おそらく、プリチャージ常態は、センスされた行に対する最終アクセスを行ったときに選択される。これにより、次の行をセンスするために時間ｔ_RCDが得られるまでのプリチャージ時間ｔ_RPを費やさなくても済む。パルス・ワード線を使用するＤＲＡＭでは、通常、再記憶動作は次のプリチャージ／センス動作の直前に１回行われる。しかし、この再記憶動作は、列増幅器がメモリ・アレイ内の行とは異なる場合にのみ必要である。したがって、列増幅器がとることができる状態が３通り設けられ、それぞれが、新しい行をセンスするために行わなければならない異なるセットの動作を用いる。第１の状態は、列増幅器とビット線がプリチャージされるプリチャージ状態である。行がプリチャージされる場合、センス動作を行ってからでなければ読取り／書込みアクセスを開始することができない。次の、クリーン状態と呼ぶ状態では、列増幅器にはメモリ・アレイ内の行と同じ情報が入っている。増幅器がクリーン状態の場合、プリチャージ／センス動作を行ってからでなければ、読取り／書込みアクセスを開始することができない。これには、当然、センス動作だけの場合よりも長い時間を要する。第３の状態は、列増幅器に行およびメモリ・アレイとは異なる情報が入っているダーティ状態である。したがって、新しい行への読取り／書込みアクセスを開始する前に、再記憶／プリチャージ／センス動作を行わなければならない。行の状態を追跡するために、ダーティ・フラグを使用する。このフラグは、ＤＲＡＭ制御論理回路内にあるレジスタ内のビットであることが好ましく、列増幅器に対して書込みアクセスを行うときに設定されることが好ましい。あるいは、ダーティ・フラグを外部ＤＲＡＭ制御装置で維持することもできる。このビットは、再記憶動作によってメモリ・アレイ内の選択された行に列増幅器が書き込まれるとクリアされる。したがって、ＤＲＡＭの列増幅器は３つの状態のいずれか１つになっていることができる。この状態は、読取りまたは書込みアクセスコマンドを指定するときに制御入力データによって選択する。たとえば、６つの別個の読取りおよび書込みコマンド（読取り３、書込み３）を出し、それぞれでアクセスの完了時に列増幅器にとらせる状態を識別する。アクセス完了後、列増幅器がダーティの場合、列増幅器はダーティ状態を継続することができるか、または再記憶動作によって列増幅器がクリーン状態になるか、再記憶／プリチャージ動作によって列増幅器をプリチャージ状態になる。同様に、アクセス完了後、列増幅器がクリーンな場合、増幅器はクリーン状態を継続することができるか、またはプリチャージ動作によって列増幅器はプリチャージ状態になる。これらの動作を新しい行をセンスする前に行うのではなく、アクセス終了時にこれらの動作の多くを行うことが好ましいが、ある種のタイミング制約によっては、動作を行うシーケンスに他の代替方法を用いる必要がある場合もある。この構造は、行を３つの状態のいずれか１つにしておき、行をセンスするのに先立って必要な動作を、古い行へのアクセスの終了時または新しい行へのアクセスの前に行う柔軟性を備える。以上、本発明について好ましい実施例とともに説明した。当業者には、以上の説明に鑑みて多くの代替方法、修正、変更、および使用が明らかに理解できることは明白である。

【手続補正書】特許法第１８４条の８【提出日】１９９５年７月１８日【補正内容】補正請求の範囲１．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレスおよび制御情報を受け取るアレイ・アドレス／制御手段と、アレイに書き込むデータを受信し、アレイから読み取られたデータを送信するデータ入出力手段とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、前記メモリ・システムが、アドレス情報、制御情報、およびデータを伝送する複数のバス信号線を備え、列アドレス情報を少ない待ち時間で伝送するために各クロック・サイクルで伝送される列アドレス線の数が以下の等式に従って決定され、ｃａｐ＝上限（ｃａ／ｆ）上式において、ｃａｐは各クロック・サイクル（ｔ_clockcycle）で受信される列アドレス・ビット数を表し、上限は引き数以上の整数を返す関数を表し、ｃａは各読取り／書込みサイクル（ｔ_Read/Write）で使用される列アドレス・ビット数を表し、ｆはｒｗ／ｔｒに等しく、ｒｗ、ｔｒは各クロック・サイクルにＤＲＡＭとの間で、それぞれ読み取りまたは書き込みされるビット数と、送受信されるビツト数を表し、ｔ_Read/Write＝ｆ・ｔ_clockcycleである、前記ＤＲＡＭシステムが、列アドレスを送信するために必要な線の数を減らすことによって最低限の信号線を備え、信号線の使用効率を最大限にするためにＤＲＡＭの信号線および入出力ピンのデータ伝送率がほぼ等しいことを特徴とするＤＲＡＭシステム。２．列アドレス信号線で行アドレス情報を列アドレス情報と多重化し、行アドレス信号線をなくしたことを特徴とする請求項１に記載のＤＲＡＭシステム。３．行アドレス情報をデータ信号線で伝送されるデータと多重化し、行アドレス信号線をなくしたことを特徴とする請求項１に記載のＤＲＡＭシステム。４．行アドレス情報と、センス、再記憶、読取り、書込み動作を行うかどうかを示す制御情報、およびデータを同じ信号線の組で多重化され、別個の信号線をなくし、前記システムが、多重化された情報のタイプが行アドレス情報、制御情報、またはデータのいずれであるかを示す選択信号線を備えていることを特徴とする請求項１に記載のＤＲＡＭシステム。５．選択信号線が複数のクロック・サイクルで複数の選択データを伝送することができることを特徴とする請求項４に記載のＤＲＡＭシステム。６．行アドレスが少なくとも１つの初期クロック・サイクル中に伝送されることを特徴とする請求項４に記載のＤＲＡＭシステム。７．ＤＲＡＭがデータを受信または送信する前に、データのセンス、再記憶、読取り、または書込みを行う制御信号が、信号線の組に多重化されることを特徴とする請求項４に記載のＤＲＡＭシステム。８．ＤＲＡＭの状態および所定のプロトコルに従った選択信号線上の信号によって、信号線の組で多重化されている情報のタイプを識別することを特徴とする請求項４に記載のＤＲＡＭシステム。９．ブロック伝送がｆ・ｔｒビットの倍数のデータ・ブロック・サイズ単位で行われ、前記複数の選択データが最高２^f個のコマンドをさらに識別することを特徴とする請求項５に記載のＤＲＡＭシステム。１０．前記複数の選択データがブロック伝送を終了するコマンドを識別することを特徴とする請求項９に記載のＤＲＡＭシステム。１１．１６ＭビットのＤＲＡＭとの間て、１１本の信号線を使用してデータ、アドレス、および制御情報を伝送することを特徴とする請求項１に記載のＤＲＡＭシステム。１２．信号線が、データ、制御情報、およびアドレス情報を伝送するためのＢｕｓＤａｔａ［８：０］と、列アドレスを伝送するためのＢｕｓＥｎａｂｌｅと、データまたは制御情報がＢｕｓＤａｔａ［８：０］信号線で伝送されることを指定するためのＢｕｓＣｔｒｌとを含むことを特徴とする請求項１１に記載のＤＲＡＭシステム。１３．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレスおよび制御情報を受信するためのアレイ・アドレス／制御手段と、アレイに書き込むデータを受信しアレイから読み取られたデータを送信するための入出力装置とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、前記メモリ・システムが、書込みアクセス時に生ずる待ち時間を読取りアクセス時に生ずる待ち時間と等しくなるように増加させる手段と、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブしてデータ信号線で情報を伝送する手段とを備えたＤＲＡＭシステム。１４．待ち時間を増加させる手段がプログラム可能であることを特徴とする請求項１３に記載のＤＲＡＭシステム。１５．待ち時間を増加させる手段が、待ち時間の存続期間を示す情報を記憶する待ち時間レジスタと、待ち時間レジスタに記憶されている情報によって示される待ち時間に対応する存続期間になるように待ち時間を制御する制御手段とを備え、待ち時間レジスタに記憶されている情報を修正して待ち時間をプログラムすることができることを特徴とする請求項１３に記載のＤＲＡＭシステム。１６．待ち時間を増加させる手段が、書込みアクセス中に待つクロック・サイクル数をカウントするプログラム可能カウンタを備えていることを特徴とする請求項１３に記載のＤＲＡＭシステム。１７．待ち時間を増加させる手段が、所望の待ち時間を生じさせるために、書込みアクセスを行う制御信号の発行のタイミングを制御する制御手段を備えていることを特徴とする請求項１３に記載のＤＲＡＭシステム。１８．システムが、同一信号線を使用する複数のＤＲＡＭを備え、複数のＤＲＡＭ間でのアクセスを多重化して信号線の使用効率を最大限にしたことを特徴とする請求項１に記載のＤＲＡＭシステム。１９．ＤＲＡＭが複数のアレイを備え、各アレイがそれに付随する列増幅器の組を有し、アレイ間でアクセスが多重化されて信号線の使用効率を最大限にしたことを特徴とする請求項１３に記載のＤＲＡＭシステム。２０．列アドレスをパイプライン化してパフォーマンスを向上させるように、第１の列アドレスが対応するデータの送信前に送信されることを特徴とする請求項１に記載のＤＲＡＭシステム。２１．第１の列アドレスが初期クロック・サイクル中に、行アドレスの送信に続いてデータ信号線で送信されることを特徴とする請求項２０に記載のＤＲＡＭシステム。２２．書込みアクセス中に生ずる待ち時間を読取りアクセス中に生ずる待ち時間と等しくなるように増加させる手段と、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブさせてデータ信号線で情報を伝送する手段とをさらに備えた、請求項１に記載のＤＲＡＭシステム。２３．待ち時間を増加させる手段がプログラム可能であることを特徴とする請求項２２に記載のＤＲＡＭシステム。２４．待ち時間を増加させる手段が、待ち時間の存続期間を示す情報を記憶する待ち時間レジスタと、待ち時間レジスタに記憶されている情報によって示された待ち時間に対応する存続期間になるように待ち時間を制御する制御手段とを備え、待ち時間レジスタに記憶された情報を修正して待ち時間をプログラムすることができることを特徴とする請求項２３に記載のＤＲＡＭシステム。２５．待ち時間を増加させる手段が、書込みアクセス中に待つクロック・サイクル数をカウントするプログラム可能カウンタを備えていることを特徴とする請求項２４に記載のＤＲＡＭシステム。２６．待ち時間を増加させる手段が、所望の待ち時間を生じさせるために、書込みアクセスを行うための制御信号の発行のタイミングを制御する制御手段を備えていることを特徴とする請求項２４に記載のＤＲＡＭシステム。２７．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレス情報および制御情報を受信するアレイ・アドレス／制御手段と、アレイに書込みデータを受信し、アレイから読み取られたデータを送信するためのデータ入出力手段とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、ＤＲＡＭと装置との間でアドレス、制御、およびデータを伝送する方法であって、前記方法が、複数のバス信号線でアドレス情報、制御情報、およびデータを伝送するステップを含み、列アドレス情報を少ない待ち時間で伝送するために使用する列アドレス線の数を以下の等式従って決定し、ｃａｐ＝上限（ｃａ／ｆ）上式において、ｃａｐは各クロック・サイクル（ｔ_clockcycle）で受信する列アドレス・ビット数を表し、上限は引き数以上の整数を返す関数を表し、ｃａは各読取り／書込みサイクル（ｔ_Read/Write）で使用される列アドレス・ビット数を表し、ｆはｒｗ／ｔｒに等しく、ｒｗは各クロック・サイクルで読み取りまたは書き込みされるビット数を表し、ｔｒは各クロック・サイクル中にＤＲＡＭとの間で送信または受信されるビット数を表し、ｔ_Read/Write＝ｆ＊ｔ_clockcycleである、信号線数を減らすことによって最小限の信号線数を使用して列アドレスを送信し、ＤＲＡＭの信号線と入出力ピンのデータ伝送率がほぼ等しくなるようにして、信号線の使用効率を最大限にしたことを特徴とする方法。２８．行アドレス情報を列アドレス情報と列アドレス線で多重化して行アドレス信号線をなくすステップをさらに含む、請求項２７に記載の方法。２９．行アドレス情報をデータ信号線で伝送されるデータと多重化して行アドレス信号線をなくすステップをさらに含む、請求項２７に記載の方法。３０．行アドレス情報と、センス、再記憶、読取り、書込み動作を行うかどうかを示す制御情報と、データとを、同じ信号線の組で多重化して、別個の信号線の不要にするステップと、選択信号線で少なくとも１つの選択信号を出して、多重化された情報が制御情報であるかデータであるかを示すステップとをさらに含む、請求項２７に記載の方法。３１．少なくとも１つの選択信号を出すステップが、複数のクロック信号で複数の選択データを出すステップを含むことを特徴とする請求項３０に記載の方法。３２．少なくとも１つの初期クロック・サイクル中に行アドレスが伝送されることを特徴とする請求項３０に記載の方法。３３．ＤＲＡＭがデータを受信または送信する前に、データのセンス、再記憶、読取り、または書込みを行う制御信号が信号線の組に多重化されることを特徴とする請求項３０に記載の方法。３４．ＤＲＡＭの状態を判断するステップと、ＤＲＡＭの状態および所定のプロトコルに従った選択信号線上の信号に従って、信号線の組で多重化された情報のタイプを識別するステップとをさらに含む、請求項３０に記載の方法。３５．前記ブロック伝送がｆ^*ｔｒビットの倍数のデータ・ブロック・サイズ単位で行われ、前記複数の選択データが最大２^f個のコマンドをさらに識別することを特徴とする請求項３１に記載の方法。３６．前記複数の選択データによって、ブロック伝送を終了するコマンドを識別することを特徴とする請求項３５に記載の方法。３７．書込みアクセス中に生ずる待ち時間を、読取りアクセス中に生ずる待ち時間と等しくなるように増加させるステップと、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブさせてデータ信号線で情報を伝送するステップとをさらに含む請求項２７に記載の方法。３８．待ち時間を増加させるステップが、待ち時間の存続期間を示す所定の値になるように待ち時間をプログラミングするステップをさらに含むことを特徴とする請求項３７に記載の方法。３９．待ち時間をプログラミングするステップが、待ち時間の存続期間を示す情報を待ち時間レジスタに記憶するステップと、待ち時間レジスタに記憶されている情報によって示された待ち時間に対応する存続期間になるように待ち時間を制御するステップとを含み、待ち時間レジスタに記憶されている情報を修正して待ち時間をプログラムすることができることを特徴とする請求項３８に記載の方法。４０．待ち時間をプログラミングするステップが、書込みアクセス中に待つクロック・サイクル数をカウントするステップを含むことを特徴とする請求項３８に記載の方法。４１．待ち時間をプログラミングするステップが、所望の待ち時間を生じさせるために書込みアクセスを行うための制御信号の発行のタイミングを制御するステップを含むことを特徴とする請求項３８に記載の方法。４２．列アドレスをパイプライン化してパフォーマンスを向上させるように、対応するデータを送信する前に第１の列アドレスを送信するステップをさらに含むことを特徴とする請求項２７に記載の方法。４３．初期クロック・サイクル中にデータ信号線で行アドレスの送信に続いて第１の列アドレスが送信されることを特徴とする請求項４２に記載の方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者バース，リチャード・エムアメリカ合衆国 94306 カリフォルニア州・パロアルト・ロスルーブルス・ 787 (72)発明者ガレット，ビリー・ウェイン・ジュニアアメリカ合衆国 94043 カリフォルニア州・マウンテンビュー・ライトアヴェニュ・ナンバー405・928 (72)発明者アトウッド，ジョン・ガードナー・ジュニアアメリカ合衆国 95128 カリフォルニア州・サンホゼ・ピーチツリーレイン・ 2168 (72)発明者ファームウォルド，マイケル・ピイアメリカ合衆国 94028 カリフォルニア州・ポートラヴァレイ・ゴールデンオークドライブ・90

Claims

【特許請求の範囲】１．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレスおよび制御情報を受け取るアレイ・アドレス／制御手段と、アレイに書き込むデータを受信し、アレイから読み取られたデータを送信するデータ入出力手段とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、前記メモリ・システムが、アドレス情報、制御情報、およびデータを伝送する複数のバス信号線を備え、列アドレス情報を少ない待ち時間で伝送するために各クロック・サイクルで伝送される列アドレス線の数が以下の等式に従って決定され、ｃａｐ＝上限（ｃａ／ｆ）上式において、ｃａｐは各クロック・サイクル（ｔ_clockcycle）で受信される列アドレス・ビット数を表し、上限は引き数以上の整数を返す関数を表し、ｃａは各読取り／書込みサイクル（ｔ_Read/Write）で使用される列アドレス・ビット数を表し、ｆはｒｗ／ｔｒに等しく、ｔｒは各クロック・サイクルにＤＲＡＭとの間で送受信されるビット数を表し、ｔ_Read/Write＝ｆ・ｔ_clockcycleである、前記ＤＲＡＭシステムが、列アドレスを送信するために必要な線の数を減らすことによって最低限の信号線を備え、信号線の使用効率を最大限にするためにＤＲＡＭの信号線および入出力ピンのデータ伝送率がほぼ等しいことを特徴とするＤＲＡＭシステム。２．列アドレス信号線で行アドレス情報を列アドレス情報と多重化し、行アドレス信号線をなくしたことを特徴とする請求項１に記載のＤＲＡＭシステム。３．行アドレス情報をデータ信号線で伝送されるデータと多重化し、行アドレス信号線をなくしたことを特徴とする請求項１に記載のＤＲＡＭシステム。４．行アドレス情報と、センス、再記憶、読取り、書込み動作を行うかどうかを示す制御情報、およびデータを同じ信号線の組で多重化され、別個の信号線をなくし、前記システムが、多重化さらた情報のタイプが行アドレス情報、制御情報、またはデータのいずれであるかを示す選択信号線を備えていることを特徴とする請求項１に記載のＤＲＡＭシステム。５．選択信号線が複数のクロック・サイクルで複数の選択情報を伝送することができることを特徴とする請求項４に記載のＤＲＡＭシステム。６．行アドレスが少なくとも１つの初期クロック・サイクル中に伝送されることを特徴とする請求項４に記載のＤＲＡＭシステム。７．ＤＲＡＭがデータを受信または送信する前に、データのセンス、再記憶、読取り、または書込みを行う制御信号が、信号線の組に多重化されることを特徴とする請求項４に記載のＤＲＡＭシステム。８．ＤＲＡＭの状態および所定のプロトコルに従った選択信号線上の信号によって、信号線の組で多重化されている情報のタイプを識別することを特徴とする請求項４に記載のＤＲＡＭシステム。９．ブロック伝送がｆ・ｔｒビットの倍数のデータ・ブロック・サイズ単位で行われ、前記選択情報が最高２^f個のコマンドをさらに識別することを特徴とする、請求項５に記載のＤＲＡＭシステム。１０．前記選択情報がブロック伝送を終了するコマンドを識別することを特徴とする請求項９に記載のＤＲＡＭシステム。１１．１６ＭビットのＤＲＡＭとの間で、１１本の信号線を使用してデータ、アドレス、および制御情報を伝送することを特徴とする請求項１に記載のＤＲＡＭシステム。１２．信号線が、データ、制御情報、およびアドレス情報を伝送するためのＢｕｓＤａｔａ［８：０］と、列アドレスを伝送するためのＢｕｓＥｎａｂｌｅと、データまたは制御情報がＢｕｓＤａｔａ［８：０］信号線で伝送されることを指定するためのＢｕｓＣｔｒｌとを含むことを特徴とする請求項１１に記載のＤＲＡＭシステム。１３．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレスおよび制御情報を受信するためのアレイ・アドレス／制御手段と、アレイに書き込むデータを受信しアレイから読み取られたデータを送信するための入出力装置とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、前記メモリ・システムが、書込みアクセス時に生ずる待ち時間を読取りアクセス時に生ずる待ち時間と等しくなるように増加させる手段と、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブしてデータ信号線で情報を伝送する手段とを備えた、ＤＲＡＭシステム。１４．待ち時間を増加させる手段がプログラム可能であることを特徴とする請求項１３に記載のＤＲＡＭシステム。１５．待ち時間を増加させる手段が、待ち時間の存続期間を示す情報を記憶する待ち時間レジスタと、待ち時間レジスタに記憶されている情報によって示される待ち時間に対応する存続期間になるように待ち時間を制御する制御手段とを備え、待ち時間レジスタに記憶されている情報を修正して待ち時間をプログラムすることができることを特徴とする請求項１３に記載のＤＲＡＭシステム。１６．待ち時間を増加させる手段が、書込みアクセス中に待つクロック・サイクル数をカウントするプログラム可能カウンタを備えていることを特徴とする請求項１３に記載のＤＲＡＭシステム。１７．待ち時間を増加させる手段が、所望の待ち時間を生じさせるために、書込みアクセスを行う制御信号の発行のタイミングを制御する制御手段を備えていることを特徴とする請求項１３に記載のＤＲＡＭシステム。１８．システムが、同一信号線を使用する複数のＤＲＡＭを備え、複数のＤＲＡＭ間でのアクセスを多重化して信号線の使用効率を最大限にしたことを特徴とする請求項１に記載のＤＲＡＭシステム。１９．ＤＲＡＭが複数のアレイを備え、各アレイがそれに付随する列増幅器の組を有し、アレイ間でアクセスが多重化されて信号線の使用効率を最大限にしたことを特徴とする請求項１３に記載のＤＲＡＭシステム。２０．列アドレスをパイプライン化してパフォーマンスを向上させるように、第１の列アドレスが対応するデータの送信前に送信されることを特徴とする請求項１に記載のＤＲＡＭシステム。２１．第１の列アドレスが初期クロック・サイクル中に、行アドレスの送信に続いてデータ信号線で送信されることを特徴とする請求項２０に記載のＤＲＡＭシステム。２２．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、前記行アドレスがＤＲＡＭでデコードされて対応する行をセンスし、アレイ内の対応するワード線を選択し、前記ワード線が、列増幅器の内容をアレイに再記憶する再記憶動作がアレイの別の行についてセンス／プリチャージ動作を行う前に１回行われるパルス・ワード線であり、前記システムが、ダーティ・フラグが設定されているときには列増幅器に記憶されている情報がアレイの行に記憶されている情報と異なることを指定する、ダーティ・フラグと、アレイ内の次のワード線をセンスする前に列増幅器が置かれている状態を選択する手段とを備え、ダーティ・フラグが設定されており、前記手段が列増幅器をダーティ状態にすることを示している場合には、アレイの別の行をセンスする直前に、列増幅器がメモリ・アレイに再記憶され、列増幅器がプリチャージされ、ダーティ・フラグが設定されており、前記手段が列増幅器をクリーン状態にすることを示している場合には、現在行に対知る読取り／書込み動作が完了した後で列増幅器がメモリ・アレイに再記憶され、アレイの別の行をセンスする直前に列増幅器がプリチャージされ、ダーティ・フラグが設定されており、前記手段が列増幅器をプリチャージ状態にすることを示している場合には、現在行に対する読取り／書込み動作が完了した後で列増幅器が現在行に再記憶され、列増幅器がプリチャージされ、ダーティ・フラグが設定されておらず、前記手段が列増幅器をプリチャージ状態にすることを示している場合には、現在行に対する読取り／書込み動作が完了した後で列増幅器がプリチャージされるようになっており、行へのアクセスが完了した時点で列増幅器がダーティ状態、クリーン状態、またはプリチャージ状態になっていることができることを特徴とする、ＤＲＡＭシステム。２３．書込みアクセス中に生ずる待ち時間を読取りアクセス中に生ずる待ち時間と等しくなるように増加させる手段と、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブさせてデータ信号線で情報を伝送する手段とをさらに備えた、請求項１に記載のＤＲＡＭシステム。２４．待ち時間を増加させる手段がプログラム可能であることを特徴とする請求項２３に記載のＤＲＡＭシステム。２５．待ち時間を増加させる手段が、待ち時間の存続期間を示す情報を記憶する待ち時間レジスタと、待ち時間レジスタに記憶されている情報によって示された待ち時間に対応する存続期間になるように待ち時間を制御する制御手段とを備え、待ち時間レジスタに記憶された情報を修正して待ち時間をプログラムすることができることを特徴とする請求項２４に記載のＤＲＡＭシステム。２６．待ち時間を増加させる手段が、書込みアクセス中に待つクロック・サイクル数をカウントするプログラム可能カウンタを備えていることを特徴とする請求項２５に記載のＤＲＡＭシステム。２７．待ち時間を増加させる手段が、所望の待ち時間を生じさせるために、書込みアクセスを行うための制御信号の発行のタイミングを制御する制御手段を備えていることを特徴とする請求項２５に記載のＤＲＡＭシステム。２８．行アドレスおよび列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイと、アドレス情報および制御情報を受信するアレイ・アドレス／制御手段と、アレイに書込みデータを受信し、アレイから読み取られたデータを送信するためのデータ入出力手段とを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）システムにおいて、ＤＲＡＭと装置との間でアドレス、制御、およびデータを伝送する方法であって、前記方法が、複数のバス信号線でアドレス情報、制御情報、およびデータを伝送するステップを含み、列アドレス情報を少ない待ち時間で伝送するために使用する列アドレス線の数を以下の等式従って決定し、ｃａｐ＝上限（ｃａ／ｆ）上式において、ｃａｐは各クロック・サイクル（ｔ_clockcycle）で受信する列アドレス・ビット数を表し、上限は引き数以上の整数を返す関数を表し、ｃａは各読取り／書込みサイクル（ｔ_Read/Write）で使用される列アドレス・ビット数を表し、ｆはｒｗ／ｔｒに等しく、ｔｒは各クロック・サイクル中にＤＲＡＭとの間で送信または受信されるビット数を表し、ｔ_Read/Write＝ｆ＊ｔ_clockcycleである、信号線数を減らすことによって最小限の信号線数を使用して列アドレスを送信し、ＤＲＡＭの信号線と入出力ピンのデータ伝送率がほぼ等しくなるようにして、信号線の使用効率を最大限にしたことを特徴とする方法。２９．行アドレス情報を列アドレス情報と列アドレス線で多重化して行アドレス信号線をなくすステップをさらに含む、請求項２８に記載の方法。３０．行アドレス情報をデータ信号線で伝送されるデータと多重化して行アドレス信号線をなくすステップをさらに含む、請求項２８に記載の方法。３１．行アドレス情報と、センス、再記憶、読取り、書込み動作を行うかどうかを示す制御情報と、データとを、同じ信号線の組で多重化して、別個の信号線の不要にするステップと、選択信号線で少なくとも１つの選択信号を出して、多重化された情報が制御情報であるかデータであるかを示すステップとをさらに含む、請求項２８に記載の方法。３２．少なくとも１つの選択信号を出すステップが、複数のクロック信号で複数の選択情報を出すステップを含むことを特徴とする請求項３１に記載の方法。３３．少なくとも１つの初期クロック・サイクル中に行アドレスが伝送されることを特徴とする請求項３１に記載の方法。３４．ＤＲＡＭがデータを受信または送信する前に、データのセンス、再記憶、読取り、または書込みを行う制御信号が信号線の組に多重化されることを特徴とする請求項３１に記載の方法。３５．ＤＲＡＭの状態を判断するステップと、ＤＲＡＭの状態および所定のプロトコルに従った選択信号線上の信号に従って、信号線の組で多重化された情報のタイプを識別するステップとをさらに含む、請求項３１に記載の方法。３６．前記ブロック伝送がｆ＊ｔｒビットの倍数のデータ・ブロック・サイズ単位で行われ、前記選択情報が最大２^f個のコマンドをさらに識別することを特徴とする請求項３２に記載の方法。３７．前記選択情報によって、ブロック伝送を終了するコマンドを識別することを特徴とする請求項３６に記載の方法。３８．書込みアクセス中に生ずる待ち時間を、読取りアクセス中に生ずる待ち時間と等しくなるように増加させるステップと、各クロック・サイクルを利用するように読取りアクセスと書込みアクセスをインターリーブさせてデータ信号線で情報を伝送するステップとをさらに含む、請求項２８に記載の方法。３９．待ち時間を増加させるステップが、待ち時間の存続期間を示す所定の値になるように待ち時間をプログラミングするステップをさらに含むことを特徴とする請求項３８に記載の方法。４０．待ち時間をプログラミングするステップが、待ち時間の存続期間を示す情報を待ち時間レジスタに記憶するステップと、待ち時間レジスタに記憶されている情報によって示された待ち時間に対応する存続期間になるように待ち時間を制御するステップとを含み、待ち時間レジスタに記憶されている情報を修正して待ち時間をプログラムすることができることを特徴とする請求項３９に記載の方法。４１．待ち時間をプログラミングするステップが、書込みアクセス中に待つクロック・サイクル数をカウントするステップを含むことを特徴とする請求項３９に記載の方法。４２．待ち時間をプログラミングするステップが、所望の待ち時間を生じさせるために書込みアクセスを行うための制御信号の発行のタイミングを制御するステップを含むことを特徴とする請求項３９に記載の方法。４３．列アドレスをパイプライン化してパフォーマンスを向上させるように、対応するデータを送信する前に第１の列アドレスを送信するステップをさらに含むことを特徴とする請求項２８に記載の方法。４４．初期クロック・サイクル中にデータ信号線で行アドレスの送信に続いて第１の列アドレスが送信されることを特徴とする請求項４３に記載の方法。４５．行アドレスと列アドレスに従ってアクセスされる少なくとも１つのＤＲＡＭアレイを備えたダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）において、前記行アドレスがＤＲＡＭでデコードされて対応する行をセンスし、アレイ内の対応するワード線を選択し、前記ワード線が、列増幅器の内容をアレイに再記憶する再記憶動作がアレイの別の行についてセンス／プリチャージ動作を行う前に１回行われるパルス・ワード線であり、ダーティ・フラグが設定されているときには列増幅器内に記憶されている情報がアレイの行に記憶されている情報とは異なることを指定するダーティ・フラグを提供するステップと、アレイ内の次のワード線をセンスする前に列増幅器が置かれる状態を選択するステップとを含むアクセス方法であって、ダーティ・フラグが設定されていて、選択された状態が列増幅器をダーティ状態にすることを示している場合には、アレイの別の行をセンスする直前に、列増幅器をメモリ・アレイに再記憶し、列増幅器をプリチャージし、ダーティ・フラグが設定されていて、選択された状態が列増幅器をクリーン状態にすることを示している場合には、現在行に対する読取り／書込み動作が完了した後で列増幅器をメモリ・アレイに再記憶し、アレイの別の行をセンスする直前に列増幅器をプリチャージし、ダーティ・フラグが設定されていて、選択された状態が列増幅器をプリチャージ状態にすることを示している場合には、現在行に対する読取り／書込み動作が完了した後で列増幅器を現在行に再記憶し、列増幅器をプリチャージし、ダーティ・フラグが設定されておらず、選択された状態が列増幅器をプリチャージ状態にすることを示している場合には、現在行に対する読取り／書込み動作が完了した後で列増幅器をプリチャージするようになっており、行へのアクセスが完了した時点で列増幅器がダーティ状態、クリーン状態、またはプリチャージ状態になっていることができることを特徴とするアクセス方法。