JPH04230544A - ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置 - Google Patents
ダイナミックメモリシステムのタイミングを動的に設定するデータ処理装置Info
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- JPH04230544A JPH04230544A JP3165264A JP16526491A JPH04230544A JP H04230544 A JPH04230544 A JP H04230544A JP 3165264 A JP3165264 A JP 3165264A JP 16526491 A JP16526491 A JP 16526491A JP H04230544 A JPH04230544 A JP H04230544A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、データ処理の分野に
関し、特に、複数の異なるタイプのダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）モジュールを使用するこ
とができるメモリのタイミングを動的に設定するための
装置に関するものである。
関し、特に、複数の異なるタイプのダイナミックランダ
ムアクセスメモリ（ＤＲＡＭ）モジュールを使用するこ
とができるメモリのタイミングを動的に設定するための
装置に関するものである。
【０００２】
【従来の技術】現在、パーソナルコンピュータのような
データ処理システムは、ＤＲＡＭモジュールから構成さ
れる複数のメモリモジュールを有するシステムメモリを
含んでいる。このようなモジュールの共通の形態は、複
数のＤＲＡＭチップが１つのパッケージに集積化される
シングルインラインメモリモジュール（ＳＩＭＭ）であ
る。多くのパーソナルコンピュータは、ＳＩＭＭがプラ
グ装着できる複数のソケットを持つように構成される。 多くの場合、このソケットは最初ふさがれていないが、
ユーザの要求が増加するのに伴い、付属ＳＩＭＭが付加
される。
データ処理システムは、ＤＲＡＭモジュールから構成さ
れる複数のメモリモジュールを有するシステムメモリを
含んでいる。このようなモジュールの共通の形態は、複
数のＤＲＡＭチップが１つのパッケージに集積化される
シングルインラインメモリモジュール（ＳＩＭＭ）であ
る。多くのパーソナルコンピュータは、ＳＩＭＭがプラ
グ装着できる複数のソケットを持つように構成される。 多くの場合、このソケットは最初ふさがれていないが、
ユーザの要求が増加するのに伴い、付属ＳＩＭＭが付加
される。
【０００３】各モジュールは、メモリ容量、速度、メモ
リアドレス機構、或いは行列の比等のような、多くの要
素により特徴づけられる。メモリモジュールはまた、モ
ジュールのタイミング要求に従って、正確にタイミング
がとられるように提示するためのタイミング又はコント
ロール信号を要求する。このようなタイミング要求は、
パルス幅、遷移時間、ホールド時間、プリチャージ時間
等を含んでいる。ＤＲＡＭと関連して多くの異なる時間
があるが、その速度は、通常、ＲＡＳの立ち下がりエッ
ジからのデータアクセス時間で表される。ＤＲＡＭは、
メモリ機能のタイプに依存して、予め規定されたシーケ
ンスで、異なる動作信号を印加することにより、アクセ
スされる。典型的なＤＲＡＭは、ライトイネーブル（Ｗ
Ｅ＃）、データ入出力、多重化行列アドレス、行アドレ
スストローブ（ＲＡＳ）、及び列アドレスストローブ（
ＣＡＳ）のような信号を受信するための端子を有してい
る。
リアドレス機構、或いは行列の比等のような、多くの要
素により特徴づけられる。メモリモジュールはまた、モ
ジュールのタイミング要求に従って、正確にタイミング
がとられるように提示するためのタイミング又はコント
ロール信号を要求する。このようなタイミング要求は、
パルス幅、遷移時間、ホールド時間、プリチャージ時間
等を含んでいる。ＤＲＡＭと関連して多くの異なる時間
があるが、その速度は、通常、ＲＡＳの立ち下がりエッ
ジからのデータアクセス時間で表される。ＤＲＡＭは、
メモリ機能のタイプに依存して、予め規定されたシーケ
ンスで、異なる動作信号を印加することにより、アクセ
スされる。典型的なＤＲＡＭは、ライトイネーブル（Ｗ
Ｅ＃）、データ入出力、多重化行列アドレス、行アドレ
スストローブ（ＲＡＳ）、及び列アドレスストローブ（
ＣＡＳ）のような信号を受信するための端子を有してい
る。
【０００４】データ処理システムでは、メモリへのアク
セスはメモリコントローラにより制御される。メモリコ
ントローラは、典型的には、特別なタイプのメモリをサ
ポートし、システムクロック又はマイクロプロセッサの
速度により決定される特定な速度で実行されるように設
計されている。メモリコントローラハードウェアは、異
なる速度のＤＲＡＭのタイミング要求に適応するように
設計しなければならない。更に、メモリコントローラの
動作周波数が増加されると、もし、ＤＲＡＭのタイミン
グ要求がかなえられなくなるようなら、ハードウェアを
変更しなければならない。
セスはメモリコントローラにより制御される。メモリコ
ントローラは、典型的には、特別なタイプのメモリをサ
ポートし、システムクロック又はマイクロプロセッサの
速度により決定される特定な速度で実行されるように設
計されている。メモリコントローラハードウェアは、異
なる速度のＤＲＡＭのタイミング要求に適応するように
設計しなければならない。更に、メモリコントローラの
動作周波数が増加されると、もし、ＤＲＡＭのタイミン
グ要求がかなえられなくなるようなら、ハードウェアを
変更しなければならない。
【０００５】所定のシステムがメモリモジュールを付加
する余裕がある場合、このようなモジュールは、一般に
オリジナルモジュールと同一速度或いはそれ以上の速度
で実行しなければならない。関連するメモリコントロー
ラは、このオリジナルモジュールのために設計されてい
る。より高速なモジュールが付加される場合、システム
はより遅い設計速度で実行されるので、より高速のモジ
ュールの速度が利用されることができない。
する余裕がある場合、このようなモジュールは、一般に
オリジナルモジュールと同一速度或いはそれ以上の速度
で実行しなければならない。関連するメモリコントロー
ラは、このオリジナルモジュールのために設計されてい
る。より高速なモジュールが付加される場合、システム
はより遅い設計速度で実行されるので、より高速のモジ
ュールの速度が利用されることができない。
【０００６】この発明が適用できる典型的なデータ処理
システムは、マイクロプロセッサチップ、複数のＳＩＭ
Ｍを有するメモリ、メモリコントローラ、ダイレクトメ
モリアクセス（ＤＭＡ）コントローラ、拡張バス、及び
Ｉ／Ｏ装置とを含んでいる。マイクロプロセッサは、周
知のインテル８０３８６及び８０４８６マイクロプロセ
ッサのようなファミリで、８０３８６の場合２５ＭＨｚ
や３３ＭＨｚのような使用可能速度の１つで動作するよ
うに選択されることができる。ＳＩＭＭタイプは、異な
るサイズ及びアドレス機構を用いて、３０ｎｓ〜１００
ｎｓとすることができる。プロセッサ及びＳＩＭＭをこ
のように選定することにより、システム設計者或いはユ
ーザは、与えられたシステムを、多種様々なニーズやア
プリケーションに指向することができる。
システムは、マイクロプロセッサチップ、複数のＳＩＭ
Ｍを有するメモリ、メモリコントローラ、ダイレクトメ
モリアクセス（ＤＭＡ）コントローラ、拡張バス、及び
Ｉ／Ｏ装置とを含んでいる。マイクロプロセッサは、周
知のインテル８０３８６及び８０４８６マイクロプロセ
ッサのようなファミリで、８０３８６の場合２５ＭＨｚ
や３３ＭＨｚのような使用可能速度の１つで動作するよ
うに選択されることができる。ＳＩＭＭタイプは、異な
るサイズ及びアドレス機構を用いて、３０ｎｓ〜１００
ｎｓとすることができる。プロセッサ及びＳＩＭＭをこ
のように選定することにより、システム設計者或いはユ
ーザは、与えられたシステムを、多種様々なニーズやア
プリケーションに指向することができる。
【０００７】
【発明が解決しようとする課題】異なるタイプのメモリ
モジュールを制御するために、異なる速度で動作するメ
モリコントローラを設計することが問題となる。
モジュールを制御するために、異なる速度で動作するメ
モリコントローラを設計することが問題となる。
【０００８】したがって、この発明の目的は、サイズ、
メモリ機構、及びタイミング要求が異なる複数のメモリ
モジュールを含むことができるメモリへのアクセスを動
的に制御するための方法及び装置を提供することにある
。
メモリ機構、及びタイミング要求が異なる複数のメモリ
モジュールを含むことができるメモリへのアクセスを動
的に制御するための方法及び装置を提供することにある
。
【０００９】他の目的は、異なるタイミング要求を有す
るメモリモジュールへのアクセスを制御するために、異
なるクロック速度で動作可能なメモリコントローラを提
供することにある。
るメモリモジュールへのアクセスを制御するために、異
なるクロック速度で動作可能なメモリコントローラを提
供することにある。
【００１０】また、他の目的は、異なるタイミング要求
を有するメモリモジュールに異なるタイミング信号を発
生することができるメモリコントローラを提供すること
にある。
を有するメモリモジュールに異なるタイミング信号を発
生することができるメモリコントローラを提供すること
にある。
【００１１】更に他の目的は、メモリコントローラがメ
モリモジュールの異なるタイミング要求に適応するよう
に発生された制御信号を動的に変化させる複数の異なる
メモリモジュールを有するメモリへのアクセスを制御す
るためのメモリコントローラを提供することにある。
モリモジュールの異なるタイミング要求に適応するよう
に発生された制御信号を動的に変化させる複数の異なる
メモリモジュールを有するメモリへのアクセスを制御す
るためのメモリコントローラを提供することにある。
【００１２】また、更に他の目的は、異なる幅のタイミ
ング信号を発生することができるメモリコントローラを
提供し、メモリモジュールがアクセスされる毎に適当な
信号を選択することにある。
ング信号を発生することができるメモリコントローラを
提供し、メモリモジュールがアクセスされる毎に適当な
信号を選択することにある。
【００１３】他の目的は、異なる速度で動作可能な異な
るメモリモジュールを使用することができ、メモリコン
トローラは、システムの性能を最適化するために、異な
るメモリモジュールのタイミング要求に従って、そのタ
イミング信号を動的に設定されるようにされることがで
きるデータ処理システムを提供することにある。
るメモリモジュールを使用することができ、メモリコン
トローラは、システムの性能を最適化するために、異な
るメモリモジュールのタイミング要求に従って、そのタ
イミング信号を動的に設定されるようにされることがで
きるデータ処理システムを提供することにある。
【００１４】他の目的は、メモリは異なるＤＲＡＭを使
用することができ、そして、プログラム可能なメモリコ
ントローラは、このようなタイミング要求を満足するの
に必要なクロックサイクル数によって各ＤＲＡＭのタイ
ミング要求を記憶し、上記メモリコントローラは、ＤＲ
ＡＭがアクセスされる毎に、記憶情報に従ってタイミン
グ信号を動的に発生するように動作可能であるシステム
を提供することにある。
用することができ、そして、プログラム可能なメモリコ
ントローラは、このようなタイミング要求を満足するの
に必要なクロックサイクル数によって各ＤＲＡＭのタイ
ミング要求を記憶し、上記メモリコントローラは、ＤＲ
ＡＭがアクセスされる毎に、記憶情報に従ってタイミン
グ信号を動的に発生するように動作可能であるシステム
を提供することにある。
【００１５】
【課題を解決するための手段】上述及び他の目的、利点
は、簡単には、少なくともプロセッサと、メモリコント
ローラと、複数のメモリモジュールを含むメモリとを有
するデータ処理装置を提供することにより達成される。 プログラム可能な記憶装置は、モジュールのタイミング
要求を規定する情報を含む。各モジュールがアクセスさ
れる毎に、このような記憶装置の情報は、アクセスされ
る特定のモジュールのタイミング要求に従って制御信号
を発生するためにメモリコントローラを動的に設定する
ように使用される。
は、簡単には、少なくともプロセッサと、メモリコント
ローラと、複数のメモリモジュールを含むメモリとを有
するデータ処理装置を提供することにより達成される。 プログラム可能な記憶装置は、モジュールのタイミング
要求を規定する情報を含む。各モジュールがアクセスさ
れる毎に、このような記憶装置の情報は、アクセスされ
る特定のモジュールのタイミング要求に従って制御信号
を発生するためにメモリコントローラを動的に設定する
ように使用される。
【００１６】
【実施例】図面を参照しながら説明すると、先ず図１に
示されるデータ処理システムは、マイクロプロセッサ１
０、メモリコントローラ１２、複数のＳＩＭＭ１６−１
〜１６−ｎを有するメモリ１４、バスインターフェース
１８、基本入出力オペレーティングシステム（ＢＩＯＳ
）を記憶するためのリードオンリーメモリ（ＲＯＭ）２
０、セットアップ及び構成情報を記憶するための不揮発
性ＲＡＭ（ＮＶＲＡＭ）２２、ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ２４、複数の拡張ソケット２
７−１〜２７−ｎに接続される拡張バス２６、及び拡張
ソケット２７−１に接続されるバスマスタ２８を有する
。コントローラ１２は、ＣＰＵバス３０及びシステムバ
ス３２に接続されるデュアルポートコントローラである
。データバス３０Ｄはマイクロプロセッサ１０とバッフ
ァ３４間に接続され、データバス３２Ｄはバスインター
フェース１８とバッファ３５間に接続される。バッファ
３４及び３５は、メモリバス３６のデータバス３６Ｄに
より、メモリ１４に接続される。バス２６、３０、３２
及び３６のアドレスバス、コントロールバス、及びデー
タバスには、それぞれ、サフィックスＡ、Ｃ、及びＤが
使用される。
示されるデータ処理システムは、マイクロプロセッサ１
０、メモリコントローラ１２、複数のＳＩＭＭ１６−１
〜１６−ｎを有するメモリ１４、バスインターフェース
１８、基本入出力オペレーティングシステム（ＢＩＯＳ
）を記憶するためのリードオンリーメモリ（ＲＯＭ）２
０、セットアップ及び構成情報を記憶するための不揮発
性ＲＡＭ（ＮＶＲＡＭ）２２、ダイレクトメモリアクセ
ス（ＤＭＡ）コントローラ２４、複数の拡張ソケット２
７−１〜２７−ｎに接続される拡張バス２６、及び拡張
ソケット２７−１に接続されるバスマスタ２８を有する
。コントローラ１２は、ＣＰＵバス３０及びシステムバ
ス３２に接続されるデュアルポートコントローラである
。データバス３０Ｄはマイクロプロセッサ１０とバッフ
ァ３４間に接続され、データバス３２Ｄはバスインター
フェース１８とバッファ３５間に接続される。バッファ
３４及び３５は、メモリバス３６のデータバス３６Ｄに
より、メモリ１４に接続される。バス２６、３０、３２
及び３６のアドレスバス、コントロールバス、及びデー
タバスには、それぞれ、サフィックスＡ、Ｃ、及びＤが
使用される。
【００１７】コントローラ１２及び後述の動作の詳細を
除いて、このシステムは周知の原理に従って構成され、
商用の装置を使用しているので、この発明を理解するた
めに必要でない更なる詳細は省略する。データ処理シス
テムに共通に含まれる多くのサポートや他の装置は、説
明を簡単化するために、省略されている。
除いて、このシステムは周知の原理に従って構成され、
商用の装置を使用しているので、この発明を理解するた
めに必要でない更なる詳細は省略する。データ処理シス
テムに共通に含まれる多くのサポートや他の装置は、説
明を簡単化するために、省略されている。
【００１８】前述のシステムでは、メモリ１４は、マイ
クロプロセッサ１０、ＤＭＡコントローラ２４、或いは
バスマスタ２８によりアクセスされることができる。こ
のようなメモリアクセスは各装置で類似しているので、
以下の説明はマイクロプロセッサ１０がどのようにして
メモリ１４にアクセスするかを示すのに限定される。い
かに他の装置が同様にメモリをアクセスするかは当業者
に明らかである。更に、多くの異なるメモリ構成はある
が、本発明を説明するため、メモリ１４は、最大容量８
の、３２ビット幅ＳＩＭＭで、各ＳＩＭＭは１或いは２
つのバンクを有し、各バンクは１或いは４Ｍバイトの容
量を有し、３０〜１００ｎｓのＲＡＳ速度で動作可能で
あることが認められる。
クロプロセッサ１０、ＤＭＡコントローラ２４、或いは
バスマスタ２８によりアクセスされることができる。こ
のようなメモリアクセスは各装置で類似しているので、
以下の説明はマイクロプロセッサ１０がどのようにして
メモリ１４にアクセスするかを示すのに限定される。い
かに他の装置が同様にメモリをアクセスするかは当業者
に明らかである。更に、多くの異なるメモリ構成はある
が、本発明を説明するため、メモリ１４は、最大容量８
の、３２ビット幅ＳＩＭＭで、各ＳＩＭＭは１或いは２
つのバンクを有し、各バンクは１或いは４Ｍバイトの容
量を有し、３０〜１００ｎｓのＲＡＳ速度で動作可能で
あることが認められる。
【００１９】この発明を更に説明する前に、例示的なＳ
ＩＭＭの一般動作を再考することは有用である。図６及
び図７に示すように、ＳＩＭＭは、行アドレスストロー
ブ（ＲＡＳ）信号を受信するためのライン５２、列アド
レスストローブ（ＣＡＳ）信号（ＣＡＳ３：０）を受信
するための４つのライン５４、ライトイネーブル（ＷＥ
＃）信号を受信するためのライン５６、及び多重化行ア
ドレス及び列アドレス信号を受信するための複数のライ
ン５８を有する複数の入力ラインを有している。複数の
ライン６０は、ＳＩＭＭに及びＳＩＭＭからデータの送
信を行うための入力ライン及び出力ラインの双方として
働く。電源ライン６１は、ＳＩＭＭを動作させるように
電源を供給する。
ＩＭＭの一般動作を再考することは有用である。図６及
び図７に示すように、ＳＩＭＭは、行アドレスストロー
ブ（ＲＡＳ）信号を受信するためのライン５２、列アド
レスストローブ（ＣＡＳ）信号（ＣＡＳ３：０）を受信
するための４つのライン５４、ライトイネーブル（ＷＥ
＃）信号を受信するためのライン５６、及び多重化行ア
ドレス及び列アドレス信号を受信するための複数のライ
ン５８を有する複数の入力ラインを有している。複数の
ライン６０は、ＳＩＭＭに及びＳＩＭＭからデータの送
信を行うための入力ライン及び出力ラインの双方として
働く。電源ライン６１は、ＳＩＭＭを動作させるように
電源を供給する。
【００２０】ＳＩＭＭの動作は、周期的である。サイク
ルの開始で、ＷＥ＃信号は読み出し動作又は書き込み動
作のいずれかを設定する。ＲＡＳ信号は、ＳＩＭＭサイ
クルを始動させるために時点Ｔ０で印加される。それに
よって、ＳＩＭＭは内部的に行アドレスをプリチャージ
する。ＲＡＳプリチャージ時を規定する周期Ｐ１の間こ
の信号は継続する。時点Ｔ１で、行アドレス信号が有効
になり、その後、時点Ｔ２で、ＳＩＭＭに行アドレスが
有効であることを指示しているストローブを規定するた
めにＲＡＳが下がる。行アドレスは、行アドレスから列
アドレスへの遷移の開始後、周期Ｐ２間有効に保持され
、この遷移時間は、ＭＵＸ７６が有効な行アドレス信号
から有効な列アドレス信号にいかに高速に切換えること
ができるかに左右される。各ＣＡＳ信号は、時点Ｔ４で
立ち下がり或いはストローブし、その後、周期Ｐ３で列
アドレス線が有効に保持され、これにより、ＳＩＭＭで
このようなアドレスが使えるようになる。読み出しアク
セス中、ＣＡＳストローブが生じた時から周期Ｐ４の経
過後、ＳＩＭＭからのデータは有効データとして出力さ
れる。書き込み動作中、時点Ｔ４でのＣＡＳストローブ
信号のすぐ前にデータセットアップ周期Ｐ９を与えるた
めに、ＳＩＭＭに書き込まれたデータは、時点Ｔ５で有
効でなければならない。データインは、周期Ｐ５の間有
効に保持され、それによりＳＩＭＭにデータを読み出す
ことができる。ＲＡＳは、ＳＩＭＭのＲＡＳアクセスで
ある少なくとも周期Ｐ６間立ち下げたままにする。例え
ば、７０ｎｓのＳＩＭＭでは、ＲＡＳアクセスとして知
られている周期Ｐ６は、７０ｎｓである。ＲＡＳの立ち
下がりエッジとＣＡＳの立ち下がりエッジ間の周期Ｐ７
は、ＲＡＳからＣＡＳへのタイミングとして知られてい
る。
ルの開始で、ＷＥ＃信号は読み出し動作又は書き込み動
作のいずれかを設定する。ＲＡＳ信号は、ＳＩＭＭサイ
クルを始動させるために時点Ｔ０で印加される。それに
よって、ＳＩＭＭは内部的に行アドレスをプリチャージ
する。ＲＡＳプリチャージ時を規定する周期Ｐ１の間こ
の信号は継続する。時点Ｔ１で、行アドレス信号が有効
になり、その後、時点Ｔ２で、ＳＩＭＭに行アドレスが
有効であることを指示しているストローブを規定するた
めにＲＡＳが下がる。行アドレスは、行アドレスから列
アドレスへの遷移の開始後、周期Ｐ２間有効に保持され
、この遷移時間は、ＭＵＸ７６が有効な行アドレス信号
から有効な列アドレス信号にいかに高速に切換えること
ができるかに左右される。各ＣＡＳ信号は、時点Ｔ４で
立ち下がり或いはストローブし、その後、周期Ｐ３で列
アドレス線が有効に保持され、これにより、ＳＩＭＭで
このようなアドレスが使えるようになる。読み出しアク
セス中、ＣＡＳストローブが生じた時から周期Ｐ４の経
過後、ＳＩＭＭからのデータは有効データとして出力さ
れる。書き込み動作中、時点Ｔ４でのＣＡＳストローブ
信号のすぐ前にデータセットアップ周期Ｐ９を与えるた
めに、ＳＩＭＭに書き込まれたデータは、時点Ｔ５で有
効でなければならない。データインは、周期Ｐ５の間有
効に保持され、それによりＳＩＭＭにデータを読み出す
ことができる。ＲＡＳは、ＳＩＭＭのＲＡＳアクセスで
ある少なくとも周期Ｐ６間立ち下げたままにする。例え
ば、７０ｎｓのＳＩＭＭでは、ＲＡＳアクセスとして知
られている周期Ｐ６は、７０ｎｓである。ＲＡＳの立ち
下がりエッジとＣＡＳの立ち下がりエッジ間の周期Ｐ７
は、ＲＡＳからＣＡＳへのタイミングとして知られてい
る。
【００２１】与えられたＳＩＭＭに関連する多くのタイ
ミング要求がある一方、この発明では、以下の理由によ
り、それぞれ、ＲＡＳプリチャージ時間、ＲＡＳからＣ
ＡＳへの時間、及びＣＡＳパルス幅をそれぞれ規定する
周期Ｐ１、Ｐ７、及びＰ８をカバーする３つの信号が重
要である。与えられたＳＩＭＭのタイミング要求は、最
小周期を特定し、それは、ＳＩＭＭが適切な動作をする
ために続行されなければならない。タイミング及び制御
信号は、システムクロック速度で動作するメモリコント
ローラ１２により供給される。メモリコントローラ１２
は、少なくともメモリモジュールの最小タイミング要求
を達成或いは満足するように、システム速度に比例して
メモリモジュールを動作させる信号を形成する。より詳
細には、コントローラ１２は、ＳＩＭＭの動作のための
信号を形成するために、システムクロックにより供給さ
れるクロックサイクルを使用する。この形成された信号
は、このようなＳＩＭＭの場合最小のタイミング要求を
満足するためにクロック周期の全部である。明らかに、
このように形成された信号は、最小要求より長くなるが
、決して短くはならない。適当なクロックサイクル数に
従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへ
の時間、及びＣＡＳパルス幅を設定することによって、
異なるＳＩＭＭの多数のタイミング要求が容易に満たさ
れることができる。
ミング要求がある一方、この発明では、以下の理由によ
り、それぞれ、ＲＡＳプリチャージ時間、ＲＡＳからＣ
ＡＳへの時間、及びＣＡＳパルス幅をそれぞれ規定する
周期Ｐ１、Ｐ７、及びＰ８をカバーする３つの信号が重
要である。与えられたＳＩＭＭのタイミング要求は、最
小周期を特定し、それは、ＳＩＭＭが適切な動作をする
ために続行されなければならない。タイミング及び制御
信号は、システムクロック速度で動作するメモリコント
ローラ１２により供給される。メモリコントローラ１２
は、少なくともメモリモジュールの最小タイミング要求
を達成或いは満足するように、システム速度に比例して
メモリモジュールを動作させる信号を形成する。より詳
細には、コントローラ１２は、ＳＩＭＭの動作のための
信号を形成するために、システムクロックにより供給さ
れるクロックサイクルを使用する。この形成された信号
は、このようなＳＩＭＭの場合最小のタイミング要求を
満足するためにクロック周期の全部である。明らかに、
このように形成された信号は、最小要求より長くなるが
、決して短くはならない。適当なクロックサイクル数に
従って、ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへ
の時間、及びＣＡＳパルス幅を設定することによって、
異なるＳＩＭＭの多数のタイミング要求が容易に満たさ
れることができる。
【００２２】マイクロプロセッサ１０は、好ましくは１
６ＭＨｚ、２０ＭＨｚ、２５ＭＨｚ或いは３３ＭＨｚの
速度で動作可能な８０３８６マイクロプロセッサ、又は
２５ＭＨｚ或いは３３ＭＨｚの速度で動作可能な８０４
８６マイクロプロセッサである。メモリコントローラ１
２は、所定のマイクロプロセッサ１０が動作する速度を
含む周波数範囲を通じて動作するように設計される。シ
ステムクロック（図示せず）の動作周波数は、メモリコ
ントローラを制御し、かつ、各クロックパルスの長さや
周期を決定する。上述のように、ＳＩＭＭ１６は、異な
るタイミングを有することができ、コントローラ１２は
、ＳＩＭＭを動作させるためにクロックパルスで測定さ
れた適切なパルス幅を有する信号を与えるようにプログ
ラムされる。このマイクロプロセッサをより高速動作を
させるように改良する場合のように、基本的な動作周波
数が変わる場合には、プログラムタイミングは、クロッ
クパルス幅の変化を補償するように変化されることがで
きる。
６ＭＨｚ、２０ＭＨｚ、２５ＭＨｚ或いは３３ＭＨｚの
速度で動作可能な８０３８６マイクロプロセッサ、又は
２５ＭＨｚ或いは３３ＭＨｚの速度で動作可能な８０４
８６マイクロプロセッサである。メモリコントローラ１
２は、所定のマイクロプロセッサ１０が動作する速度を
含む周波数範囲を通じて動作するように設計される。シ
ステムクロック（図示せず）の動作周波数は、メモリコ
ントローラを制御し、かつ、各クロックパルスの長さや
周期を決定する。上述のように、ＳＩＭＭ１６は、異な
るタイミングを有することができ、コントローラ１２は
、ＳＩＭＭを動作させるためにクロックパルスで測定さ
れた適切なパルス幅を有する信号を与えるようにプログ
ラムされる。このマイクロプロセッサをより高速動作を
させるように改良する場合のように、基本的な動作周波
数が変わる場合には、プログラムタイミングは、クロッ
クパルス幅の変化を補償するように変化されることがで
きる。
【００２３】メモリコントローラ１２は、図３〜図５を
参照するように（なお、図２に示すようにメモリコント
ローラ１２全体が図３〜図５に分断されて示されている
）、複数のＳＩＭＭ定義レジスタ（ＳＤＲ）４０−１〜
４０−ｎを備え、このシステムでは、各ＳＩＭＭに１つ
のレジスタがある。各ＳＤＲレジスタ４０は、以下の情
報を記憶するための８ビットのレジスタである。
参照するように（なお、図２に示すようにメモリコント
ローラ１２全体が図３〜図５に分断されて示されている
）、複数のＳＩＭＭ定義レジスタ（ＳＤＲ）４０−１〜
４０−ｎを備え、このシステムでは、各ＳＩＭＭに１つ
のレジスタがある。各ＳＤＲレジスタ４０は、以下の情
報を記憶するための８ビットのレジスタである。
【００２４】ビットＭＳ１，２−ＳＩＭＭ或いはメモリ
サイズ及びＲＡＳ及びＣＡＳアドレス構成、すなわち、
列アドレスビット及び行アドレスビット数００＝８×１
０ ０１＝９×９ １０＝１０×１０ １１＝予備 ビットＣＡＳ１，２−ＣＡＳパルス幅、すなわち、ＣＡ
Ｓがアクティブに保持されている時のクロックパルス数
或いはクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック ビットＲＴＣ１，２−ＲＡＳからＣＡＳへの、すなわち
、ページミスサイクル中のＲＡＳの立ち下がりエッジか
らＣＡＳの立ち下がりエッジまでのクロック数或いはペ
ージヒットサイクル中のサイクルの開始からＣＡＳの立
ち下がりエッジまでのクロック数 ００＝０クロック ０１＝１クロック １０＝２クロック １１＝予備 ビットＲＡＳ１，２−ＲＡＳプリチャージ、すなわち、
ページミスサイクル中ＲＡＳが非アクティブに保持され
ている時のクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック
サイズ及びＲＡＳ及びＣＡＳアドレス構成、すなわち、
列アドレスビット及び行アドレスビット数００＝８×１
０ ０１＝９×９ １０＝１０×１０ １１＝予備 ビットＣＡＳ１，２−ＣＡＳパルス幅、すなわち、ＣＡ
Ｓがアクティブに保持されている時のクロックパルス数
或いはクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック ビットＲＴＣ１，２−ＲＡＳからＣＡＳへの、すなわち
、ページミスサイクル中のＲＡＳの立ち下がりエッジか
らＣＡＳの立ち下がりエッジまでのクロック数或いはペ
ージヒットサイクル中のサイクルの開始からＣＡＳの立
ち下がりエッジまでのクロック数 ００＝０クロック ０１＝１クロック １０＝２クロック １１＝予備 ビットＲＡＳ１，２−ＲＡＳプリチャージ、すなわち、
ページミスサイクル中ＲＡＳが非アクティブに保持され
ている時のクロック数 ００＝１クロック ０１＝２クロック １０＝３クロック １１＝４クロック
【００２５】コントローラ１２はまた、複数のベースア
ドレスレジスタ（ＢＡＲ）４２−１〜４２−２ｎを含み
、関連するＳＩＭＭには各メモリバンクにこのようなレ
ジスタが１つある。各ＳＩＭＭは２つのバンクを有して
いるので、各ＳＩＭＭにそれぞれ２つのＢＡＲがある。 各ＢＡＲ４２は、対応するバンクのベース或いは開始ア
ドレスを記憶する８ビットレジスタである。
ドレスレジスタ（ＢＡＲ）４２−１〜４２−２ｎを含み
、関連するＳＩＭＭには各メモリバンクにこのようなレ
ジスタが１つある。各ＳＩＭＭは２つのバンクを有して
いるので、各ＳＩＭＭにそれぞれ２つのＢＡＲがある。 各ＢＡＲ４２は、対応するバンクのベース或いは開始ア
ドレスを記憶する８ビットレジスタである。
【００２６】コントローラ１２はまた、複数のＳＩＭＭ
選択回路４４−１〜４４−ｎを含み、各ＳＩＭＭに対し
て１つの選択回路４４がある。アドレスバス４６は、Ｃ
ＰＵバス３０Ａからのアドレスを受信し、このようなア
ドレスを選択回路４４に送信するように接続される。こ
のような回路はまた、関連するＢＡＲ４２からベースア
ドレスと関連するＳＤＲ４０からＳＩＭＭサイズビット
ＭＳ１，２を受信するように接続される。これに応答し
て、各回路４４は、アドレスが対応するＳＩＭＭの範囲
に対応しているかどうかを決定し、もしそうなら、この
ような回路４４は、論理回路４７にＳＩＭＭ選択信号を
出力する。もし、アドレスがこのような範囲内でなけれ
ば、このような信号は形成されない。メモリ１４がアク
セスされると、１つのＳＩＭＭ選択信号はアクティブで
ある。
選択回路４４−１〜４４−ｎを含み、各ＳＩＭＭに対し
て１つの選択回路４４がある。アドレスバス４６は、Ｃ
ＰＵバス３０Ａからのアドレスを受信し、このようなア
ドレスを選択回路４４に送信するように接続される。こ
のような回路はまた、関連するＢＡＲ４２からベースア
ドレスと関連するＳＤＲ４０からＳＩＭＭサイズビット
ＭＳ１，２を受信するように接続される。これに応答し
て、各回路４４は、アドレスが対応するＳＩＭＭの範囲
に対応しているかどうかを決定し、もしそうなら、この
ような回路４４は、論理回路４７にＳＩＭＭ選択信号を
出力する。もし、アドレスがこのような範囲内でなけれ
ば、このような信号は形成されない。メモリ１４がアク
セスされると、１つのＳＩＭＭ選択信号はアクティブで
ある。
【００２７】ラッチ４９は、バス４６及びコンパレータ
４８に接続される。ラッチ４９は最後のアクセスアドレ
スを記憶し、コンパレータ４８は両方の参照が同じペー
ジかどうかを調べるためにこのような古いアドレスと新
しいアドレスとを比較する。その比較がなされた後、新
しいアドレスが古いアドレスとしてラッチ４９に記憶さ
れる。コンパレータ４８の出力は、ページヒットサイク
ルが生じたことを示す信号である。ページは、所定の行
アドレスでアクセスされるバイト数として規定される。 したがって、コンパレータ４８は、古いアドレスの行ア
ドレスと新しいアドレスの行アドレスとが等しいかどう
かを判定する。
４８に接続される。ラッチ４９は最後のアクセスアドレ
スを記憶し、コンパレータ４８は両方の参照が同じペー
ジかどうかを調べるためにこのような古いアドレスと新
しいアドレスとを比較する。その比較がなされた後、新
しいアドレスが古いアドレスとしてラッチ４９に記憶さ
れる。コンパレータ４８の出力は、ページヒットサイク
ルが生じたことを示す信号である。ページは、所定の行
アドレスでアクセスされるバイト数として規定される。 したがって、コンパレータ４８は、古いアドレスの行ア
ドレスと新しいアドレスの行アドレスとが等しいかどう
かを判定する。
【００２８】論理回路４７は、各回路４４の入力から及
びページヒットコンパレータ４８からの入力を受信する
。論理回路４７は、ライン７０、７２、及び７４に３つ
の出力を生成する。コントローラ１２は、更に、アドレ
スマルチプレクサ（ＭＵＸ）７６、複数のｎ対１のＭＵ
Ｘ７７〜７９、及び論理回路４７からの出力信号を受信
するようにライン７０、７４、及び７２にそれぞれ接続
されるシーケンサ８０を含んでいる。ＭＵＸ７７は、各
ＳＤＲに接続され、かつ、そこからＲＡＳ１，２信号を
受信する。ＭＵＸ７８は、各ＳＤＲに接続され、かつ、
ＲＴＣ１，２信号を受信する。ＭＵＸ７９は、各ＳＤＲ
に接続され、かつ、そこからＣＡＳ１，２信号を受信す
る。ＭＵＸ７７〜７９はまた、ライン７４に接続される
制御入力及び論理回路４７からのＭＵＸ制御出力を有す
る。
びページヒットコンパレータ４８からの入力を受信する
。論理回路４７は、ライン７０、７２、及び７４に３つ
の出力を生成する。コントローラ１２は、更に、アドレ
スマルチプレクサ（ＭＵＸ）７６、複数のｎ対１のＭＵ
Ｘ７７〜７９、及び論理回路４７からの出力信号を受信
するようにライン７０、７４、及び７２にそれぞれ接続
されるシーケンサ８０を含んでいる。ＭＵＸ７７は、各
ＳＤＲに接続され、かつ、そこからＲＡＳ１，２信号を
受信する。ＭＵＸ７８は、各ＳＤＲに接続され、かつ、
ＲＴＣ１，２信号を受信する。ＭＵＸ７９は、各ＳＤＲ
に接続され、かつ、そこからＣＡＳ１，２信号を受信す
る。ＭＵＸ７７〜７９はまた、ライン７４に接続される
制御入力及び論理回路４７からのＭＵＸ制御出力を有す
る。
【００２９】ＳＩＭＭ選択回路４４からの出力の任意の
１つがアクティブルになると、論理回路４７は、下記の
ように出力信号を生成する。第１に、ＲＡＳ１，２、Ｒ
ＴＣ１，２、及びＣＡＳ１，２信号を選択されたＳＩＭ
Ｍに関連するＳＤＲからシーケンサ８０に渡すようにＭ
ＵＸをゲートするために、出力がライン７４上で生成さ
れる。このシーケンサは、このような信号を受信し、Ｒ
ＡＳ１，２、ＲＴＣ１，２及びＣＡＳ１，２で特定され
たクロックに従って、ＲＡＳプリチャージ、ＲＡＳから
ＣＡＳへの、及びＣＡＳパルス幅を発生するための３つ
のカウンタ（図示せず）を含んでいる。第２に、出力ペ
ージミス信号は、ライン７２上でアクティブで、シーケ
ンサ８０に入力され、ページミスサイクルを使用するメ
モリ１４のアクセスに進むためにイネーブル或いはゴー
信号として作用する。第３に、ＭＵＸ７６をイネーブル
してＳＩＭＭは、選択されたＳＩＭＭのメモリ構成ビッ
トＭＳ１，２及びメモリサイクルのタイプに従って、行
アドレス信号及び列アドレス信号を多重化するように選
択されるページミスを指示する制御信号がライン上に供
給される。ＭＵＸ７６は、バス４６上のアドレスから、
適切な行アドレスビット数及び選択されたＳＤＲ４０に
記憶された情報によって決定される列アドレスビット数
を抽出する。
１つがアクティブルになると、論理回路４７は、下記の
ように出力信号を生成する。第１に、ＲＡＳ１，２、Ｒ
ＴＣ１，２、及びＣＡＳ１，２信号を選択されたＳＩＭ
Ｍに関連するＳＤＲからシーケンサ８０に渡すようにＭ
ＵＸをゲートするために、出力がライン７４上で生成さ
れる。このシーケンサは、このような信号を受信し、Ｒ
ＡＳ１，２、ＲＴＣ１，２及びＣＡＳ１，２で特定され
たクロックに従って、ＲＡＳプリチャージ、ＲＡＳから
ＣＡＳへの、及びＣＡＳパルス幅を発生するための３つ
のカウンタ（図示せず）を含んでいる。第２に、出力ペ
ージミス信号は、ライン７２上でアクティブで、シーケ
ンサ８０に入力され、ページミスサイクルを使用するメ
モリ１４のアクセスに進むためにイネーブル或いはゴー
信号として作用する。第３に、ＭＵＸ７６をイネーブル
してＳＩＭＭは、選択されたＳＩＭＭのメモリ構成ビッ
トＭＳ１，２及びメモリサイクルのタイプに従って、行
アドレス信号及び列アドレス信号を多重化するように選
択されるページミスを指示する制御信号がライン上に供
給される。ＭＵＸ７６は、バス４６上のアドレスから、
適切な行アドレスビット数及び選択されたＳＤＲ４０に
記憶された情報によって決定される列アドレスビット数
を抽出する。
【００３０】コントローラ１２は、更に、リフレッシュ
タイミングを制御するための４ビットを記憶するリフレ
ッシュレジスタ９０を含んでいる。このビットは、リフ
レッシュプリチャージ幅を制御するためのＲＰ１，２、
リフレッシュパルス幅を制御するためのＲＰＷ１，２で
ある。リフレッシュ要求は、ＤＭＡにより制御される。 ４つのビットは、全てのＳＩＭＭを満足するように、よ
り悪い場合、ＳＩＭＭの要求を設定される。比較的にリ
フレッシュがまれであるため、これはシステムの複雑性
を減少し、システム性能を低下しない。
タイミングを制御するための４ビットを記憶するリフレ
ッシュレジスタ９０を含んでいる。このビットは、リフ
レッシュプリチャージ幅を制御するためのＲＰ１，２、
リフレッシュパルス幅を制御するためのＲＰＷ１，２で
ある。リフレッシュ要求は、ＤＭＡにより制御される。 ４つのビットは、全てのＳＩＭＭを満足するように、よ
り悪い場合、ＳＩＭＭの要求を設定される。比較的にリ
フレッシュがまれであるため、これはシステムの複雑性
を減少し、システム性能を低下しない。
【００３１】メモリコントローラレジスタＳＤＲ４０、
ＢＡＲ４２及びリフレッシュレジスタ９０は、Ｉ／Ｏポ
ートとしてアクセス可能で、下記の方法でプログラムさ
れる。データ処理システムがセットアップされ構成され
ると、この情報がセットアップディスクから読み出され
、及び／又はユーザにより入力され、不揮発性ＣＭＯＳ
ＲＡＭ２２に記憶される。その後、このシステムがパワ
ーオンされると、ＲＯＭ１８のＢＩＯＳはこの情報をメ
モリコントローラ１２のレジスタにコピーする。
ＢＡＲ４２及びリフレッシュレジスタ９０は、Ｉ／Ｏポ
ートとしてアクセス可能で、下記の方法でプログラムさ
れる。データ処理システムがセットアップされ構成され
ると、この情報がセットアップディスクから読み出され
、及び／又はユーザにより入力され、不揮発性ＣＭＯＳ
ＲＡＭ２２に記憶される。その後、このシステムがパワ
ーオンされると、ＲＯＭ１８のＢＩＯＳはこの情報をメ
モリコントローラ１２のレジスタにコピーする。
【００３２】コントローラ１２は、アクセス信号ＡＤＳ
＃、Ｍ／ＩＯ＃、Ｗ／Ｒ＃、Ｄ／Ｃ＃及びＣＬＫを受信
するように制御バス３０Ｃに接続される。このような信
号は、シーケンサ８０に入力される。バス３０Ａからの
信号ＭＢＥ＃（３：０）は、論理回路１００に入力され
る。このような信号は、後述されるように、メモリアク
セスを制御するためにマイクロプロセッサ１０の通常の
動作に従って与えられる。コントローラ８０は、出力ラ
イン９２、９４、９６及び９８に接続される。これらは
、それぞれ、論理回路１００、論理回路１０２、論理回
路１０２及びＭＵＸ７６に接続される。メモリバイトイ
ネーブル信号ＭＢＥ＃（３：０）と共にライン９２上の
出力ＣＡＳによって、論理回路１００は、ライン５４上
のＳＩＭＭに適切なＣＡＳ選択信号を印加される。ライ
ン９４及び９６上の出力信号は、各ＳＩＭＭに対してラ
イン５２上のＲＡＳ選択信号を制御する。ライン９８上
の出力信号は、ＲＡＳアドレス及びＣＡＳアドレスがい
つ送信するかをＭＵＸ７６に示すタイミング信号である
。
＃、Ｍ／ＩＯ＃、Ｗ／Ｒ＃、Ｄ／Ｃ＃及びＣＬＫを受信
するように制御バス３０Ｃに接続される。このような信
号は、シーケンサ８０に入力される。バス３０Ａからの
信号ＭＢＥ＃（３：０）は、論理回路１００に入力され
る。このような信号は、後述されるように、メモリアク
セスを制御するためにマイクロプロセッサ１０の通常の
動作に従って与えられる。コントローラ８０は、出力ラ
イン９２、９４、９６及び９８に接続される。これらは
、それぞれ、論理回路１００、論理回路１０２、論理回
路１０２及びＭＵＸ７６に接続される。メモリバイトイ
ネーブル信号ＭＢＥ＃（３：０）と共にライン９２上の
出力ＣＡＳによって、論理回路１００は、ライン５４上
のＳＩＭＭに適切なＣＡＳ選択信号を印加される。ライ
ン９４及び９６上の出力信号は、各ＳＩＭＭに対してラ
イン５２上のＲＡＳ選択信号を制御する。ライン９８上
の出力信号は、ＲＡＳアドレス及びＣＡＳアドレスがい
つ送信するかをＭＵＸ７６に示すタイミング信号である
。
【００３３】この発明の装置及び方法のより詳細は、状
態遷移図及びタイミング図に関する下記の動作説明から
明らかになる。図８は、ページミスサイクル中に生じる
タイミング信号を示し、図９は、ページヒットサイクル
中の対応する信号を示している。なお、図８及び図９中
、＊で示す期間では、シーケンサがＳＩＭＭ定義レジス
タからの値を次の状態を判定するために用いる。ページ
ミスサイクルは、１或いはそれ以上のページヒットサイ
クルに先立っている。説明を簡単にするために省略され
ているこのような図に示されている信号以外の信号が発
生され、それらは通常の方法で動作するので、このよう
な信号は、プロセッサからのＷＥ＃、Ｍ／ＩＯ、Ｄ／Ｃ
及びＭＢＥ＃（３：０）を含むことが理解されるべきで
ある。ＣＬＫ信号は、コントローラ及びマイクロプロセ
ッサの動作速度で進み、他の信号を制御するための基本
的なタイミング信号である。
態遷移図及びタイミング図に関する下記の動作説明から
明らかになる。図８は、ページミスサイクル中に生じる
タイミング信号を示し、図９は、ページヒットサイクル
中の対応する信号を示している。なお、図８及び図９中
、＊で示す期間では、シーケンサがＳＩＭＭ定義レジス
タからの値を次の状態を判定するために用いる。ページ
ミスサイクルは、１或いはそれ以上のページヒットサイ
クルに先立っている。説明を簡単にするために省略され
ているこのような図に示されている信号以外の信号が発
生され、それらは通常の方法で動作するので、このよう
な信号は、プロセッサからのＷＥ＃、Ｍ／ＩＯ、Ｄ／Ｃ
及びＭＢＥ＃（３：０）を含むことが理解されるべきで
ある。ＣＬＫ信号は、コントローラ及びマイクロプロセ
ッサの動作速度で進み、他の信号を制御するための基本
的なタイミング信号である。
【００３４】メモリアクセスサイクルは、シーケンサ８
０により、スタートフェーズＳ、ＲＡＳプリチャージフ
ェーズＰ、ＲＡＳからＣＡＳへのフェーズＲＣ、及びＣ
ＡＳパルスフェーズＣの４つの状態或いはフェーズに分
割される。このようなフェーズは、図１０の状態遷移図
に示され、図８及び図９のタイミング図中の対応する周
期は、各フェーズでの対応するクロック周期数を示すサ
フィックス番号に加えて、同様な参照番号を使って示さ
れる。例えば、ＲＣ２は、ＲＡＳからＣＡＳへのフェー
ズでの２番目のクロックを示している。
０により、スタートフェーズＳ、ＲＡＳプリチャージフ
ェーズＰ、ＲＡＳからＣＡＳへのフェーズＲＣ、及びＣ
ＡＳパルスフェーズＣの４つの状態或いはフェーズに分
割される。このようなフェーズは、図１０の状態遷移図
に示され、図８及び図９のタイミング図中の対応する周
期は、各フェーズでの対応するクロック周期数を示すサ
フィックス番号に加えて、同様な参照番号を使って示さ
れる。例えば、ＲＣ２は、ＲＡＳからＣＡＳへのフェー
ズでの２番目のクロックを示している。
【００３５】図８及び図９を参照するように、スタート
フェーズＳ中にアクセスサイクルはページミスサイクル
かページヒットサイクルかの判定がなされ、このような
判定に基づいて、ページミスサイクルの場合フェーズＰ
又はページヒットサイクルの場合フェーズＲＣかいずれ
かに制御が渡される。ページミスサイクル中、時点Ｐ１
で、ＳＩＭＭがアクセスされる場合ビットＲＡＳ１，２
により判定されるクロック周期数に従って、他のＰ周期
が必要とされるかどうかの判定がなされる。すなわち、
このようなビットは、Ｐフェーズ中何クロック周期生じ
るかを判定する。同様に、ビットＲＴＣ１，２及びビッ
トＣＡＳ１，２は、それぞれ、ＲＣフェーズ及びＣフェ
ーズで、クロック周期数を規定する。
フェーズＳ中にアクセスサイクルはページミスサイクル
かページヒットサイクルかの判定がなされ、このような
判定に基づいて、ページミスサイクルの場合フェーズＰ
又はページヒットサイクルの場合フェーズＲＣかいずれ
かに制御が渡される。ページミスサイクル中、時点Ｐ１
で、ＳＩＭＭがアクセスされる場合ビットＲＡＳ１，２
により判定されるクロック周期数に従って、他のＰ周期
が必要とされるかどうかの判定がなされる。すなわち、
このようなビットは、Ｐフェーズ中何クロック周期生じ
るかを判定する。同様に、ビットＲＴＣ１，２及びビッ
トＣＡＳ１，２は、それぞれ、ＲＣフェーズ及びＣフェ
ーズで、クロック周期数を規定する。
【００３６】図８及び図９を参照するように、サイクル
は、Ｓ１中でＡＤＳ信号がローに下がる時の始まり、そ
して、このようなロー信号とＣＬＫの後続の立ち上がり
との結合は次のフェーズへのエントリを開始する。ペー
ジミスサイクル中、次のフェーズは、行アドレスがＲＡ
Ｓと共にＳＩＭＭにゲートされる間のＰである。この例
では、Ｐフェーズは４周期である。これは、フェーズＲ
Ｃの２つの周期に続けられる。第１番目の周期ＲＣ１中
、ＲＡＳは非アクティブになり、列アドレスは、ＳＩＭ
Ｍにゲートされる。２つの周期の終了の際、Ｃフェーズ
は４周期の間生じる。Ｃ１中、立ち下がるＣＡＳ信号は
、ＳＩＭＭに列アドレスをストローブする。ＳＩＭＭは
同じ行アドレスより以前のページミスサイクルのため既
にプリチャージされるので、ページヒット中、Ｐフェー
ズがスキップされる以外、同様の信号が使用される。
は、Ｓ１中でＡＤＳ信号がローに下がる時の始まり、そ
して、このようなロー信号とＣＬＫの後続の立ち上がり
との結合は次のフェーズへのエントリを開始する。ペー
ジミスサイクル中、次のフェーズは、行アドレスがＲＡ
Ｓと共にＳＩＭＭにゲートされる間のＰである。この例
では、Ｐフェーズは４周期である。これは、フェーズＲ
Ｃの２つの周期に続けられる。第１番目の周期ＲＣ１中
、ＲＡＳは非アクティブになり、列アドレスは、ＳＩＭ
Ｍにゲートされる。２つの周期の終了の際、Ｃフェーズ
は４周期の間生じる。Ｃ１中、立ち下がるＣＡＳ信号は
、ＳＩＭＭに列アドレスをストローブする。ＳＩＭＭは
同じ行アドレスより以前のページミスサイクルのため既
にプリチャージされるので、ページヒット中、Ｐフェー
ズがスキップされる以外、同様の信号が使用される。
【００３７】状態Ｓ１中、ＳＤＲは分析されない。その
理由は、Ｓ１中必要とされる唯一の判定は、ページヒッ
トサイクル又はページミスサイクルが生じたかどうかで
あり、それは、行アドレスに基づいてコンパレータ４８
で決定されるからである。またＳ１中、メモリアドレス
は分析され、適当なＳＩＭＭ選択ラインはアクティブに
される。論理回路４７は、ライン７４上にＭＵＸ信号を
発生し、選択されたＳＩＭＭからシーケンサ８０に適当
な信号をゲートする。シーケンサ８０へのページヒット
或いはページミス信号もまた、適当に駆動される。
理由は、Ｓ１中必要とされる唯一の判定は、ページヒッ
トサイクル又はページミスサイクルが生じたかどうかで
あり、それは、行アドレスに基づいてコンパレータ４８
で決定されるからである。またＳ１中、メモリアドレス
は分析され、適当なＳＩＭＭ選択ラインはアクティブに
される。論理回路４７は、ライン７４上にＭＵＸ信号を
発生し、選択されたＳＩＭＭからシーケンサ８０に適当
な信号をゲートする。シーケンサ８０へのページヒット
或いはページミス信号もまた、適当に駆動される。
【００３８】状態がページミスサイクルの場合入力され
るＰ１中、ＲＡＳプリチャージ（ＲＡＳ１，２）信号は
、特定されたクロック数に従ってＲＡＳプリチャージパ
ルス幅を発生するシーケンサ８０のカウンタ（図示せず
）にロードされる。ページミスサイクル中、常に少なく
とも１クロックのＲＡＳプリチャージ時間があり、それ
ゆえ、前の状態では適切なＳＤＲを動的に選択し、Ｐ１
状態で信号を分析することにより、性能の低下を生じな
い。
るＰ１中、ＲＡＳプリチャージ（ＲＡＳ１，２）信号は
、特定されたクロック数に従ってＲＡＳプリチャージパ
ルス幅を発生するシーケンサ８０のカウンタ（図示せず
）にロードされる。ページミスサイクル中、常に少なく
とも１クロックのＲＡＳプリチャージ時間があり、それ
ゆえ、前の状態では適切なＳＤＲを動的に選択し、Ｐ１
状態で信号を分析することにより、性能の低下を生じな
い。
【００３９】ページヒットサイクル中、ページヒットサ
イクルが生じたかどうかの判定による以外、上述のよう
に、Ｓ１中同様のイベントは発生し、コントローラは、
Ｓ１状態からＲＣ１状態に分岐する。Ｓ１中シーケンサ
８０にロードされるＲＣ１，２の値は、ＲＣ１中に適当
なＲＡＳからＣＡＳへの時間を発生するために使用され
る。ＲＣ１は常に列アドレスを正しくセットアップする
ために発生されるので、前述と同様な理由により、性能
の低下を生じない。
イクルが生じたかどうかの判定による以外、上述のよう
に、Ｓ１中同様のイベントは発生し、コントローラは、
Ｓ１状態からＲＣ１状態に分岐する。Ｓ１中シーケンサ
８０にロードされるＲＣ１，２の値は、ＲＣ１中に適当
なＲＡＳからＣＡＳへの時間を発生するために使用され
る。ＲＣ１は常に列アドレスを正しくセットアップする
ために発生されるので、前述と同様な理由により、性能
の低下を生じない。
【００４０】図１１〜図１４は、２つの異なるＳＩＭＭ
がどのようにプログラムされるかのタイミング図を示す
ものであり、最初の動作は２５ＭＨｚのシステム、それ
から３３ＭＨｚのシステムである。この説明は、ページ
ヒットサイクルの場合である。ＳＩＭＭの仕様は、
がどのようにプログラムされるかのタイミング図を示す
ものであり、最初の動作は２５ＭＨｚのシステム、それ
から３３ＭＨｚのシステムである。この説明は、ページ
ヒットサイクルの場合である。ＳＩＭＭの仕様は、
【０
０４１】
ＳＩＭＭ１
ＳＩＭＭ２ ＲＡＳアクセス
３０ｎｓ
８０ｎｓ ＲＡＳプリチャージ
３０ｎｓ ７０
ｎｓ ＣＡＳアクセス
１４ｎｓ ３５ｎ
ｓシステムの仕様は、 ＲＡＳアクティブから有効な列アドレス
３５ｎｓ
読み出しデータセットアップ時間
１０ｎｓ クロッ
ク周期２５ＭＨｚ
４０ｎｓ クロ
ック周期３３ＭＨｚ
３０ｎｓ図は以下の通り
である。 図番 ＳＩＭ
Ｍ 速度 Ｐ
ＲＣ Ｃ １１
ＳＩＭＭ１ ２５ＭＨｚ １
１ １ １２
ＳＩＭＭ２ ２５ＭＨｚ
２ １ ２
１３ ＳＩＭＭ１ ３
３ＭＨｚ ２ ２ １
１４ ＳＩＭＭ２
３３ＭＨｚ ３ ２
２
０４１】
ＳＩＭＭ１
ＳＩＭＭ２ ＲＡＳアクセス
３０ｎｓ
８０ｎｓ ＲＡＳプリチャージ
３０ｎｓ ７０
ｎｓ ＣＡＳアクセス
１４ｎｓ ３５ｎ
ｓシステムの仕様は、 ＲＡＳアクティブから有効な列アドレス
３５ｎｓ
読み出しデータセットアップ時間
１０ｎｓ クロッ
ク周期２５ＭＨｚ
４０ｎｓ クロ
ック周期３３ＭＨｚ
３０ｎｓ図は以下の通り
である。 図番 ＳＩＭ
Ｍ 速度 Ｐ
ＲＣ Ｃ １１
ＳＩＭＭ１ ２５ＭＨｚ １
１ １ １２
ＳＩＭＭ２ ２５ＭＨｚ
２ １ ２
１３ ＳＩＭＭ１ ３
３ＭＨｚ ２ ２ １
１４ ＳＩＭＭ２
３３ＭＨｚ ３ ２
２
【００４２】Ｐ，ＲＣ，及びＣの下での値は、Ｓ
ＩＭＭ１及び２のタイミング要求を満たすために必要な
それぞれのフェーズのクロック周期数を表している。こ
のような値は、関連するＳＤＲに、ＳＤＲ４０の説明を
参照して示すビット設定に従ってプログラムされる。こ
の例の各々は、同様の方法になるので、１つについてだ
け詳細に説明する。図１１の例を使用すると、ＳＩＭＭ
１は、３０ｎｓのプリチャージ時間を要求する（図７の
Ｐ１）。クロック周期が４０ｎｓなので、Ｐフェーズの
場合、１つのクロック周期のみが要求される。ＲＣ設定
は、行アドレスホールド時間Ｐ２、行アドレスから列ア
ドレスへの切換えのための遷移時間、及び列アドレスセ
ットアップ時間を満たさなければならない。書き込みサ
イクル中、Ｃパルス幅時間又はＣＡＳパルス幅時間特定
なＳＩＭＭ仕様のタイミング要求に示されるような、最
小ＣＡＳパルス幅時間と一致すべきである。読み出しサ
イクル中、Ｃ時間は、伝播遅延及びデバイスデータラッ
チのホールド時間のために許されるＣＡＳアクセス及び
データセットアップ時間に一致されなければならない。 任意に与えられたＳＩＭＭのタイミング要求に従って時
間をセットする技術は、この発明の範囲内に含まれるこ
とは、非常に明白である。
ＩＭＭ１及び２のタイミング要求を満たすために必要な
それぞれのフェーズのクロック周期数を表している。こ
のような値は、関連するＳＤＲに、ＳＤＲ４０の説明を
参照して示すビット設定に従ってプログラムされる。こ
の例の各々は、同様の方法になるので、１つについてだ
け詳細に説明する。図１１の例を使用すると、ＳＩＭＭ
１は、３０ｎｓのプリチャージ時間を要求する（図７の
Ｐ１）。クロック周期が４０ｎｓなので、Ｐフェーズの
場合、１つのクロック周期のみが要求される。ＲＣ設定
は、行アドレスホールド時間Ｐ２、行アドレスから列ア
ドレスへの切換えのための遷移時間、及び列アドレスセ
ットアップ時間を満たさなければならない。書き込みサ
イクル中、Ｃパルス幅時間又はＣＡＳパルス幅時間特定
なＳＩＭＭ仕様のタイミング要求に示されるような、最
小ＣＡＳパルス幅時間と一致すべきである。読み出しサ
イクル中、Ｃ時間は、伝播遅延及びデバイスデータラッ
チのホールド時間のために許されるＣＡＳアクセス及び
データセットアップ時間に一致されなければならない。 任意に与えられたＳＩＭＭのタイミング要求に従って時
間をセットする技術は、この発明の範囲内に含まれるこ
とは、非常に明白である。
【００４３】これらの例は、この発明のいくつかの利点
を説明している。第１に、異なる速度のＳＩＭＭは同一
のシステムの同一マイクロプロセッサと共に使用される
ことができる。異なるＳＩＭＭにアクセスがなされる毎
に、メモリコントローラは、コントローラを動作させ、
適当なタイミングを与えるようにプログラム設定を使用
する。第２に、もし、マイクロプロセッサの速度が変え
られても、変化されたシステム速度に満足するようにプ
ログラム設定を変えることにより、同一のＳＩＭＭが使
用されることができる。
を説明している。第１に、異なる速度のＳＩＭＭは同一
のシステムの同一マイクロプロセッサと共に使用される
ことができる。異なるＳＩＭＭにアクセスがなされる毎
に、メモリコントローラは、コントローラを動作させ、
適当なタイミングを与えるようにプログラム設定を使用
する。第２に、もし、マイクロプロセッサの速度が変え
られても、変化されたシステム速度に満足するようにプ
ログラム設定を変えることにより、同一のＳＩＭＭが使
用されることができる。
【図１】この発明を実施するデータ処理システムのブロ
ック図である。
ック図である。
【図２】図１に示されるメモリコントローラの一部の説
明のための略線図である。
明のための略線図である。
【図３】図１に示されるメモリコントローラの一部のブ
ロック図である。
ロック図である。
【図４】図１に示されるメモリコントローラの一部のブ
ロック図である。
ロック図である。
【図５】図１に示されるメモリコントローラの一部のブ
ロック図である。
ロック図である。
【図６】図１に示されるメモリに使用されるＳＩＭＭ型
メモリモジュールの概略図である。
メモリモジュールの概略図である。
【図７】図６に示されるモジュールの動作を説明するタ
イミング図である。
イミング図である。
【図８】ページミスサイクルでの種々のパルス幅を示す
タイミング図である。
タイミング図である。
【図９】ページヒットサイクルでの種々のパルス幅を示
すタイミング図である。
すタイミング図である。
【図１０】図８及び図９で制御信号がどのように生成さ
れるかを理解するのに有用なメモリコントローラの一部
の状態遷移図である。
れるかを理解するのに有用なメモリコントローラの一部
の状態遷移図である。
【図１１】異なる条件のタイミング要求の例を示すタイ
ミング図である。
ミング図である。
【図１２】異なる条件のタイミング要求の例を示すタイ
ミング図である。
ミング図である。
【図１３】異なる条件のタイミング要求の例を示すタイ
ミング図である。
ミング図である。
【図１４】異なる条件のタイミング要求の例を示すタイ
ミング図である。
ミング図である。
１０ マイクロプロセッサ
１２ メモリコントローラ
１４ メモリ
１６ ＳＩＭＭ
４０ ＳＩＭＭ定義レジスタ
Claims (11)
- 【請求項１】複数のアドレス可能な記憶位置を有する少
なくとも１つのメモリモジュールを含むダイナミック読
み出し／書き込みメモリと、上記メモリの動作を制御す
るためのメモリコントローラと、上記メモリからデータ
を読み出し及び上記メモリにデータを書き込むようにメ
モリアクセスサイクルを始動するためのプロセッサと、
上記プロセッサ、上記メモリ、及び上記メモリコントロ
ーラを相互接続し、データを転送し、それら間で信号を
アクセスするバス手段とを備え、上記プロセッサは、メ
モリアクセスを開始するようにサイクル規定を含むアク
セス信号及びアドレス信号を選択的に発生するように作
動可能で、上記メモリモジュールは、サイクル規定、行
アドレスストローブ、及び列アドレスストローブ信号を
含むモジュール動作信号の受信に応答して動作可能で、
上記サイクル規定に従ってデータを読み出し、書き込み
、上記メモリコントローラは、メモリアクセスサイクル
を開始するように前記プロセッサからのアクセス信号の
受信に応答して上記モジュール動作信号を上記メモリモ
ジュールに送信するように動作可能であり、上記モジュ
ール動作信号のタイミングを制御するパルスコントロー
ル信号を記憶するための定義レジスタと、その長さが前
記パルス制御信号によって動的に制御される信号を前記
メモリがアクセスされる毎に前記メモリモジュールに送
信するように前記パルス制御信号に応動するシーケンサ
とからなることを特徴とするデータ処理システム。 - 【請求項２】上記メモリは、複数のメモリモジュールを
含み、上記メモリコントローラは、各々異なる１つの上
記メモリモジュールに関連し、関連する１つの上記メモ
リモジュールを特定するパルス信号を記憶する複数のプ
ログラム可能な定義レジスタを含み、上記メモリコント
ローラは、アクセスされるべきモジュールを選択し、選
択された上記メモリモジュールの１つに関連する上記定
義レジスタの１つから読み出されたパルス制御信号を前
記シーケンサに送信するように前記アクセス信号に応答
して動作可能である手段を含むことを特徴とする請求項
１記載のデータ処理システム。 - 【請求項３】上記メモリモジュールの一方は第１のタイ
ミング要求セットに従ってアクセス可能とされ、上記メ
モリモジュールの他方は、上記第１のセットとは異なる
第２のタイミング要求セットに従ってアクセス可能とさ
れ、上記定義レジスタは、上記メモリモジュールの双方
のタイミング要求を満たすパルス制御信号を与えるよう
にプログラムされることを特徴とする請求項２記載のデ
ータ処理システム。 - 【請求項４】各々一定のクロック周期のクロック信号を
発生し上記クロック信号を上記コントローラに送信する
タイミング手段を備え、各定義レジスタの上記パルス制
御信号は、多数の上記クロック周期に関して制御される
信号の長さを特定することを特徴とする請求項２記載の
データ処理システム。 - 【請求項５】上記パルス制御信号は、メモリアクセスサ
イクル中ＲＡＳプリチャージ時間、ＲＡＳからＣＡＳへ
の時間、及びＣＡＳパルス幅を決定することを特徴とす
る請求項４記載のデータ処理システム。 - 【請求項６】上記シーケンサは、スタート状態、ＲＡＳ
プリチャージ状態、ＲＡＳからＣＡＳへの状態、及びそ
の間に上記動作信号が上記メモリモジュールの１つに送
信されるＣＡＳ状態を含む一連の状態を通してシーケン
ス動作をさせるために前記プロセッサから前記アクセス
信号を受信する上記コントローラに応答して動作可能で
あることを特徴とする請求項２記載のデータ処理システ
ム。 - 【請求項７】上記コントローラは、ページミスサイクル
又はページヒットサイクルを行うために前記シーケンサ
を制御するために前記アクセス信号の受信に応動する手
段とを備え、上記ページミスサイクルは、一連の全ての
上記状態であり、上記ページヒットサイクルは、上記Ｒ
ＡＳプリチャージ状態以外の一連の全ての上記状態であ
ることを特徴とする請求項６記載のデータ処理システム
。 - 【請求項８】上記アドレス信号は行アドレスを含み、上
記コントローラは、前回のメモリアクセスで行がアクセ
スされた古い行アドレスを記憶するためのコンパレータ
とを備え、上記コンパレータは、アクセスされるべき記
憶位置の新しい行アドレスを受信するための入力を含み
、上記新しいアドレスと上記古いアドレスとを比較し、
この比較に応答してページヒット制御信号を出力するこ
とを特徴とする請求項７記載のデータ処理システム。 - 【請求項９】上記ページヒット信号は、上記スタート状
態中に発生され、ページミスサイクル間前記ＲＡＳプリ
チャージ状態に入り、ページヒットサイクル間上記ＲＡ
ＳからＣＡＳへの状態に入るのに使用されることを特徴
とする請求項８記載のデータ処理システム。 - 【請求項１０】ページミスサイクルの場合上記ＲＡＳプ
リチャージ状態中に、ページヒットサイクルの場合上記
ＲＡＳからＣＡＳへの状態中、上記パルス制御信号が上
記シーケンサに読み出されることを特徴とする請求項８
記載のデータ処理システム。 - 【請求項１１】上記パルス制御信号は、上記ＲＡＳプリ
チャージ状態、上記ＲＡＳからＣＡＳへの状態、及び上
記ＣＡＳ状態の長さを判定することを特徴とする請求項
１０記載のデータ処理システム。
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| US590978 | 1990-10-01 |
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| Publication Number | Publication Date |
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| JPH0772877B2 JPH0772877B2 (ja) | 1995-08-02 |
Family
ID=24364514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Country | Link |
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| US (1) | US5522064A (ja) |
| EP (1) | EP0479428B1 (ja) |
| JP (1) | JPH0772877B2 (ja) |
| KR (1) | KR950013257B1 (ja) |
| CN (1) | CN1026926C (ja) |
| AU (1) | AU652570B2 (ja) |
| BR (1) | BR9103873A (ja) |
| CA (1) | CA2051175C (ja) |
| DE (1) | DE69124905T2 (ja) |
| FI (1) | FI914608A7 (ja) |
| HK (1) | HK1000067A1 (ja) |
| NO (1) | NO913799L (ja) |
| PT (1) | PT99116A (ja) |
| SG (1) | SG44436A1 (ja) |
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