JPH09501249A

JPH09501249A - 高速／低オーバーヘッド・バス調停機構およびシステム・バスの調停方法

Info

Publication number: JPH09501249A
Application number: JP7502996A
Authority: JP
Inventors: ルードウィッグ、トーマス・イー
Original assignee: ヴイテック・インダストリーズ・インコーポレイテッド; ビデオ・テクノロジー・コンピューターズ・リミテッド
Priority date: 1993-06-18
Filing date: 1994-06-17
Publication date: 1997-02-04
Also published as: TW297875B; US5455912A; AU7112694A; TW294795B; TW327214B; WO1995000908A1

Abstract

(57)【要約】システム・バスのマスターシップを２つの処理装置(101および102)を含むシステムに割りつけるための、高速／低オーバーヘッド・バス調停機構(200)。この機構には、２つの処理装置(101および102)のそれぞれがシステム・バス(103)へ行なうアクセスをコントロールするための制御論理(210)が含まれる。この機構(200)には更に、システム・バス(103)に提供される制御情報を、制御論理(210)の状態に基づいて選択するためのマルチプレクサ(202)が含まれる。最後にこの機構(200)には、２つの処理装置(101および102)のどちらか１つのみによって駆動されるアドレスを、制御論理(210)の状態に基づいて、システム・バス(103)を通過させたり、あるいはシステム・バスにつなげたりするラッチ(201)が含まれる。第２の処理装置(102)がアクセスを要求し、バス(103)が使用中でない場合、制御論理(210)は、システム・バス(103)へのアクセスを第１の処理装置(101)から第２の処理装置(102)へと移転させて、駆動中の処理装置(101または102)に、現行のバス・サイクルが完了する前にアドレス・ラインを放棄するように強制することで、両方の処理装置(101および102)がシステム・バス(103)を争奪することを防ぐ。第１の処理装置(101)が再びアクセスを要求し、バス(103)が使用中でない場合、制御論理(210)はシステム・バス(103)へのアクセスを第１の処理装置(101)に返還する。

Description

【発明の詳細な説明】高速／低オーバーヘッド・バス調停機構およびシステム・バスの調停方法技術分野本発明は、一般にマルチプロセッサ・コンピュータ・システムに関連するもので、その中でも特に、２つの処理装置間におけるシステム・バスの調停を高速かつ低いオーバーヘッド費用で行なうための方法と機構に関するものである。ただし、２つの処理装置の各々は、マイクロコンピュータ、またはそれより小型の装置、たとえばSCSIインターフェイス、数学的コプロセッサなどから成り立つものとする。背景となる技術マルチプロセッサ・コンピュータは、本技術分野において長く知られているものである。このコンピュータは、プロセッサ／コプロセッサ、対称的マイクロプロセッサ、非対称的マイクロプロセッサ、マイクロプロセッサ／DMAコントローラなど、様々な形を取ってきた。しかし、このようなシステムには、マルチ・プロセッシング環境のためにカスタム・デザインされたプロセッサと、その結果として必要になるそのシステムのためのカスタム・アプリケーションなど、特別な必要条件があるために、関連するコストがかさみ、対称的および非対称的マルチ・プロセッシングを広範に利用することはかなり難しかった。マルチプロセッサ・システムと逆の関係にあるのは、もちろん、ユニプロセッサ・コンピュータである。最も人気があり広く流通しているユニプロセッサ・システムは、その設計に、カリフォルニア州サンタ・クララのINTEL CORPORATIONが製造しているINTEL486 系のマイクロプロセツサ(486SX、486DX、486DX2およびOverDriveプロセッサ）を利用している。これらのプロセッサの費用は、特製のマルチプロセッサ・コンピュータのプロセッサと比べると特に、比較的廉価である。更に、INTELベースのコンピュータが急増しているために、さまざまなソフトウェアが入手しやすい。これらの要素が重なって、INTEL486は、コンピュータ業界における「事実上の」規格となっている。 INTEL486系の人気のために、486バス定義、すなわち486系で定義された信号とそのタイミングが業界の規格となってきており、この定義に則って製品を設計するチップ・セットと周辺機器の製造者がどんどん多くなっている。486系バス定義において使用できる信号で、より関連の深いものには、次のような信号がある。BREQ -- これは内部サイクル保留信号で、マイクロプロセッサが内部でバスの要求を発生させたことを示す。BREQは、マイクロプロセッサがそのバスを駆動しているかどうかに関わりなく、発信される。RDY/ -- これはノンバースト準備完了入力信号で、現行のバス・サイクルが完了したことを示す。RDY/は、読み取りに対応して外部のシステムがデータ・ピンに有効なデータを提供したこと、または書き込みに対応して外部のシステムがマイクロプロセッサからのデータを受け入れたことを示す。RDY/は、バスが遊休状態にあるとき、およびバス・サイクルの最初のクロックの終了時点で無視される。BRDY/ -- これはバースト準備完了入力信号で、RDY/がノンバースト・サイクルにおいて果たすのと同様の機能を、バースト・サイクルにおいて果たす。BRDY/ は、バスが遊休状態にあるとき、およびバス・サイクルの最初のクロックの終了時点で無視される。BRDY/は、バースト・サイクルの２つめとそれに続くクロックにおいて、サンプリングされる。BLAST/ -- これはバースト最終信号で、次にBRDY/がリターンされた時点で、バースト・バス・サイクルが完了することを示す。LOCK/ -- これはバス・ロック・ピン信号で、現行のバス・サイクルがロックされていることを示す。LOCK/は最初にロックされたバス・サイクルの最初のクロックにおいて活動状態に入り、最後にロックされたバス・サイクルの最後のクロックのあとで非活動状態になる。最後にロックされたサイクルは、READYがリターンされた時点で終了する。PLOCK/ -- これは疑似ロック・ピン信号で、現行のバス・トランザクションを完了するために、２つ以上のバス・サイクルが必要であることを示す。このようなオペレーションの例としては、長精度浮動小数点の読み取りと書き込み（64ビット）、セグメント・テーブル記述子の読み取り（64ビット）、キャッシュ・ラインの充填（128ビット）などがある。マイクロプロセッサは、RDY/またはBRDY/がリターンされたかどうかに関わりなく、トランザクションの最後のバス・サイクルのためのアドレスが駆動されるまで、PLOCK/を活動状態に駆動する。ADS/ -- これはアドレス・ステイタス出力信号で、有効なバス・サイクル定義とアドレスが、サイクル定義ラインとアドレス・バスにおいて使用可能であることを示す。ADS/は、アドレスが駆動されるのと同じクロックで活動状態に駆動される。EADS/ -- この信号は、有効な外部アドレスがマイクロプロセッサのアドレス・ピンに駆動されたことを示す。このアドレスは、内部キャッシュ無効化サイクルを実行するために用いられる。M/IO,D/C,W/R -- これらのバス定義信号は、バスが保留されている間駆動されず、アドレス・バスのタイミングに従う。 486系のバス定義を用いて486系のマイクロプロセッサを相互接続するという試みは、今までのところあまり成功を収めていない。典型的な問題点の多くは、バス・サイクルの利用率、および／または、バス・コンテンションの問題によって引き起こされるもので、必要とされる投資に見合うだけの最大限の性能が得られない、という結果を生んできた。かくて、本発明の目的の一つは、INTEL486系マイクロプロセッサのように一般に開発されている処理装置を用いた、マルチプロセッサ・コンピュータ・システムを提供することにある。更に、高速でオーバーヘッドの低いバス調停を提供し、付加的なカスタム論理の必要性を最小限にすることで、このようなマルチプロセッサ・コンピュータ・システムのコストを最小限に抑えることを目的としている。更に本発明は、一般に入手可能なソフトウェア・パッケージを使用できるようなマルチプロセッシング・コンピュータ・システムを提供することを目的としている。これらの目的および他の目的は、添付した仕様書、図面、特許請求項によって明らかになるものである。発明の発表望ましい形で具体化された場合、本発明は、高速／低オーバーヘッドでシステム・バスのマスターシップを割り付けるバス調停機構と、それを実行するための方法から成り立つものである。本機構は、第１と第２の処理装置と、システム内の装置同士をつなぐコミュニケーションの中心的な役割を果たすバス手段とを含むシステムに配置することができ、あるいはその必須の一部となることができる。バス手段にはアドレス・バス、データ・バス、コントロール・バスが含まれる。第１と第２の処理装置はいずれも、命令を実行しデータを操作する。第１と第２の処理装置はそれぞれ1つのマイクロプロセッサ、特にINTEL486系のマイクロプロセッサまたはその類似品から構成することができる。第１および／または第２の処理装置は、I/Oコントローラまたは数学的コプロセッサなど、他の種類の装置から構成することもできる。これらの装置はそれぞれ、割り込みコントローラからの割り込みを受けることができる。第１の処理装置は、アドレス・ラインの第１のセット、データ・ラインの第１のセット、およびコントロール・ラインの第１のセットを持つ。第２の処理装置は、アドレス・ラインの第２のセット、データ・ラインの第２のセット、およびコントロール・ラインの第２のセットを持つ。第１と第２のセットの順序とバス手段の信号は同一にして、メッセージがシステム内を通って運ばれるようにする。望ましい形で具体化された場合、バス調停機構は、制御手段、マルチプレクサ手段、ラッチ手段を含み、これらはすべて第１と第２の処理装置間の調停のために使われて、バス手段が使用中でない場合、各処理装置がバス手段にアクセスすることができるようにする。制御手段は、第１と第２の処理装置の間の接続、およびバス手段上のアドレス・バスとコントロール・バスの間の接続を制御する。この具体化例では、データ・ラインの第１と第２のセットは、直接バス手段に接続されている。マルチプレクサ手段は、コントロール・ラインの第１または第２のセットをコントロール・バスに接続する。この選択は制御手段の状態に基づいて行なわれ、ある一定時に第１または第２の処理装置のどちらかだけがシステムを制御するようにされる。ラッチ手段は、システムの状態に基づいて、アドレスを、アドレス・バスを通過させたりアドレス・バスにつなげたりする。このアドレスは、制御手段の状態に基づいて、第１と第２の処理装置のどちらかによって排他的に駆動される。制御手段は、第１のインターバルに、アドレス・ラインの第１のセット上で第１の処理装置によって駆動される第１のアドレスと、第２の、またそれに続くインターバルに、アドレス・ラインの第２のセット上で第２の処理装置によって駆動される第２のアドレスとの間に、競合がないことを保証する。実際の操作は、バス調停機構が第１の処理装置にバス手段へのアクセスを与えることから始まる。ある処理装置がバス手段へのアクセスを与えられている間に、その装置がバス手段を利用することもあれば利用しないこともある。もしもバス手段が利用されれば、そのバス・サイクルが終了するか、ほとんど終了しそうになるまで、このバス手段は本機構によって「使用中」と認識される。本機構は、バス手段が使用中であるかどうかを、第１の処理装置とバス手段からの信号を用いて決定する。第１の処理装置がバスへのアクセスを与えられている間、本機構はアドレス・ラインの第１のセット上のアドレスを、全てのバス・サイクル上のラッチに結び付けて、そのバス・サイクルの間、適切なバス定義が常に維持されるようにする。それから本機構は、第１の処理装置にアドレス・ラインの第１セットを即座に放棄させる。かくて、第１の処理装置は現行のバス・サイクルを完了させることができ、アドレス・ラインの最初のセットは、指定された保留時間の間「落ち着いて」いる。これらのステップは、バス手段が使用中でなくなり、第２の装置がバス手段へのアクセスを要求するまで繰り返される。第２の処理装置がこのようなアクセスを要求すると、本機構は、第１の処理装置が次のバス・サイクルを開始することを妨げる。この段階、およびアドレス・ラインを放棄する段階は、 INTEL486系マイクロプロセッサを使った望ましい具体化例において、AHOLD信号を使うことで達成される。AHOLD信号が第１の処理装置に対して表明されているかぎり、第１の処理装置はバス・サイクルを開始することはできず、第２の処理装置にバス手段への単独のアクセスを与えることになる。もちろん、第１の処理装置がバス・サイクルにアクセスを与えられている間は、AHOLD信号は第２の処理装置に対して継続的に表明され、第２の処理装置がバス・サイクルを開始することを妨げる。 AHOLD信号は、INTEL CORPORATIONによって、486系のマイクロプロセッサの「設計に組み込まれて」おり、EADS信号と協力して、486系のマイクロプロセッサに発見された内部キャッシュを無効化する能力を持つように意図されている。本機構はこのように、意図されていなかった方法でAHOLD信号を利用して、バス調停を行なう。ただし、本機構ではまた、キャッシュ無効化サイクルが必要とされるときにはAHOLD信号がその意図された機能のために用いられるようになっている。このために、本機構の望ましい具体化例は、更にキャッシュ無効化手段を含み、キャッシュ無効化サイクルが必要とされるときにEADS信号が第１と第２の処理装置にのみ与えられることを保証するようにする。かくて、望ましい具体化例では、キャッシュを無効化する能力を犠牲にすることなく、AHOLD信号を利用することができる。この具体化例では、第１と第２の処理装置のアドレス・ラインは、ラッチ手段の非バス手段側で一緒に結び付けられて、第１と第２の処理装置間に起こり得るキャッシュの無効化が行なえるようにできる。また、望ましい具体化例ではラッチ手段が双方向性で、DMAコントローラなど、他のシステム・マスターによる操作の結果、第１および／または第２の処理装置において内部キャッシュを無効化できるようになっている。図面の簡単な説明図１は、高速／低オーバーヘッド・バス調停機構を含むマルチプロセッサ・コンピュータ・システムのブロック図で、特に、第１と第２の処理手段、マルチプレクサ手段、ラッチ手段、制御手段、およびバス手段を示している。図２は、本発明の制御手段のブロック図で、特に、キャッシュ無効化論理、同期および非同期ステート・マシン、および信号マルチプレクサを示している。図３は、マルチプレクサ手段の詳細なブロック図で、特に、INTEL486系バス定義に則った具体例において利用される信号の配置を示している。図４は、INTEL486系バス定義に則った具体例において利用される制御手段の一部の、ステート・マシン図である。図５は、INTEL486系バス定義に則った具体例において利用される制御手段の一部の、ステート・マシン図である。図６は、INTEL486系バス定義に則った具体例において利用される制御手段の一部の、ステート・マシン図である。本発明を実行する上で最も好ましい方法本発明は多くの異なった形態で具体化することが可能であるが、本発表は本発明の主要点の例示とみなされるべきもので、本発明を、説明された具体化例に限定するものではないという理解に立って、添付の図面ではある特定の具体化例が示されており、以下においても、その具体化例について詳細に説明する。図１は、マルチプロセッサ・コンピュータ・システム100のブロック図である。マルチプロセッサ・システム100には、第１の処理手段101第２の処理手段102、バス手段103、および高速／低オーバーヘッド・バス調停機構 200が含まれている。第１の処理手段101と第２の処理手段102は双方とも、命令を実行しデータを操作する。第１の処理手段101と第２の処理手段102は双方とも、カリフォルニア州サンタ・クララのINTEL CORPORATIONによって入手可能であるINTEL486系のマイクロプロセッサを用いることができる。しかし、I/Oコントローラのように、独立してメモリ・アドレスの位置にアクセスすることができ、更に、バス・サイクルの終了時点で停止させられるものであれば、第１の処理手段101と第２の処理手段102にはどのような処理装置を用いてもよいとも考えられる。第１の処理手段101は、アドレス・ラインの第１のセット105、データ・ラインの第１のセット107、およびコントロール・ラインの第１のセット109を持つ。第２の処理手段102は、アドレス・ラインの第２のセット106、データ・ラインの第２のセット108、およびコントロール・ラインの第２のセット110を持つ。望ましい具体化例では、データ・ラインの第１のセット107と第２のセット108は電気的に互いに接続され、またデータ・バス103bに接続されている。バス手段103は、全システム内の装置同士をつなぐコミュニケーションの中心的な役割を果たす。このシステム内には更に、パーソナル・コンピュータ・システム内に見られるような、主記憶装置、外部キャッシュ・メモリとコントローラ、記憶装置と他の処理装置を含むことができる。バス手段103には、アドレス・バス103a、データ・バス103b、およびコントロール・バス103cが含まれる。アドレス・バス103aとデータ・バス103bの幅はひとえに設計上の選択に任されるものであるが、標準的な486アドレス・バスは幅32ビット、標準的なデータ・バスも幅32ビットである。コントロール・バス103cの幅も設計上の選択の問題であるが、高速／低オーバーヘッド・バス調停機構200の機能性を促進するために、コントロール・バス103cにはいくつかの制限が適用される。特に、INTEL486系マイクロプロセッサのバス定義は、先に述べたように、高速／低オーバーヘッド・バス調停機構200の機能性を促進するために十分である以上の能力を持っている。実際のところ、486系バス定義全体の中からサブセット１つだけで、高速／低オーバーヘッド・バス調停機構200の操作には十分である。このサブセットには、次のような信号タイプが含まれる。処理装置バス要求 -- ある特定の処理装置が、バス手段のコントロールを求めていることを示す信号。有効サイクル準備完了 -- 第１のチック・サイクルの開始時に表明される信号で、制御処理装置が、有効なサイクル定義（有効なアドレス、有効なコマンド（読み取り／書き込み））を、そのピンに出力したことを示すもの。バス手段ロック -- 有効サイクル準備完了信号と同時に表明され、サイクルの完了まで継続する信号で、現行のバス・サイクルに割り込みができないことを示す。サイクル完了 -- 第２のチック・サイクルの終了時に表明される信号または信号セットで、現行のバス・サイクルが完了しかかっていることを示す。アドレス・バス要求 -- ある特定の処理装置に、即座にバス手段を放棄させる信号で、現行バス・サイクルを、そのサイクル定義が必要とするデータ・バスとコントロール・バスを維持することによって完了するまで継続しながら、次のバス・サイクルを妨害する。コマンド定義 -- メモリ読み取り、メモリ書き込みなど、要求されるバス操作を示す、１つあるいは複数の信号。どのようなバス定義においてもそうであるように、これらの信号は、装置によって異なる様々な設定時間と保留時間に一致させなければならない。本発明の範囲で利用され得る装置の種類を考えると、この分野において通常の技術を持ち、メーカーの仕様書を参照する人ならば理解できるように、これらの設定時間と保留時間はかなり多様なものになり得る。高速／低オーバーヘッド・バス調停機構200は、バス手段103のマスターシップを第１の処理手段101と第２の処理手段102の間に割り付ける。しかし、これによって、第１の処理手段101または第２の処理手段102が、I/Oコントローラ（図示されず）のような外部マスターに対してバス手段103を放棄することは妨げられない。高速／低オーバーヘッド・バス調停機構200は、ラッチ手段201、マルチプレクサ手段202、制御手段210から構成されている。ラッチ手段201は、第１あるいは第２の処理装置101または102のどちらかによって排他的に駆動されるアドレスを、制御手段210の状態に基づいて、アドレス・バス103aへ通過させたりラッチしたりする。ラッチ手段201には更に、上述のラッチ手段に対するアドレスのラッチを制御するための同期論理が含まれる。この同期論理は、離散的論理から構築されても、16R4GALのようなPALにおいて実行されてもよい。この機能は、次のように実行することができる。本質的に、この等式の結果は、RDY、BRDY、BLASTによって示されるように、AD Sが表明されたときにラッチ手段201の入力へアドレスをラッチすることと、使用中のサイクルの終了までそのアドレスをラッチしたままに保つことになる。第１の処理手段101および／または第２の処理手段102には、内部キャッシュを持つマイクロプロセッサを用いるのに対して、ラッチ手段201には双方向性ラッチを用いて、I/Oインタフェイスのような外部バス・マスターが発生させたアドレスを、第１または第２の処理手段に提供して、内部キャッシュの無効化を図ることもできる。本具体化例では、ラッチ手段201の方向は、ラッチ手段201の方向制御にHLDA信号を表明することで決定される。マルチプレクサ手段202には、74FCT257タイプの装置を用いることができるが、制御手段210の状態に基づいて、コントロール・ラインの第１セット109またはコントロール・ラインの第２セット110のいずれかを、コントロール・バス103c に接続する。図３は、マルチプレクサ手段202の詳細なブロック図で、INTEL486 系バス信号定義を用いた具体例における信号の配置を示している。コントロール・バス103cに接続されている信号は、CPU2の値に左右される。CPU2は制御手段21 0によって発生して、第１の処理手段101がバス・マスターであるのに対し、コントロール・ラインの第１セット109における信号は（信号名の中に「1」があることによって示されるように）、コントロール・バス103cに接続するようにする。図２は、高速／低オーバーヘッド・バス調停機構200の制御手段210のブロック図である。制御手段210には、同期ステート・マシン220、非同期ステート・マシン230；信号マルチプレクサ240およびキャッシュ無効化手段241が含まれる。制御手段210は、第１と第２の処理装置101と102の間の接続、およびアドレス・バス103aとコントロール・バス103cの間の接続を制御する。信号マルチプレクサは、CPU2/221の値に基づいて、コントロール・ラインの第１セット109の一部または第２セット110の一部を、同期ステート・マシン220とキャッシュ無効化手段241に接続する。望ましい具体化例では、制御手段210は、多重ステート・マシンを用いて実行されているが、本発明者は、バス手段103が使用中でないかぎりにおいて、それぞれの処理手段が欲するときにバス手段103にアクセスできるように制御信号を与えるような他のアプローチも本発明の範囲内で可能ではないかと考える。同期ステート・マシン220は３つのステート・マシンから構成されており、その望ましい具体化例は図４、５、６に示されている。この具体化例では、INTEL486系バス定義が使われており、論理方程式はINTEL信号定義を用いて表現されているが、同様の機能性を持つ信号ならば、これらの信号に代替させることができるという理解に立つものである。本発明の望ましい具体化例では３つの同期ステート・マシンが使われているが、この論理は大型な１つのステート・マシン内に実行することもできる。ただし、複数のステート・マシンの方が、変数セットの全てに対して、よりシンプルな設計をすることができる。これらのステート・マシンは各々、１つ或はそれ以上のPAL（GAL22V10など）の上に実行することができ、CUPLコンパイラを利用してプログラムすることができる。また、これらのステート・マシンは、離散的論理を使って実行することもできる。どちらの場合にせよ、第１の処理手段101が、INTEL486DX/2 66Mhzマイクロプロセッサから成っている場合、入力と出力の間で許容可能な最大遅延は、５ナノ秒以下になる。もちろん、最も低速の処理手段の速度が遅くなればなるほど、入力と出力の間で許容可能な最大遅延の値は大きくなる。図４は、INTEL486系バス定義のために設計された同期型ステート・マシン300 を示すステート図である。同期型ステート・マシン300には３つの出力変数がある：CPU2 221は、どの処理手段が現在バス手段103にアクセスしているかを示す； ARB2 222は、他の処理手段がバス・マスターとなることを要求しているかどうかを示す；STA223は独立変数である。これらの３種の変数は、６種類のステート（IDLE2 301;WAIT1 302;PEND2 303;IDLE1 304;WAIT2 305;PEND1 306）を定義するためだけに用いられる。ステート間の変移は、コントロール・バス103c上の様々なコントロール信号によって引き起こされる。一般的に、同期型ステート・マシン300は、IDLE2 301;WAIT1 302;PEND2 303のステートにおいて、第１の処理手段101にバス手段103へのアクセスを与え、IDLE 1 304;WAIT2 305;PEND1 306のステートにおいて、第２の処理手段102にバス手段 103へのアクセスを与える。 CPU2 221、ARB2 222およびSTA 223の値は、図４に、それぞれのステートについて示されている。例えば、WAIT2 305では、CPU2 221はHIGH、ARB2 222もHIGH 、STA 223もHIGHである。かくて、制御信号は第２の処理手段102からのものであり、第２の処理手段は依然としてバス手段103へのアクセスを欲していることが示されている。図２に示されているように、CPU2 221は、コントロール信号の源を制御できるように、マルチプレクサ手段202の選択ピンに直接送り込まれている。システムがリセットされると、同期型ステート・マシン300はIDLE2 301の状態において始動し、第２の処理手段102がバス手段103へのアクセスを要求しないかぎり、この状態にとどまる。第２の処理手段102がバス手段103へのアクセスを要求すると、機構200は、バス手段103が割り込み不可のバス・サイクルにあるか否かによって、WAIT1 302またはPEND2 303のいずれかに変移する。割り込み不可のバス・サイクルでは、機構200はWAIT1 302にとどまる。「ロックされた」バス・サイクルが終了すると、機構200はPEND2 303に変移する。 PEND2 303は、第２の処理手段102がバス手段103へのアクセスを獲得する前の最後の状態である。機構200は、バス手段103が使用中であるかぎり、PEND2 303 にとどまる。第１の処理手段101はバス・マスターであるが、バス手段103が使用中であるかどうかを決定するのはステート・マシン310の機能であり、ステート・マシンは、第１の処理手段101からもたらされる信号と、第１の処理手段101へ送られる信号とに注意している。バス手段103がもはや使用中でなくなるか、第１の処理手段101によって今にも放棄されそうになると、機構200はIDLE1 304に変移する。機構200は、第１の処理手段101がバス手段103へのアクセスを要求しないかぎり、IDLE1 304の状態にとどまる。第１の処理手段101がバス手段103へのアクセスを要求すると、機構200は、バス手段103がロックされたバス・サイクルにあるか否かによって、WAIT2 305またはPEND1 306のいずれかに変移する。ロックされたバス・サイクルでは、そのバス・サイクルが終了するまで機構200はWAIT2 305 にとどまり、サイクルが終了すると機構200はPEND1 306に変移する。 PEND1 306は、第１の処理手段101がバス手段103へのアクセスを獲得する前の最後の状態である。機構200は、バス手段103が使用中であるかぎり、PEND1 306 にとどまる。第１の処理手段102はバス・マスターであるが、バス手段103が使用中であるかどうかを決定するのはステート・マシン320の機能である。バス手段103がもはや使用中でなくなるか、第２の処理手段 102によって今にも放棄されそうになると、機構200はIDLE2 301に変移する。ステート・マシン310と320はいずれも、バス手段103が使用中であるかどうかを指示する。スレーブ装置からRDYまたはBRDYのリターンがあるまでは、処理手段からのADSの表明があると、バス手段103は使用中であるとみなされる。ステート・マシン310と320はまた、表明されたBRDYが有効であるかどうかを決定するために、バス・マスターの処理手段からBLASTを要求する。ステート・マシン310と 320は、新しいステートを登録する前にクロックのチックが１つ余分に必要なので、バス・アクセスの変移がバスの争奪を引き起こすことなく実行可能な範囲でできるだけ速く達成できるように、PEND2 303からIDLE1 304への変移とPEND1 30 6からIDLE2 301への変移は、ステート・マシン310と320が行なうと同様に、同じ信号を直接検討する。同期ステート・マシン220によって発生する値は、基本システム・クロックにおいて、非同期ステート・マシン230に出力される。望ましい具体化例では、第１と第２の処理手段101と102がINTEL486マイクロプロセッサであり、非同期ステート・マシン230は２つのAHOLD信号を出力する（第１の処理手段101へ1AHOLD211 、第２の処理手段102へ2AHOLD212）。INTEL486系のマイクロプロセッサでは、AH OLDまたはアドレス・ホールド（保留）は内部キャッシュ無効化のために設計されており、外部マスターがアドレスをプロセッサに表明することができるように、マイクロプロセッサにアドレス・バスの放棄を強制するものである。INTELのプロトコールは更に、内部キャッシュ・ライン無効化サイクルを始めるためには、EADSまたは外部アドレス有効信号を同時に表明しなければならないとしている。EADS信号なしにAHOLD信号を表明すると、アドレス・ラインのセットは、内部キャッシュになんら影響を与えることなく、「直ちに」放棄される。AHOLD信号を表明することで得られる唯一の副次的な効果は、現行のバス・サイクルの終了時点で、マイクロプロセッサに次のバス・サイクルを止めさせられることである。機構200は、まちがいのない調停を行なってバスの争奪をなくしながら、バスの利用率を最大限に高めることを目標としている。一つの処理装置のバス・サイクルが終了した時点で、他の処理装置からのバス・サイクルが直ちに始まるのが理想的である。しかし、現実では、信号保持時間がこれを難しくしている。特に、INTEL486DX/2 66Mhzのアドレス・ラインは浮動遅延時間が20ナノ秒にもなり、その間に、もしもアドレスが１つ放棄されていたならば、それをマイクロプロセッサによって駆動することが可能である。この遅延のために、通常のINTELバス・サイクル定義の下では、争奪のない連続的なバス・サイクルが不可能になっている。AHOLDを利用することで、制御手段210は、先のサイクル・アドレスと次のアドレスの間のコンテンションを懸念することなしに、バス手段103へのアクセスを委任することができるのである。 INTEL486バス定義を用いた望ましい具体化例では、非同期型ステート・マシン 230は、離散型論理あるいはGAL 16L8などのPALにおいて実行することができる。同期型ステート・マシン230を真ブール論理によって表現した方程式は、次のようになる。これらの方程式の結果、処理手段がADSを表明するか、バス手段103が他のプロセッサによって使用中であるか（すなわち、第１の処理手段101がバス手段103を使用している間に2AHOLDが表明されたか、あるいはその逆）、または他の処理手段がバス手段103へのアクセスを要求している間（"ARB2"）、1AHOLD211と2AHOLD 212の両方が、それぞれの処理手段において表明される。INTEL486バス定義では、ADSの表明と同時にAHOLDが表明された場合、パイプライン効果が起こって、マイクロプロセッサ手段からの返答が次のクロックエッジで起こり、アドレス・ラインのセットが放棄される。かくて、このパイプライン効果のために、アドレス・ラインが放棄される前に、ラッチ手段201は、先述のLATCHADDRESSを用いて適切なアドレスをアドレス・バス103ａにラッチする。こうして、すべてのバス・サイクルについて、表明されたアドレスは、そのバス・サイクルの間に放棄されるアドレス・ラインにラッチされる。 AHOLDを持続することで、バス手段103へのアクセスの移転は達成される。AHOL Dを表明し続けることで、処理手段が次のバス・サイクルを始めることを防ぐことになる。しかし、AHOLDは最初のチックの間にしか表明することができないのに対し、連続するバス・サイクルは処理手段によって開始することができる。たとえば、第１の処理手段101がバス手段103へアクセスしている場合、1AHOLD211 はADS表明の間に表明される。1AHOLD211は持続することができるので、同期ステート・マシン300がPEND2 303の状態にあるとき、第１の処理手段101から起こる次のバス・サイクルを妨げることができる。第１の処理手段101がもはやバス手段103へアクセスしていないときには（IDLE1 304;WAIT2 305; PEND1 306）、バス手段103が使用中の間（"BUSY2"）1AHOLD211は持続される。内部キャッシュを持つマイクロプロセッサが少なくとも１つ含まれるような、望ましい具体化例では、機構200には更に、マイクロプロセッサが内部キャッシュ無効化サイクルを実行できるように、内部キャッシュ無効化手段241が含まれる。このような内部キャッシュ無効化サイクルは、INTEL486系のマイクロプロセッサによって用意されている。上述のように、AHOLD、アドレス、EADSが同時に適用されるや否や、無効化サイクルが始まる。もちろん、もしもデータが内部キャッシュ内になければ、無効化は起こらない。本発明においてAHOLDはほとんど常に活動状態にあるので、キャッシュ無効化サイクルを引き起こすためには、キャッシュ無効化手段241が1EADS/213と2EADS/214を発生することだけが必要になる。これは、同期離散型論理、または20R4GALのようなPALを使うことで、達成できる。INTELで定義されている信号を使って構成した方程式は、次のようなものが考えられる：かくて、外部マスター装置によってEADSが表明されると、または他の処理手段によってメモリ書き込みが開始されると、キャッシュ無効化サイクルが引き起こされる。実際の操作は、バス調停機構が第１の処理装置にバス手段へのアクセスを与えることから始まる。ある処理装置がバス手段へのアクセスを与えられている間に、その装置がバス手段を利用することもあれば利用しないこともある。もしもバス手段が利用されれば、そのバス・サイクルが終了するか、ほとんど終了しそうになるまで、このバス手段は機構によって「使用中」と認識される。本機構は、バス手段が使用中であるかどうかを、第１の処理装置とバス手段からの信号を用いて決定する。第１の処理装置がバスへのアクセスを与えられている間、本機構はアドレス・ラインの第１のセット上のアドレスを、全てのバス・サイクル上のラッチに結び付けて、そのバス・サイクルの間ずっと、適切なバス定義が維持されるようにする。それから本機構は、第１の処理装置にアドレス・ラインの第１セットを即座に放棄させる。かくて、第１の処理装置は現行のバス・サイクルを完了させることができ、アドレス・ラインの最初のセットは、指定された保留時間の間「落ち着いて」いる。これらのステップは、バス手段が使用中でなくなり、第２の処理装置がバス手段へのアクセスを要求するまで繰り返される。第２の処理装置がこのようなアクセスを要求すると、本機構は、第１の処理装置が次のバス・サイクルを開始することを妨げる。この段階、およびアドレス・ラインを放棄する段階は、INTEL486 系マイクロプロセッサを使った望ましい具体化例において、AHOLD信号を使うことで達成される。AHOLD信号が第１の処理装置に対して表明されているかぎり、第１の処理装置はバス・サイクルを開始することはできず、第２の処理装置にバス手段への単独のアクセスを与えることになる。もちろん、第１の処理装置がバス・サイクルにアクセスを与えられている間は、AHOLD信号は第２の処理装置に対して継続的に表明され、第２の処理装置がバス・サイクルを開始することを妨げる。この具体化例では、第１と第２の処理装置のアドレス・ラインをラッチ手段の非バス手段側で一緒に結び付けて、第１と第２の処理装置間に起こり得るキャッシュの無効化が行なえるようにすることができる。また、望ましい具体化例ではラッチ手段が双方向性で、DMAコントローラなど、他のシステム・マスターによる操作の結果、第１および／または第２の処理装置において内部キャッシュを無効化できるようになっている。本発明者は、このバス手段を異なる処理装置と関連させて、介在する論理、バッファおよび遅延が、本機構の適切な操作を保証するために必要となるような方法で使用することも考えている。これらはすべて、本発明が関連する分野について通常の技術を有する者にはよく知られているものである。たとえば、アドレス・バスの要求を使って三相バッファを制御し、処理装置をアドレス・バスから引き離したり、バス・サイクルの終了時に処理装置を停止したりすることもできるであろう。付録の請求において制限が加えられている場合を除き、また、この分野の技術を有するものがこの特許公開を前にして、本発明の範囲から離れることなく、その中で変更と変化を加えることができるかぎりにおいて、上述の説明と図面は、本発明を解説し例示するためだけのものであって、本発明はそれに制限されない。

───────────────────────────────────────────────────── フロントページの続き (81)指定国ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ，ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＭ，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＣＡ，ＣＨ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＬＫ，ＬＵ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，ＳＫ，ＴＪ，ＴＴ，ＵＡ (72)発明者ルードウィッグ、トーマス・イーアメリカ合衆国カリフォルニア州92720、ソルク・イルヴィーン６【要約の続き】方の処理装置(101および102)がシステム・バス(103)を争奪することを防ぐ。第１の処理装置(101)が再びアクセスを要求し、バス(103)が使用中でない場合、制御論理(210)はシステム・バス(103)へのアクセスを第１の処理装置(101)に返還する。

Claims

【特許請求の範囲】１．システム・バス・マスターシップをあるシステム内で割り付ける、高速／低オーバーヘッド・バス調停機構で、そのシステムには以下のものを含むもの、 --上記のシステム内の装置同士をつなぐコミュニケーションの中心的な役割を果たすバス手段で、そのバス手段にはアドレス・バス、データ・バス、コントロール・バスが含まれるもの、 --命令を実行しデータを操作する、第１の処理装置で、アドレス・ラインの第１のセット、データ・ラインの第１のセット、および上記のコントロール信号を含むコントロール・ラインの第１のセットを持つもの、 --命令を実行しデータを操作する、第２の処理装置で、アドレス・ラインの第２のセット、データ・ラインの第２のセット、および上記のコントロール信号を含むコントロール・ラインの第２のセットを持つもの、上記の高速／低オーバーヘッド・バス調停機構は、次のものから構成される： --上記の第１と第２の処理装置の間の接続、および上記のアドレスとコントロール・バスの間の接続を制御する、制御手段； --上記の制御手段の状態に基づいて、上記のコントロール・ラインの第１セットまたは第２セットを上記のコントロール・バスに接続する、マルチプレクサ手段；および --上記のシステムの状態に基づいて、アドレスを上記のアドレス・バスに通過させたりラッチを行なったりするラッチ手段；このアドレスは、上記のアドレス・ラインの第１セット上の第１アドレスと、上記のアドレス・ラインの第２セット上の第２アドレスとの間に競合が起こらないように、制御手段の状態に基づいて、上記の第１または第２の処理装置のどちらかによって排他的に駆動される。２．請求項１による発明で、上記のアドレス・ラインの第１セットと第２セットが互いに、また上記のラッチ手段へ、電気的に接続されているもの。３．請求項２による発明で、上記の第１の処理装置が、内部キャッシュを持つマイクロプロセッサであるもの。４．請求項３による発明で、上記のコントロール・バスがEADSコントロール信号を含み、上記の高速／低オーバーヘッド・バス調停機構が更に、上記の第１の処理装置に内部キャッシュ無効化サイクルを実行させるキャッシュ無効化手段を含むもの。５．請求項４による発明で、上記のコントロール・バスが更にHOLDおよびHLDAコントロール信号を含み、また、上記のラッチ手段が双方向性であるので、外部マスター・トランスファー・サイクル上にある上記の接続された第１と第２のアドレス・ラインへ、上記のアドレス・バス上のアドレスが通過していくもの。６．請求項４による発明で、上記の第２の処理装置が、内部キャッシュを持つマイクロプロセッサであるもの。７．請求項６による発明で、上記のキャッシュ無効化手段が更に、上記の第２の処理装置に内部キャッシュ無効化サイクルを実行させるもの。８．請求項１による発明で、上記の第１の処理装置が、内部キャッシュを持つマイクロプロセッサであるもの。９．請求項８による発明で、上記の高速／低オーバーヘッド・バス調停機構が更に、上記の第１の処理装置に内部キャッシュ無効化サイクルを実行させるキャッシュ無効化手段を含むもの。 10．システム・バス・マスターシップをあるシステム内で割り付ける、高速／低オーバーヘッド・バス調停機構で、そのシステムには以下のものを含むもの --アドレス・バス、データ・バス、コントロール・バスを含むシステム・バスで、そのコントロール・バスには最低限BREQ、LOCK、PLOCK、ADS、RDY、BRDY、B LASTおよびAHOLDのコントロール信号と基本システム・クロックが含まれ、それらのコントロール信号は、INTEL 486系マイクロプロセッサに関連して用いられるバス定義に本質的に一致するもの、 --命令を実行しデータを操作する第１の処理装置で、アドレス・ラインの第１のセット、データ・ラインの第１のセット、および上記のコントロール信号を含むコントロール・ラインの第１のセットを持つもの、 --命令を実行しデータを操作する第２の処理装置で、アドレス・ラインの第２のセット、データ・ラインの第２のセット、および上記のコントロール信号を含むコントロール・ラインの第２のセットを持つもの、上記の高速／低オーバーヘッド・バス調停機構は、次のものから構成される： --上記の第１と第２の処理装置の間の接続、および上記のアドレスとコントロール・バスの間の接続を制御する、制御手段； --上記の制御手段の状態に基づいて、上記のコントロール・ラインの第１セットまたは第２セットを上記のコントロール・バスに接続する、マルチプレクサ手段；および --上記のシステムの状態に基づいて、アドレスを上記のアドレス・バスに通過させたりラッチを行なったりするラッチ；このアドレスは、上記のアドレス・ラインの第１セット上の第１アドレスと、上記のアドレス・ラインの第２セット上の第２アドレスとの間に競合が起こらないように、制御手段の状態に基づいて、上記の第１または第２の処理装置のどちらかによって排他的に駆動される。 11．請求項10による発明で、上記のアドレス・ラインの第１セットと第２セットが互いに、また上記のラッチ手段へ、電気的に接続されているもの。 12．請求項11による発明で、上記の第１のマイクロプロセッサが内部キャッシュを持ち、上記のコントロール・バスが更にEADSコントロール信号を含み、上記の高速／低オーバーヘッド・バス調停機構が更に、上記の第１マイクロプロセッサに内部キャッシュ無効化サイクルを実行させるキャッシュ無効化手段を含むもの。 13．請求項12による発明で、上記のコントロール・バスが更にHOLDおよびHLDAコントロール信号を含み、また、上記のラッチ手段が双方向性であるので、外部マスター・トランスファー・サイクル上にある上記の接続された第１と第２のアドレス・ラインへ、上記のアドレス・バス上のアドレスが通過していくもの。 14．請求項12による発明で、上記の第２のマイクロプロセッサが内部キャッシュを持ち、上記のキャッシュ無効化手段が更に、上記の第２のマイクロプロセッサに内部キャッシュ無効化サイクルを実行させるもの。 15．請求項10による発明で、上記の第１のマイクロプロセッサが内部キャッシュを持ち、上記の高速／低オーバーヘッド・バス調停機構が更に、上記の第２のマイクロプロセッサに内部キャッシュ無効化サイクルを実行させるキャッシュ無効化手段を含むもの。 16．命令を実行しデータを操作するためのマルチプロセッサ・コンピュータ機構で、そのマルチプロセッサ・コンピュータ機構は割り込みコントローラからの割り込みを受け、更に、そのマルチプロセッサ・コンピュータ機構は、アドレス・バス、データ・バス、コントロール・バスを持つシステム・バスに接続されており、そのコントロール・バスは、INTEL 486系あるいはその同種のマイクロプロセッサに関連して用いられるバス定義に一致しており、そのマルチプロセッサ・コンピュータ機構の構成物は次のようであるもの： --命令を実行しデータを操作する第１の処理装置で、アドレス・ラインの第１のセット、データ・ラインの第１のセット、およびコントロール・ラインの第１のセットを持つもの； --命令を実行しデータを操作する第２の処理装置で、アドレス・ラインの第２のセット、データ・ラインの第２のセット、およびコントロール・ラインの第２のセットを持つもの； --上記のデータ・ラインの第１のセットと上記のデータ・ラインの第２のセットが、上記のデータ・バスに電気的に接続されたもの； --上記のアドレス・ラインの第１セットが、上記のアドレス・ラインの第２セットに電気的に接続されて、一元のアドレス・ラインのセットを形成するもの； --ラッチ信号の表明があった場合のみ、上記の一元アドレス・ライン上のアドレスを、上記のアドレス・バスにつなぐラッチ手段、 --上記のラッチ手段で、更に、上記のラッチ信号が表明されていない間は、上記の一元アドレス・ライン上のアドレスを、上記のアドレス・バスの上へ通過させるもの； --入力として、上記のコントロール・ラインの第１セット、上記のコントロール・ラインの第２セット、および選択信号を受け取るマルチプレクサ手段で、そのマルチプレクサ手段は、上記の選択信号に基づいて、上記のコントロール・ラインの第１または第２セットのうち１つを、上記のコントロール・バスの一部に電気的に接続するもの；および --上記の第１と第２の処理装置の各々に、上記のシステム・バスへの排他的なアクセスを与える制御装置、 --上記の選択信号、上記のラッチ信号、第１のAHOLD信号と第２の AHOLD信号を発生する制御手段で、その第１と第２のAHOLD信号はそれぞれ、操作可能な状態で、上記の第１と第２の処理装置に接続されているもの、 --上記の第１のAHOLD信号で、第１のバス・サイクルの間に、即座に上記のアドレス・ラインの第１セットを放棄し、その第１のバス・サイクルの終了時点で次のバス・サイクルを妨害するように、上記の第１の処理手段に強制するもの、 --上記の第２のAHOLD信号で、第２のバス・サイクルの間に、即座に上記のアドレス・ラインの第２セットを放棄し、その第２のバス・サイクルの終了時点で次のバス・サイクルを妨害するように、上記の第２の処理手段に強制するもの。 17．請求項16による発明で、上記の第１の処理手段が、内部キャッシュを持つIN TEL 486系あるいはその同種のマイクロプロセッサであるもの。 18．請求項17による発明で、上記のマイクロプロセッサ・コンピュータ機構が更に、上記の第１の処理手段に内部キャッシュ無効化サイクルを実行させるキャッシュ無効化手段を含むもの。 19．請求項18による発明で、上記のラッチ手段が双方向性であるので、上記のアドレス・バス上のアドレスが、上記の一元アドレス・ラインの上へ通過していくことができ、その結果、上記の第１と第２の処理手段のアドレス・ピンの上へ通過していくことができるもの。 20．請求項18による発明で、上記の第２の処理手段が、INTEL 486系の内部キャッシュを持つマイクロプロセッサであり、上記のキャッシュ無効化手段が更に、上記の第２の処理手段に内部キャッシュ無効化サイクルを実行させるもの。 21．高速／低オーバーヘッド・バス調停機構をシステム内で用いるための方法で、以下のものを含むもの、 --システム内の装置同士をつなぐコミュニケーションの中心的な役割を果たすバス手段で、そのバス手段にはアドレス・バス、データ・バス、コントロール・バスが含まれるもの； --命令を実行しデータを操作する第１の処理装置で、アドレス・ラインの第１のセット、データ・ラインの第１のセット、およびコントロール・ラインの第１のセットを持つもの、 --命令を実行しデータを操作する第２の処理装置で、アドレス・ラインの第２のセット、データ・ラインの第２のセット、およびコントロール・ラインの第２のセットを持つもの、 --コントロール・ラインの第１セットまたは第２セットのいずれかを、コントロール・バスに接続するマルチプレクサ、 --アドレス・ラインの第１または第２のセットのいずれかから送られるアドレスを、アドレス・バスにつないだり通過させたりするラッチ、この方法は次のようなステップから構成される： (a) 第１の処理装置に、バス手段へのアクセスを与える； (b) 第１の処理装置からの信号を使って、バス手段が使用中であるかどうかを判断する； (c) アドレス・ラインの第１のセット上のアドレスをラッチにつなぐ； (d) 第１の処理装置に、アドレス・ラインの第１セットを即座に放棄させる； (e) バス手段が使用中でない状態で第２の処理装置がバス手段へのアクセスを要求するまで、(a)から(d)までのステップを繰り返す； (f) 第１の処理装置が次のバス・サイクルを開始するのを妨げる； (g) 第２の処理装置に、バス手段へのアクセスを与える； (h) 第２の処理装置からの信号を使って、バス手段が使用中であるかどうかを判断する； (i) アドレス・ラインの第２のセット上のアドレスをラッチにつなぐ； (j) 第２の処理装置に、アドレス・ラインの第２セットを即座に放棄させる； (k) バス手段が使用中でない状態で第１の処理装置がバス手段へのアクセスを要求するまで、(g)から(j)までのステップを繰り返す； (l) 第２の処理装置が次のバス・サイクルを開始するのを妨げる； (m) ステップ(a)に戻り、システムがリセットされるか、パワーダウンされるまで、(a)から(m)までのステップを繰り返す。 22．以下のものを含むシステムにおいて、高速／低オーバーヘッドのバス調停を行ないながら、２つの処理装置間でシステム・バスをシェアするための方法、 --アドレス・バス、データ・バス、コントロール・バスを持つシステム・バスで、そのコントロール・バスには最低限BREQ、LOCK、PLOCK、ADS、BLAST、RDY、 BRDY、およびAHOLDのコントロール信号と基本システム・クロックが含まれ、それらのコントロール信号は、INTEL 486系または同種のマイクロプロセッサに関連して用いられるバス定義に本質的に一致するもの、 --命令を実行しデータを操作する第１の処理装置で、アドレス・ラインの第１のセット、データ・ラインの第１のセット、およびコントロール・ラインの第１のセットを持つもの、 --命令を実行しデータを操作する第２の処理装置で、アドレス・ラインの第２のセット、データ・ラインの第２のセット、およびコントロール・ラインの第２のセットを持つもの、 --上記のコントロール・ラインの第１セットと第２セットのいずれをコントロール・バスに出力するか、選択するマルチプレクサ、 --アドレス・ラインの第１と第２のセットから送られてくるアドレスをアドレス・バスにつないだり通過させたりするラッチで、それらのアドレス・ラインのセットはラッチへの入力として共に電気的に接続されており、ラッチは更にアドレス・バスに接続されているものこの方法は次のようなステップから構成される： (a) 第１の処理装置に、システム・バスへのアクセスを与える；このステップには、第２の処理装置にAHOLD信号を表明してそれを持続するというサブステップが含まれ、第２の処理装置がバス・サイクルを始められないようにする； (b) その一部が第１の処理装置から送られてくる信号を使って、システム・バスが使用中であるかどうかを判断する； (c) アドレス・ラインの第１のセット上のアドレスをラッチにつなぐ； (d) 第１の処理装置にAHOLD信号を表明して、アドレス・ラインの第１セットを即座に放棄させる； (e) システム・バスが使用中でない状態で第２の処理装置がシステム・バスを要求するまで、(a)から(d)までのステップを繰り返す； (f) 第２の処理装置がシステム・バスを要求した時点で、第１の処理装置へのAHOLD信号を維持し、現行のバス・サイクルの完了時点で第１の処理装置が次のバス・サイクルを開始するのを妨げる； (g) AHOLD信号を第２の処理装置から解除して、第２の処理装置がシステム・バスヘアクセスできるようにする； (h) その一部が第２の処理装置から送られてくる信号を使って、システム・バスが使用中であるかどうかを判断する； (i) アドレス・ラインの第２のセット上のアドレスをラッチにつなぐ； (j) 第２の処理装置にAHOLD信号を表明して、アドレス・ラインの第２セットを即座に放棄させる； (k) システム・バスが使用中でない状態で第１の処理装置がシステム・バスを要求するまで、(g)から(j)までのステップを繰り返す； (l) ステップ(a)に戻り、システムがリセットされるか、パワーダウンされるまで、(a)から(l)までのステップを繰り返す。