JPH09501254A - 同期ｄｒａｍシステムにおけるリフレッシュを実施する方法および装置 - Google Patents

Abstract

(57)【要約】 内部リフレッシュを備える同期式ＤＲＡＭシステムが、ＤＲＡＭに接続された発振器またはメモリ制御装置によって発せられたリフレッシュ信号によって制御される。発振器をプロセッサまたはメモリ制御装置上に設置することにより、特に、信号を操作条件の変化の影響を受けにくい水晶発振子から得ることができ、リフレッシュの周波数のよりすぐれた制御が達成される。発振器は、バスまたは信号線上のリフレッシュ信号をＤＲＡＭに送り、リフレッシュ・アドレス・カウンタが増分され、リフレッシュ・アドレス・カウンタによって識別された行がリフレッシュされるようになっている。

Description

【発明の詳細な説明】 同期ＤＲＡＭシステムにおけるリフレッシュを実施する方法および装置 発明の背景 １．発明の分野 本発明は、システム内の同期ダイナミック・ランダム・アクセス・メモリをリ フレッシュする方法および装置に関する。 ２．技術の背景 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）コンポーネントは、 今日のディジタル・システムに廉価なソリッド・ステート技術をもたらしている 。ディジタル情報は、コンデンサの二次元アレイ上に蓄積された電荷の形態で維 持される。ＤＲＡＭアレイにアクセスするために、行アドレスが設けられる（そ してラッチに保持される）。このアドレスは、アレイのワード線の１つを選択す ることにより、ＤＲＡＭの１つの行を選択する。他のワード線は選択されない。 書込み操作の場合は、列増幅器の内容が、トランジスタの選択された行を通じて コンデンサの行に記憶される。読取り操作の場合は、コンデンサ行の内容が、ト ランジスタの選択された行およびビット線を通じて列増幅器に送られる。 読取り操作中に行われる感知操作は、破壊的であり、コンデンサ行を記憶操作 で再書込みすることを必要とする。列増幅器は、選択されたコンデンサ行に記憶 される時にその内容が破壊されないようにラッチされている。各コンデンサの電 荷は、感知操作中に破壊され、その上、漏洩メカニズムのために時間の経過と共 に絶えず失われていく。このリーク電流は、処理および操作条件に依存している ため、コンポーネントごとに変動し、また単一のコンポーネントの記憶装置セル ごとにも変動する。リーク電流はまた、温度（高温は多くの漏洩を引き起こす） に大きく依存しており、コンポーネントによって使用される供給電圧にはわずか に依存している。漏洩があるため、記憶装置セルは定期的にその電荷をリフレッ シュしなければならない。たとえば、タイミング・パラメータｔ_ref,maxを使っ て、 適切なデータ保持を保証するために、すべてのセルが、再読取りおよび再書込み を少なくとも１度行わなければならない間隔を示す。ＤＲＡＭの内部構造を第１ 図に示す。 ＤＲＡＭには２つのタイプ、同期式および非同期式がある。同期式ＤＲＡＭに おいては、時間基準は、制御装置／プロセッサおよびＤＲＡＭコンポーネント間 で共用されており、ＤＲＡＭに送られた制御信号からは独立している。非同期式 ＤＲＡＭにおいては、制御信号は非同期式でタイミング情報を伝送する。 同期式システムにおいて、ＤＲＡＭは電源低下状態で動作することができる。 電源低下とは、コンポーネントが低電力で動作し、内部クロックが動作していな いため、同期して動作しない状態である。 リフレッシュは多くの方法で行うことができる。本明細書において外部プロセ スと呼ぶ１つの方法では、リフレッシュを行うタイマ源である時間基準、および リフレッシュ行アドレス・カウンタがＤＲＡＭの外側にある。内部リフレッシュ ・プロセスと呼ぶ第２の方法では、時間基準もリフレッシュ行アドレス・カウン タも共にＤＲＡＭの内部にある。混合リフレッシュ・プロセスと呼ばれる第３の 方法では、時間基準はＤＲＡＭの外部にあり、リフレッシュ行アドレス・カウン タはＤＲＡＭの内部にある。 第２図は、外部リフレッシュを備える非同期式ＤＲＡＭ、およびＤＲＡＭをプ ロセッサまたはメモリ制御装置コンポーネントに接続する制御線、アドレス線、 データ線を備えるメモリ・システムを示している。この例においては、ＤＲＡＭ は非同期インターフェースを使用している。外部システムから加えられるクロッ クはない。制御信号のパルスで、ＤＲＡＭは自身の内部クロックを生成する。ア ドレス線上の行アドレスを転送することにより、またＲＡＳ制御信号をアサート することにより、読取りまたは書込みアクセスが開始して、ＤＲＡＭ内にそのア ドレスをラッチする。行アドレスのアサートにより、所望の行が列増幅器によっ て感知される。ＲＡＳ制御信号がアサートされた後、列アドレスは、多重アドレ ス線上に転送され、ＣＡＳ制御信号がアサートされて、そのアドレスがラッチさ れるようになっている。このアドレスは、感知された行から所望のデータ・ワー ドを選択する。読取りアクセスの場合には、このワードは、プロセッサまたはメ モリ制御装置に送り返される。書込みアクセスの場合には、データ線上の情報は 、列増幅器内に書き込まれ、変更行がメモリ・アレイに戻される。通常は、リフ レッシュ操作に読取りアクセスが使用できるが、利用されない列アドレスも転送 されてしまうので最適とは言えない。 外部リフレッシュは、通常、行アドレスのみの転送とＲＡＳのアサートによっ て行われる。これによって、行が感知され記憶され、しかもそれを最短の所要時 間で行うことができる。外部リフレッシュの１つの欠点は、リフレッシュ中の現 在の行を識別するカウント値がプロセッサまたはメモリ制御装置内に保持される ことが必要なことである。混合リフレッシュを備える非同期式ＤＲＡＭの中には 、リフレッシュ・カウンタを含むものもある。専用信号または既存信号の組合せ （ＲＡＳ、ＣＡＳ）は、このカウンタ内の行アドレスをリフレッシュさせ、カウ ンタを増分するために使用される。 第３図は覚醒状態にある同期式ＤＲＡＭを示している。ＤＲＡＭは、ＤＲＡＭ 内のリフレッシュ・アドレス・カウンタを含む混合リフレッシュを利用している 。覚醒状態にある間、同期式ＤＲＡＭは、外部リフレッシュもしくは混合リフレ ッシュのいずれかをサポートすることができる。情報が高速で転送されるので、 同期インターフェースが望ましい。しかし同期インターフェースはまた、非同期 インターフェースよりも多くの電力を要する。電力消費の増加は、稼動中に交流 電流を損失するＤＲＡＭが受けるクロック信号が原因になっている。同期式ＤＲ ＡＭは、リフレッシュ・アドレス・カウンタを備える非同期式ＤＲＡＭと全く同 様に、リフレッシュ・アドレス・カウンタ内に位置する行アドレスのリフレッシ ュを始動させるために、同期制御信号を使用する。 ＤＲＡＭの重要な適用領域は、携帯用電算処理システムの分野である。ここで は、ＤＲＡＭが最小限の電力消費で長期にわたり情報を記憶装置セルに保持でき ることが要求される。リフレッシュを行うために同期インターフェースを覚醒す るエネルギー・コストは高すぎる。この要求への１つの解決法は、電源低下状態 で内部リフレッシュを施すことである。同期インターフェース電力の損失を避け るため、内部クロックを使用禁止にすることは可能であるが、これは同期信号の 使用を妨げてしまう。リフレッシュ・アドレス・カウンタは、それを駆動する発 振器と共にＤＲＡＭ内に含まれることもある。リフレッシュ・モードが開始する と、ＤＲＡＭインターフェースは電源が低下され、発振器だけが動作している。 たとえばｔ_ref,max／ｎ_row（ここでｎ_rowはＤＲＡＭ内の行数）のような、周期 的間隔で、リフレッシュ・アドレス・カウンタが増分され、選択行が感知されて 記憶される。電力低下状態における内部リフレッシュを備える同期式ＤＲＡＭは 、第４図に示されている。 しかし、低電力リフレッシュ・モードのＤＲＡＭ内に発振器を配置することに は欠点がある。通常は、この発振器は、テスト時には粗い調整能力を有するトラ ンジスタとコンデンサを使用して（ポリシリコン・プログラミング・ヒューズを 使用して）実現される。このような回路は、温度と電圧のような、処理条件に対 する広範囲な発振器の周期および動作条件に対する広範囲な発振器周期を生成す る。さらに、発振器が繰り返そうとする最小リフレッシュ周期は、処理条件にわ たってより大きな変動が生じ、かつより大きいが予測可能な温度に対して変動す る。実際には、ｔ_ref,maxパラメータは、ＤＲＡＭの最悪の場合の温度における すべての記憶装置セルに対するテストによって保証される。最大発振器周期パラ メータ、ｔ_osc,maxは、そのｔ_osc,maxがｔ_ref,max／ｎ_row未満であるように、十 分なマージンをとっている。したがって、以下の条件が満たされなければならな い。 ｔ_osc,min＜ｔ_osc,max＜ｔ_ref.max／ｎ_row 上記のように、最小発振器周期ｔ_osc,min値は、処理条件および操作条件の範囲 を考慮すると、ｔ_ref,max／ｎ_row値の３分の１から１０分の１になり、ＤＲＡＭ が必要以上にリフレッシュを行うためにより多くの電力を損失していることを示 している。さらに、ｔ_ref,max値は通常、周囲温度の１０°の下降につき幾何級 数的に、たとえば２倍ずつ増加する。これは、冷却システムにおいてｔ_ref,max 値がより高く、上記の不等式におけるｔ_osc,maxおよびｔ_ref,max間の不均衡をよ り大きくすることを意味する。 システムのレベルにおいては、同期式ＤＲＡＭを電源低下状態および覚醒状態 にすることによって、内部リフレッシュ・メカニズムを同期インターフェースと 同期させる必要があるので、待ち時間が生じる。 発明の要旨 発振器周期が、リフレッシュ周波数を示すｔ_ref,maxパラメータにより一致し ている場合、電力損失を大きく減少させることができる。これは、発振器を、Ｄ ＲＡＭからＤＲＡＭに接続されているプロセッサまたはメモリ制御装置に移動さ せることによって達成できる。プロセッサまたはメモリ制御装置上に実装される 発振器には、水晶発振子のように操作条件の影響を受けにくい正確な時間基準か ら得られた時間基準を使用することが好ましい。そうすると、ｔ_osc,min値およ びｔ_osc,max値を実質上同じになるように制御できるようになる。発振器は、同 期インターフェースが電源低下状態にある間動作状態に維持されているＤＲＡＭ インターフェースの部分へ接続する線上にリフレッシュ信号を送る。リフレッシ ュ・アドレス・カウンタは、プロセッサまたはメモリ制御装置からＤＲＡＭに送 られる情報を最小にするために、ＤＲＡＭ上に位置するままとする。さらに、こ のアーキテクチャにより、プロセッサまたはメモリ制御装置にアクセス可能なセ ンサで周囲温度を測定することが可能であり、この情報を使用して制御装置上の 発振器をその温度におけるＤＲＡＭのｔ_ref,max値に一致するように調整するこ とができる。温度センサを各ＤＲＡＭごとに設けなければならない従来の方法に 対して、これは前システムにセンサが１つしか必要でないため、さらに最適であ る。 図面の簡単な説明 本発明の目的、特徴および利点は、以下の詳細な記述により、当業者に明らか となろう。ここで、 第１図は、従来技術によるＤＲＡＭの内部構造を示すブロック図である。 第２図は、従来技術による、プロセッサまたはメモリ制御装置に接続された、 外部リフレッシュを備える非同期式ＤＲＡＭを示すブロック図である。 第３図は、覚醒状態にあり、ＤＲＡＭ内のリフレッシュを行う論理を含む混合 リフレッシュを利用する、従来技術による同期式ＤＲＡＭを示すブロック図であ る。 第４図は、電源低下状態にある、内部リフレッシュを備えた従来技術の同期式 ＤＲＡＭを示すブロック図である。 第５図は、本発明によるＤＲＡＭのブロック図である。 発明の詳細な説明 以下の記述においては、説明を目的として、本発明のより深い理解のために多 くの詳細について述べる。しかし、当業者には、こうした特定の詳細は本発明の 実施のために必要ではないことが明らかであろう。他の例においては、本発明を 必要以上に不明確にしないため、周知の電気的構造および回路をブロック図の形 態で示す。 同期式ＤＲＡＭシステムにおけるリフレッシュをよりよく制御するために、発 振器をプロセッサまたはメモリ制御装置に移動させる。発振器によって生成され るリフレッシュ信号は、バス信号線などの信号線を介してＤＲＡＭに入力される 。ＤＲＡＭは、リフレッシュ中の行を追跡し、必要な論理が各行をリフレッシュ できるようにする論理を含んでいる。プロセッサまたはメモリ制御装置上で生成 された発振器信号は、水晶発振子のような操作条件の影響を受けにくい正確な時 間基準から得ることが好ましい。そうすると、パラメータｔ_osc,minおよびｔ_{osc ,max} 値が実質上同じになるように制御することができるようになる。ほとんどの システムは、最も低い電源低下状態にあってもリアル・タイム・クロックを維持 しているので、プロセッサ上には便利な時間基準があることになる。発振器は、 ＤＲＡＭインターフェースの覚醒または動作可能状態を維持する小さな部分に接 続されている線上にリフレッシュ信号を送る。しかし、リフレッシュ論理のすべ てがプロセッサに移動されたわけではない。プロセッサとＤＲＡＭ間で通信され る情報量を最小にするために、リフレッシュ・アドレス・カウンタおよび関連論 理はＤＲＡＭ上に維持される。さらに、プロセッサ上に発振器を配置することに より、プロセッサまたはメモリ制御装置によってアクセス可能なセンサで周囲温 度 を測定することが可能になり、この情報を使用して発振器出力を、その特定の温 度におけるＤＲＡＭのｔ_ref,max値に一致するように調整することができる。こ の手法は、複数のＤＲＡＭを含む可能性のある全システムに必要な温度センサが ただ１つなので、経済性に優れている。さらに、最良の内部リフレッシュの計算 は複雑であるため、その計算を中央で行う方がより経済的である。 さらに、中央制御は、より効果的に電源低下状態へ入りかつ出る。最後に、中 央制御は、リフレッシュのグループ化を正確に行うことができる。たとえば、バ ースト内のグループ化ラインにより、システムは電力を最適に使用でき、また他 のメモリＤＲＡＭのためにＤＲＡＭを最適に使用することができる。 本発明によるＤＲＡＭを第５図に示す。ＤＲＡＭ５００は、バス構造５０５、 ５１０、５１５、５２０などの信号線を通じて接続されている。ＤＲＡＭは、メ モリ・アレイ５２５、列アドレス５３０、行アドレス・レジスタ５３５、列増幅 器５４０、リフレッシュ・アドレス・カウンタ５４５およびマルチプレクサ５５ ０を含んでいる。リフレッシュ・アドレス・カウンタ５４５は、現在リフレッシ ュされている行を識別するために使用される。リフレッシュ・アドレス・カウン タは、マルチプレクサ５５０によって行アドレス・レジスタ５３５と多重化され 、メモリ・アレイ５２５に行アドレスを与える。 プロセッサまたはメモリ・カウンタ５６０は、特定の行をリフレッシュするリ フレッシュ・アドレス・カウンタ５４５を増分するためにＤＲＡＭ５００に入力 されるリフレッシュ信号５０５を生成する発振器５６５を含んでいる。発振器信 号は、操作条件の影響を受けにくい正確な時間基準から得られたものであること が好ましい。さらに、最も低い電力低下状態にあっても、ほとんどの携帯システ ムはリアル・タイム・クロックを維持しているため、プロセッサ・クロックは、 リフレッシュ・クロックを生成する便利な時間基準となる。低電力操作条件にあ っても、ＤＲＡＭの一部は、覚醒または電源投入状態に維持されている。具体的 には、発振器５６５によって出力されるリフレッシュ信号５０５がリフレッシュ ・アドレス・カウンタ５４５によって受信されて、識別行のリフレッシュが行わ れるように、リフレッシュ・アドレス・カウンタ５４５はイネーブルされる。プ ロセッサまたはメモリ制御装置５６０からＤＲＡＭ５００に送られる情報を最小 にすることが重要なので、リフレッシュ・アドレス・カウンタ５４５は、ＤＲＡ Ｍに配置される。ＤＲＡＭが低電力モードにない時、他の機能を行ったり、プロ セッサとＤＲＡＭ間の他の信号を転送するように、リフレッシュ信号線５０５を 設計できることに留意されたい。 代替実施例では、周囲温度を測定するために温度センサ５７０がプロセッサま たはメモリ制御装置５６０に取り付けられ、発振器をその温度におけるＤＲＡＭ のｔ_ref,max値に一致するように調整するようになっている。各ＤＲＡＭにセン サを設ける場合に比べ、プロセッサに必要な温度センサはただ１つなので、発振 器がプロセッサ上に配置されると、この手法は経済性が高い。 本発明は、好ましい実施例と共に記述されてきた。上記の記述を考慮して、多 くの代替、変更、変形および使用が可能であることが、当業者には明らかであろ う。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ，ＣＧ ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ，ＳＮ， ＴＤ，ＴＧ)，ＡＴ，ＡＵ，ＢＢ，ＢＧ，ＢＲ，ＢＹ， ＣＡ，ＣＨ，ＣＮ，ＣＺ，ＤＥ，ＤＫ，ＥＳ，ＦＩ，Ｇ Ｂ，ＧＥ，ＨＵ，ＪＰ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＫ ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，ＭＮ，ＭＷ，ＮＬ，ＮＯ， ＮＺ，ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＩ，Ｓ Ｋ，ＴＪ，ＴＴ，ＵＡ，ＵＺ，ＶＮ (72)発明者 ディロン，ジョン・ビイ アメリカ合衆国 94306 カリフォルニア 州・パロ アルト・モンロー ドライブ・ 177 (72)発明者 ファームウォルド，マイケル・ピイ アメリカ合衆国 94028 カリフォルニア 州・ポートラ ヴァレイ・ゴールデン オ ーク ドライブ・90 (72)発明者 ホロヴィッツ，マーク・エイ アメリカ合衆国 94306 カリフォルニア 州・パロ アルト・コロンビア ストリー ト・2024 (72)発明者 グリフィン，マシュウ・エム アメリカ合衆国 94040 カリフォルニア 州・マウンテンビュー・アプリコット レ イン・360

Claims (1)

1. 【特許請求の範囲】 １．エレメントのメモリ・アレイと、 アクセスされるアレイ内のメモリ・エレメントの行アドレスを受け取る行ア ドレス・レジスタと、 受け取った行アドレスによって識別されるメモリ・アレイの行を感知し、感 知された行を記憶する列増幅器と、 ＤＲＡＭが電力低下状態にある時にリフレッシュされる行を識別する、リフ レッシュ信号によって増分されたリフレッシュ・アドレス・カウンタとを含む、 少なくとも１つの同期式ＤＲＡＭと、 リフレッシュ信号を生成する正確な時間基準手段を備えるＤＲＡＭ制御手段と 、 リフレッシュ・アドレス・カウンタを増分し、リフレッシュ・アドレス・カウ ンタによって識別された少なくとも１つの行を、行を感知してメモリ行を記憶す る列増幅器によってリフレッシュさせるため、リフレッシュ信号をＤＲＡＭ制御 手段からＤＲＡＭのリフレッシュ・アドレス・カウンタに送る通信手段と を含みメモリ・アレイ内のデータが電源低下状態においてリフレッシュされるこ とを特徴とする、電源低下状態での混合リフレッシュを備える同期式ダイナミッ ク・ランダム・アクセス・メモリ（ＤＲＡＭ）システム。 ２．正確な時間基準手段がプロセッサからのリフレッシュ信号を生成することを 特徴とする請求項１に記載の同期式ＤＲＡＭシステム。 ３．正確な時間基準手段が、所定の周波数でリフレッシュ信号を生成する水晶発 振子を含むことを特徴とする、請求項１に記載の同期式ＤＲＡＭシステム。 ４．システムが複数のＤＲＡＭを含み、通信手段が、ＤＲＡＭ内の少なくとも１ つの行がリフレッシュ信号の受信によってリフレッシュされるように、生成され たリフレッシュ信号を各ＤＲＡＭ内のリフレッシュ・アドレス・カウンタに送る ことを特徴とする請求項１に記載の同期式ＤＲＡＭシステム。 ５．ＤＲＡＭ制御手段が、さらに、リフレッシュを要するアレイの周波数を変化 させる温度変化にしたがってリフレッシュ信号の周波数を調整するための、リフ レッシュ発振器手段に接続された温度センサを含むことを特徴とする請求項１に 記載の同期式ＤＲＡＭシステム。 ６．ＤＲＡＭ制御手段が、複数行をリフレッシュするためにリフレッシュ信号を バーストとしてグループ化する手段を含むことを特徴とする請求項１に記載の同 期式ＤＲＡＭシステム。 ７．正確な時間基準手段が、メモリ制御装置を含むことを特徴とする請求項１に 記載の同期式ＤＲＡＭシステム。 ８．ＤＲＡＭシステムが、通常動作状態と、電力消費量を最小にするために装置 の電源が低下されている電源低下状態とを備え、電源低下状態中にリフレッシュ 信号を受け取った時にリフレッシュ・アドレス・カウンタが増分され識別行がリ フレッシュされるように、前記したメモリ・アレイの混合リフレッシュが、リフ レッシュ・アドレス・カウンタを「覚醒」状態に維持されて、電源低下状態中に 動作可能であることを特徴とする請求項１に記載の同期式ＤＲＡＭシステム。 ９．メモリ制御手段と、複数のメモリ・エレメントを備える少なくとも１つのＤ ＲＡＭとを含む同期式ＤＲＡＭシステム内で電源低下状態中にメモリ・エレメン トの混合リフレッシュを行う方法において、 リフレッシュを要するメモリ・アレイ行における周波数に対応する周波数のリ フレッシュ信号を、メモリ制御手段において生成するステップと、 リフレッシュ信号をＤＲＡＭに送るステップと、 リフレッシュ信号を受け取ったときリフレッシュ・アドレス・カウンタを増分 するステップと、 リフレッシュ・アドレス・カウンタによって識別された行をリフレッシュする ステップと を含む電源低下状態中にメモリ・エレメントの混合リフレッシュを行う方法。 １０．メモリ制御手段において温度を感知するステップと、 感知された温度において必要とされるメモリ・アレイのリフレッシュの周波数 を考慮して、感知された温度に応じてリフレッシュ信号の周波数を調節するステ ップとをさらに含む請求項９に記載の方法。 １１．メモリ制御手段と、複数のメモリ・エレメントを備える少なくとも１つの ＤＲＡＭとを含む同期式ＤＲＡＭシステム内で電源低下状態中にメモリ・エレメ ントの混合リフレッシュを行う方法において、 複数のリフレッシュ信号を、メモリ制御手段において生成するステップと、 リフレッシュ信号をバーストとしてＤＲＡＭに送るステップと、 ＤＲＡＭ内のリフレッシュ・カウンタを増分し、リフレッシュ・カウンタによ って識別された各行を、バーストの形で受け取った各リフレッシュ信号ごとにリ フレッシュするステップと を含む電源低下状態中にメモリ・エレメントの混合リフレッシュを行う方法。