JPS6061992A - 擬似スタティックメモリ - Google Patents

擬似スタティックメモリ

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JPS6061992A
JPS6061992A JP58169773A JP16977383A JPS6061992A JP S6061992 A JPS6061992 A JP S6061992A JP 58169773 A JP58169773 A JP 58169773A JP 16977383 A JP16977383 A JP 16977383A JP S6061992 A JPS6061992 A JP S6061992A
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JP
Japan
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timer
low level
cycle
high level
level
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JP58169773A
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JPH0312393B2 (ja
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Yasaburo Inagaki
稲垣　彌三郎
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NEC Corp
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NEC Corp
Nippon Electric Co Ltd
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/406—Management or control of the refreshing or charge-regeneration cycles

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリに関する。
半導体メモリは微細加工技術の進歩と共に集積度の向上
がなされてきた。特にダイナミックメモリではメモリセ
ルの構造が簡単であるため、高集積化が可能であシ低価
格という利点がある。ところがメモリセルがダイナミッ
ク回路であるため、スタンドバイ時にもメモリセルの内
容をリフレッシ−しなければならず外部コントロール系
が複雑になるという欠点があった。
この欠点を改善するため４、内部リフレツクエ回路を内
蔵し、スタンドバイ時に自動的にリフレッシユを行なう
擬似スタティックメモリの開発が行なわれるようになっ
てきた。ところが従来の内部リフレッシュ回路に用いら
れているタイマ回路はオシレータの出力を分周している
ためタイマ周期は高温で長くなり、−万メモリセルのホ
ールド特性は高温で悪くなるという相予盾した特性をも
っている。そのため設計の段階では高温でのタイマ周期
をメモリセルのリフレツシェ周期よシ短かくする必要が
ある。その結果低温では不必要にリフレッシ−を行なう
ことにな〕、消費電力が大きくなるという欠点があった
。
本発明の目的は上記の欠点を改善したメモリを提供する
ことにある。
本発明はセルフリフレッシュ時に、特定の入力端子のハ
イ又はロウレベルを検出して、低温状態ではタイマ周期
を長くし、消費電力を少なくすることを特徴とする。
以下図面を用いて詳細に説明する〇 タイマ回路の従来例を第１図に示す。トランジスタＱｌ
−Ｑ＝及び容量Ｃｓ、Ｃ４からなるインバータ３段のオ
シレータ部と、トランジスタＱ７〜Ｑ９及び容量（、＋
　、Ｃ２からなるチャージポンプ部と、トランジスタＱ
＋ｏ　＋　Ｑｏからなる出力インバータ部で構成されて
いる。トランジスタＱ　’　ｌ　Ｑ３１　Ｑ’　ＩＱ７
１ＱＩＯはＰチャネルトランジスタをトランジスタＱ２
１Ｑ４１Ｑ６１Ｑ８　、Ｑｓ　ＩＱＩＩ　はＮチャネル
トランジスタを示す。第２図を用いて、第１図のタイマ
回路の動作を説明する。時刻ｔ１でクロックφＰがロウ
レベルであるのでトランジスタＱ７がオンし、容量Ｃ１
が充電され、接点ｌはハイレベルに、タイマ出力φｌは
ロウレベルになる。時刻ｔ２でオシレータ出力φｏｓｃ
がハイレベルからロウレベルになると接点２のレベルは
容量Ｃ２のカップリングで低下し、トランジスタＱ８が
オンして、容量Ｃ１の電荷が接点２へ流れ接点１のレベ
ルが下がる。時刻ｔ３でオシレータ出力φ０８Ｃがロウ
レベルからハイレベルになると、容量Ｃ２のカップリン
グで接点２のレベルが上昇するが、トランジスタＱ９が
オンして接点２のレベルは低下する０このようにオシレ
ータ出力φＯ８Ｃがハイレベルからロウレベルに変化す
る度毎に接点１のレベルが低下する。（時刻ｔ２．ｔ４
．ｔｓ、ｔ６）時刻ｔ６で接点１のレベルがロウレベル
になるとタイマ出力φｌがハイレベルになシ、内部りフ
レッシュが開始され、リフレッシ−が終了するとＪＰが
ロウレベルになり接点１がハイレベル、タイマ出力φ１
がロウレベルになる。（時刻ｔｙ）このように従来例で
はタイマ周期はオシレータ部の発振周期と、チャージポ
ンプ部の容量Ｃ１と０２で決まる分周回数の積になって
いる。前に記したように、タイマ周期は高温でメモリセ
ルのリフレッシュ周期よシも短かくする必要があシ、そ
の結果低温で不必要ＫＩＪフレッシュを行ない、消費電
力が大きくなるという欠点があった。
本発明の一実施例を第３図、第４図に示す。第３図はタ
イマ回路を示し、第４図は第３図のタイマ周期を切シ換
えるスイッチ信号発生回路を示す。
タイマ回路はトランジスタＱ　ｌ−Ｑ　ａ及び容量Ｃａ
。
Ｃ４から々るインバータ３段のオシレータ部とトランジ
スタＱ７〜Ｑｅ、Ｑｕ〜Ｑ１４及び容量Ｃ１，Ｃ２、Ｃ
５からとるチャージポンプ部と、トランジスタＱ１０゜
Ｑｌｌからなる出力インバータ部で構成されている。
スイッチ信号発光回路はトランジスタＱ１５　＊　Ｑｌ
ｇからなる入力信号（ＣＡＳ）を受けるインバータと、
トランジスタＱ１？　、　０１８からなるラッチ部と、
トランジスタＱｌｅ〜Ｑ２２からなるフリップフロップ
部で構成されている。トランジスタＱ　’　＋　Ｑ　”
　＋　Ｑ’　＋Ｑｙ　ｌ　Ｑｔｏ　Ｉ　ＱｌＢ　１　Ｑ
１４１　Ｑｔｓ　ｌ　Ｑ１７１　Ｑｔｓ　Ｉ　Ｑ２１は
Ｐチヤージ− ネルトランジスタとトランジスタＱ２＋Ｑ４　＋Ｑ’＋
Ｑｓ　ｌＱ９１Ｑ１１１Ｑ１！１Ｑ１６ｔＱ１８１Ｑ２
０１Ｑ２２はＮチャネルトランジスタを示す。
第５図を用いて第３図のタイマ回路部の動作を説明する
。時刻ｔｌでクロックφＰがｐウレベルルであるのでト
ランジスタＱ７がオンし、容量Ｃ１が充電され接点１は
ハイレベルに、タイマ出力φ１はロウレベルになる。こ
のとき入力端子（ＣＡＳ）ハイレベルであると、入力信
号がフリップフロップにと）込まれφＡがロウレベルφ
Ａがハイレベルになる。時刻ｔ２でクロックφＰがハイ
レベルになると、トランジスタＱ１７　＊　Ｑｔｓがオ
フし入力信号が７リツプフロツプにラッチされ次にφＰ
がロウレベルになるまで保持される。又時刻ｔ２からタ
イマ回路が計時を開始する。このときφＡがロウレベル
φＡがハイレベルであるタメトランジスタＱ１４はオン
し容量Ｃｓをハイレベルに充電する−１接点５は接続し
て一々い・そのためタイマ周期はオシレータ部の発振周
期と、チャージポンプ部の容量Ｃ１と０２で決まる分周
回数の６一 積になっている。時刻１３で接点１がロウレベルになシ
、タイマ出力φｌがハイレベルになると、内部リフレッ
シュが開始される。時刻ｔ４でリフレッシュが終了する
とφＰがロウレベルになシ、接点１がハイレベル、タイ
マ出力φ１がロウレベルになる。このとき入力がロウレ
ベルであるとフリップフロップが反転し、φＡがハイレ
ベルφＡがロウレベルになる。時刻ｔ６でφＰがノ・イ
レベルになるとタイマ回路が計時を開始する。このとき
φＡがハイレベルφＡがロウレベルであるためトランジ
スタＱ１２　＋　Ｑｔ：ｔはオンし、接点１と接点５が
接続される。そのためタイマ周期はオシレータ部の発振
周期とチャージポンプ部の容量（Ｃ１＋Ｃｓ　）と０２
で決まる分周回数の積となる。時刻ｔ６　で接点１がロ
ウレベルになりタイマ出力φｌがハイレベルになると内
部リフレッシュが開始される。上に述べたようにフリッ
プフロップにラッチされている入力信号レベルによシス
イッチ用トランジスタをオン又はオフすることによ）タ
イマ周期を変えることが可能である。
タイマ回路部の本発明の他の実施例を第６図に示す。周
期の異なるタイマ回路１１及び１２をそれぞれスイッチ
用トランジスタＱｎ、Ｑｕ及びＱ２５゜Ｑｕを介してタ
イマ出力を得ている。
トランジスタＱ２３　、　Ｑ２５はＰチャネルトランジ
スタをトランジスタＱｕ、Ｑｕｉｔ、Ｎチャネルトラン
ジスタを示す。
前記実施例と同様、ハイ入力信号が７リツプフロツプに
ラッチされている場合は、φＡがロウレベル、φＡがハ
イレベルであるためトランジスタＱ２３１Ｑ２４がオン
、トランジスタＱＺ５　、　Ｑ２６がオフしタイマ出力
φｌ　はタイマ回路１１の出力と同じになる。逆にロウ
入力信号がフリップ７四ツブにラッチされている場合は
、φＡがハイレベルφＡがロウレベルであるためトラン
ジスタＱ２Ｂ、Ｑ２４がオフ、トランジスタＱ２５．Ｑ
２１１がオンし、タイマ出力φ１はタイマ回路１２の出
力と同じになる・この実施例でもフリップフロップにラ
ッチされている入力信号レベルによシスイッチ用トラン
ジスタをオン又はオフすることによシ、タイマ周期を変
えることか可能である・ 上記の実施例では周期の異なる２つの状態の間でタイマ
回路の切換えを行なう場合について説明したが、周期の
異なる３つ以上の状態の間でタイマ回路の切換えを行な
うことも可能である。又ＣＭＯ８回路の場合について説
明したが−Ｐチャネルトランジスタ又はＮチャネルトラ
ンジスタだけで構成することも可能である。
【図面の簡単な説明】
第１図はタイマ回路の従来例を示す図、第２図は従来例
の動作を説明するタイ叱ング図、第３図は本発明のタイ
マ回路部の実施例を示す図、第４図は本発明のスイッチ
信号発生回路の実施例を示す図、第５図は本発明の詳細
な説明するタイミング図、第６図は本発明のタイマ回路
部の他の実施例を示す図である。 Ｑｌ　、Ｑｌ　、Ｑ　藤　ＩＱ？＋Ｑ１０１Ｑ１８１Ｑ
亘４　、　Ｑｌ６　、　Ｑ１？。 Ｑｔｓ　Ｉ　Ｑｌ１１　Ｑｎ　ｌ　Ｑ２１＋・・・・・
・ＰチャネルトランジスタＱ２１Ｑ４　ＩＱＩ　ＩＱＩ
　ＩＱＩ　ｌＱ１１１Ｑ１２１Ｑ１ｇＩＱ１＠１９− Ｑ２０　、　Ｑ２２　、　Ｑｕ　、　Ｑ２１１・・・・
・・Ｎチャネルトランジスタ、Ｃｓ　、Ｃ２、ＣＢ　、
Ｃ４、Ｃｓ−・・・・・容量、１１，１２　・・・・・
・タイマ回路 一１〇−

Claims (2)

    【特許請求の範囲】
  1. （１）　タイマ回路、内部アドレスカウンタ、内部リフ
    レッシュコントロールク四ツク発生回路ヲ内蔵した擬似
    スタティックメモリにおいて特定の入力端子のハイ又は
    ロウレベルを検出し、前記入力端子の状態に応じて前記
    タイマ回路の周期を変更することを特徴とする擬似スタ
    ティックメモリ〇
  2. （２）周期の異なるタイマ回路を複数回路配置し、特定
    の入力端子のハイ又はロウレベルを検出し前記入力端子
    の状態に応じて、前記のタイマ回路を切換えタイマ周期
    を変更することを特徴とする特許請求の範囲第（１）項
    記載の擬似スタティックメモリ。
JP58169773A 1983-09-14 1983-09-14 擬似スタティックメモリ Granted JPS6061992A (ja)

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JP58169773A JPS6061992A (ja) 1983-09-14 1983-09-14 擬似スタティックメモリ
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JPS6061992A true JPS6061992A (ja) 1985-04-09
JPH0312393B2 JPH0312393B2 (ja) 1991-02-20

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