JPH09501807A - 差動スイッチ回路を有するｄ／ａコンバータ - Google Patents

Abstract

(57)【要約】 各々は、ベースが相補信号源の対応した対に駆動される２つのマッチしたバイポーラトランジスタを含む差動スイッチ対回路と協働する複数の２進的に重み付けされたステージを含むＤ／Ａコンバータ。この回路には２つの追加スイッチが含まれ、各スイッチが各信号源とその対応したトランジスタ制御電極との間に接続される。これらの２つのスイッチは、両方共相補信号源のクロック制御された活性前に開口させられる。相補信号電圧がそれらの新規値で安定したことを保証するのに十分なこのような活性後の短時間、２つの追加スイッチは単一制御信号によって同時に再閉塞されて、ちようどその時に２つのスイッチトランジスタの同期化した転換をもたらす。コンデンサは、２つの追加スイッチが開口した期間中２つのスイッチトランジスタのベース電圧を一定に有効に維持するために含まれる。

Description

【発明の詳細な説明】 差動スイッチ回路を有するＤ／Ａコンバータ 発明の分野 この発明は、出力バス或は回路コモンラインへのビット電流をスイッチングす るために、差動スイッチ回路を使用した型のＤ／Ａコンバータに関する。特に、 この発明は、このような差動スイッチ回路の性能を改善する技術に関する。 先行技術の説明 Ｄ／Ａコンバータ（ＤＡＣ）は、通常アナログ出力信号として加算されるべき 対応の２進的に重み付けされたビット電流を生成するために、多重ビットデジタ ル入力信号によって選択的に操作された多くのスイッチを備える。このようなコ ンバータは、通常集積回路（ＩＣ）として形成され、各スイッチが差動スイッチ 対として配列された２個のバイポーラトランジスタを含んでいる。例えば米国特 許第３，９６１，３２６号（Ｆ．Ｂ．Ｃｒａｖｅｎ）で示されるように、このよ うなスイッチ対の個別のトランジスタは、代表的に１つのスイッチがオンになる と他のスイッチがオフになるように操作される相補信号源によって制御される。 従って、２つのスイッチの１つが加算バスに接続させられ、他のスイッチが接地 のようなコモンラインに接続させられる。 このような従来のスイッチング配列に伴う１つの問題は、オンへの遷移（ター ンオン）及びオフへの遷移（ターンオフ）のスイッチ速度が非対称であることで ある。これは、すべてのスイッチが充分に切り換わるまで、ＤＡＣ出力の瞬間的 誤差に起因することができる。この例外は、コードに依存した出力にグリッチを 生成し、出力スペクトルにおける調波歪又は非調波スパイクに起因する。 代表的な従来のスイッチ回路は図１に示される。このスイッチ回路の端子ＩＡ 及びＩＢからの出力電流の形態は、スイッチング信号の対称性の関数であり、出 力電流の歪率は非対称のスイッチング信号に起因するといえる。しかしながら、 たとえ印加入力信号ＩＮＡ及びＩＮＢが完全に対称であっても、Ｐ型差動スイッ チＭＰ１及びＭＰ２は、スイッチトランジスタＱ１、Ｑ２を制御する相補スイッ チング電圧ＶＡ、ＶＢを非対称に招来させる。このような非対称はどんな個別の スイッチ回路でもトランジェント出力電流歪率に起因する。これも、ＤＡＣに用 いられた多重スイッチ回路のターンオン／ターンオフ時間の間の時間ずれに起因 し、即ちＤＡＣの別々のスイッチのタイミングが出力電流のコード依存性との対 称性の不足の為に適切に同期しない。 発明の開示 以下に詳細に描写されるべき本発明の好ましい実施例において、制御電極即ち ベースが相補信号源の対応した対によって駆動される２つのマッチしたバイポー ラスイッチトランジスタを含む差動スイッチ対回路が形成される。この回路は２ つの追加スイッチを含み、各スイッチが１つの信号の源及びその対応したトラン ジスタ制御電極間に連結している。これら２つのスイッチは、両方共、相補信号 源のクロック制御された活性前に開けられる。相補信号源電圧は、活性時点で、 もしそのスイッチ回路用の入力ビットが２つのスイッチトランジスタのオン／オ フ状態の反転（入れ換え）を必要とするならば、ハイからロー及びローからハイ に変化する。相補信号電圧が各新規値で安定化したことを保証するのに十分なこ のような活性後の短時間で、２つの追加スイッチは単一制御信号によって同時に 再閉塞されて、その瞬間で２つのスイッチトランジスタの同期化した転換を達成 する。 また、好ましい実施例は、２つの追加スイッチが開口した期間中に、２つのト ランジスタの制御電極（ベース）電圧を定数に有効に保持するように配列された コンデンサを含む。その後スイッチが再閉塞される時には、新規制御電極電圧が 各トランジスタベースに対称的に印加され、もし必要ならばトランジスタのオン ／オフ状態が入力信号に対応したビットによって反転される。これら２つの追加 スイッチの同時の再閉塞は、２つのトランジスタ出力電流の全く対称的なスイッ チングに起因する。 それゆえに、差動スイッチ対回路の操作を改善することは、本発明の重要な面 である。他の面において、本発明はＤ／Ａコンバータの性能における重要な改良 を提供する。本発明の他の目的、面及び利点は、添付図面と共に考慮した好まし い実施例の以下の説明から一部明白になり、一部指摘される。 図面の簡単な説明 図１は、ＤＡＣに使用される従来のスイッチ回路の単純化回路図である。 図２は、本発明によって修正された図１のそれと同様の単純化回路図である。 図３は、本発明による商業上実行可能なスイッチ回路の回路図である。 図４は、ある電圧が図３のスイッチ回路の操作期間中に如何に時間変化するか を示すタイミング図である。 図５は、図３に示されるスイッチ回路における信号のタイミングを制御するた めに使用されたロジック要素の回路図である。 図６は、本発明によるＤ／Ａコンバータをブロック形式で示した回路図である 。 好ましい実施例の詳細な説明 今図２を参照すると、電流源Ｉ１を通して負電圧供給線ＶＥＥに接続された共 通エミッタ電極を持つバイポーラトランジスタＱ１，Ｑ２を含むスイッチ回路が 示される。コレクタ電極は、出力電流加算バス及びコモンライン（代表的に回路 接地）に各々導かれる各端子に接続される。 トランジスタＱ１、Ｑ２のベース電極は、制御電圧ＶＡ、ＶＢを生成する相補 信号源に各スイッチＳＷ１，ＳＷ２を通して接続できる。これらの信号源は、正 電圧供給線ＶＣＣに接続された電流源Ｉ２を含み、ＭＯＳトランジスタＭＰ１、 ＭＰ２の差動操作対用の電流を生成する。これらのＭＯＳトランジスタのゲート は、多重ビット入力信号の１ビットを一緒に代表し得る相補入力信号ＩＮＡ及び ＩＮＢによって駆動される。源２２からの電流は、入力ビットがハイ又はローで あるかに依存して、ＭＰ１又はＭＰ２を通して何れかに流れる。源Ｉ２からの電 流は、ＭＰ１中を流れる時に抵抗Ｒ１で降下した電圧を生成し、スイッチＳＷ１ が閉塞した時に、その電圧がトランジスタＱ１をオンにさせる。これの代りに、 源２２からの電流は、ＭＰ２中を流れる時に抵抗Ｒ２による降下電圧を生成し、 スイッチＳＷ２が閉塞した時に、その電圧がトランジスタＱ２をオンにさせる。 従ってビット電流Ｉ１は、デジタル入力ビットＩＮＡ及びＩＮＢの状態に依存し て、端子ＩＡ又はＩＢに流れる。 入力信号ＩＮＡ、ＩＮＢは後述されるクロック信号によって活性され、対応し たビット信号がスイッチ状態の変化を必要とする時に、１つの入力信号ＩＮＡ又 は、ＩＮＢがハイからローに変化し、一方他の入力信号がローからハイに変化す る。スイッチＳＷ１及びＳＷ２は、入力信号のこのクロック活性前の短時間開口 されて、クロック時刻で、新規入力電圧ＶＡ、ＶＢがトランジスタ９１、９２の ベース電圧ＶＣ、ＶＤにどんな影響も与えない。 コンデンサＣ１、Ｃ２は、トランジスタＱ１及びＱ２のベースに形成されて、 ベース電圧が殆ど変化しないがスイッチＳＷ１、ＳＷ２が開口していることを保 証する。入力信号ＶＡ、ＶＢのクロックされた活性後の短時間、スイッチＳＷ１ 及びＳＷ２が閉塞し、もし、入力信号の反転が発生するならば、その後新規電圧 ＶＡ、ＶＢが新規電圧ＶＣ、ＶＤとしてトランジスタベースに印加される。電圧 ＶＣ及びＶＤは、スイッチＳＷ１及びＳＷ２が後述の単一ホールド信号によって 制御されるので、同時に印加される。従ってトランジスタＱ１、Ｑ２が一緒に切 換えられ、それによって非対称の操作を防止する。 また、今図２の回路の実施を示す図３を参照すると、トランジスタＱ１又はＱ ２を通るビット電流は、この場合、ビット電流の高精度設定用にレーザトリムさ れた抵抗Ｒ３と直列のバイポーラトランジスタＱ３を含む電流源Ｉ１によって設 定されることが理解される。スイッチＳＷ１及びＳＷ２が各ＭＯＳトランジスタ ＭＮ１及びＭＮ２によって形成され、２つの追加ＭＯＳトランジスタＭＮ３及び ＭＮ４がスイッチＳＷ１及びＳＷ２とトランジスタＱ１，Ｑ２の対応した制御電 極（ベース）との間の１：１バッファ増幅器として形成される。これらベースで の電圧ＶＣ及びＶＤは、図に示されるように、対応したインボードスイッチ端子 での電圧と同じである。 電流源Ｉ２は、電流レベルを適切に設定するために、そのゲートで一定のバイ アス電圧ＩＣＲを持つＭＯＳトランジスタＭＰ５である。バッファＭＮ３、ＭＮ ４用の操作電流は正電圧供給線ＶＣＣから由来して、ゲートが電圧ＩＢＳによっ てバイアスされる電流源トランジスタＭＮ５、ＭＮ６によって制御される。電流 源ＭＮ３、ＭＮ６からの電流がＩＣチップ基板ＳＵＢＳＴに流れる。 スイッチＳＷ１、ＳＷ２のインボード端子でのコンデンサＣ１、Ｃ２は、バッ ファトランジスタＭＮ３、ＭＮ４用のゲートリード線によって形成される。即ち 、これらＭＯＳトランジスタのゲートに接続される集積回路の電導金属化部分は 、チップの下の基板に関して正しく寸法化された等価容量Ｃ１、Ｃ２（一実施例 において約０．２５ピコファラド）を生成するように寸法化されて、ベース電圧 ＶＣ、ＶＤがそれらの初期レベルに維持され一方スイッチＳＷ１、ＳＷ２が開口 していることを保証する。 今図４を参照すると、タイミング図は、入力電圧ＶＡ，ＶＢにおける変化が上 述された非対称によるように時間ずれする例を示す。特に、この例においては、 ＶＢがローからハイに変化する直前でＶＡがハイからローに変化する。既に注目 されるように、このような時間ずれは従来の先行技術回路において歪んだＤＡＣ 出力信号を生成する。しかしながら、ここに記載された好ましい実施例において は、このタイミング時間ずれは、ホールド信号が図４に示されるようにローにな って、ＶＡ又はＶＢの変化前にスイッチＳＷ１、ＳＷ２を開口させるので、スイ ッチトランジスタＱ１、Ｑ２の操作に影響を及ぼさない。従って、これらのスイ ッチは、ＶＡ及びＶＢの転換の時点で既に開口し、ＶＡ、ＶＢの変化がスイッチ トランジスタのベース電圧に影響を及ぼすことを防止する。 電圧ＶＡ、ＶＢがそれらの新規値に安定した後には、スイッチＳＷ１、ＳＷ２ 用のホールド信号がそのハイの状態に戻り、その後スイッチが同時に閉塞する。 従って、ＶＡ，ＶＢの安定した新規値は、トランジスタＱ１、Ｑ２のベースに同 時に印加され、それゆえにこれらトランジスタを通る電流がどんな時間ずれもな しでそれらの新規値に一緒に変化する。 図５は、上記に参照したホールド信号を展開するために、ＤＡＣの使用に好適 な回路を示す。この回路は、ＤＡＣ電流スイッチへのそれらの印加に先だってデ ジタル入力信号を一時的に記憶するために用いられたレジスタに協働する通常の ロジック要素（図示略）のために、大抵マスタクロック信号ＣＬＫＩＮを受信 し、クロック信号ＣＬＫＡＡ、ＣＬＫＡ，ＣＬＫＢＢ及びＣＬＫＢを発生するた めの基本的に従来のロジック回路である。 また、この回路は、ビット電流を精度よく設定する抵抗Ｒ３をレーザトリミン グするためにＤＡＣ回路を調整する目的でＴＲＩＭ端子に印加されたバイアス電 圧上で、クロック信号活性をデセーブルする準備を含む。 また図５の回路は、上述されるように、ホールド信号を展開するために、２０ で通常示されたＭＯＳトランジスタの一団を含む。これらのトランジスタ２０は マスタクロック信号ＣＬＫＩＮに駆動されて、またインバータＧ８、Ｇ９及びＧ １０によって遅延されたクロック信号によって制御される。この回路は、正確な 時間でホールド信号をローにスイッチし、上述された結果を達成するに好適な時 間このロー状態を維持する。即ち、スイッチＳＷ１、ＳＷ２は、入力信号ＶＡ、 ＶＢのどんな転換の直前にも開口させられ、新規電圧ＶＡ、ＶＢが安定化した直 後に閉塞させられる。 図６は、各々が上述された差動スイッチ回路を備えた複数の２進的に重み付け されたビットステージ即ちセル３０−１、３０−２、…、３０−Ｎによって形成 されたＤ／Ａコンバータを概略ブロックで示す。これらの差動スイッチ回路は全 て図３に示され、各々は、電圧ＶＡ、ＶＢの初期変化を隔離するために一対のス イッチＳＷ１，ＳＷ２を含んで、このような電圧変化がトランジスタＱ１、Ｑ２ のベースに影響を及ぼすことを防止する。 これら電圧ＶＡ、ＶＢが変化したならば同電圧がそれらの新規値で安定した後 に、全スイッチセルのスイッチＳＷ１、ＳＷ２が同時に閉塞して、新規電圧が全 スイッチトランジスタＱ１、Ｑ２のベース電極に同じ瞬間で印加される。ハイの ホールド信号は、ＤＡＣの全ステージ３０−１、３０−２等に同時に印加され、 それによってそれらの全ステージ毎に転換時間の時間合せを保証して、さもなけ れば個別のＤＡＣステージ間での転換時間の時間ずれに起因する出力信号の歪率 を避けることは、特に注目するべきである。 本発明の好ましい実施例は、ここに詳細に開示されたが、本発明を説明する目 的であって、ここに主張された本発明を実務化しながら、多くの変形が当該技術 者によって実施できることが明白であるので、必然的に本発明の範囲を制限する こととして解釈されるべきでないことは理解するべきことである。

Claims (1)

1. 【特許請求の範囲】 １、各々が２つの電流搬送電極と制御電極とを持つ２つのトランジスタを備え 前記トランジスタ制御電極に各々接続でき、活性時に１つのトランジスタをター ンオンし他のトランジスタをターンオフするように操作できる相補信号源を含む 差動スイッチ対回路において、 前記スイッチ対回路における改良は、 前記相補信号源及び対応したトランジスタ制御電極間に各々接続された第１及 び第２スイッチと、 前記相補信号源の活性前に前記スイッチの両方を開口し、このような活性の後 に前記スイッチの両方を一緒に閉塞する手段とを備えた差動スイッチ対回路。 ２、前記２つのトランジスタは、バイポーラデバイスである請求の範囲第１項 記載のスイッチ対回路。 ３、前記２つのトランジスタの電流搬送電極の１つの共通対が有効に一緒に変 換され、 オンになったトランジスタ中を流れる電流値を決定するために電極の前記共通 対に接続された電流源を含む請求の範囲第２項記載のスイッチ対回路。 ４、電流搬送電極の前記他の共通対は各電流ラインに接続される請求の範囲第 ３項記載のスイッチ対回路。 ５、前記第１及び第２スイッチは、ＭＯＳトランジスタである請求の範囲第２ 項記載のスイッチ対回路。 ６、前記第１及び第２スイッチ及び対応した制御電極間の回路ポイントに各々 連結されて、前記２つのスイッチが開口している期間中に前記制御電極での電圧 を安定に維持しがちである第１及び第２コンデンサ手段を含む請求の範囲第１項 記載のスイッチ対回路。 ７、前記第１及び第２スイッチと、前記対応した制御電極との間に各々第１及 び第２ＭＯＳバッファを含む請求の範囲第６項記載のスイッチ対回路。 ８、前記ＭＯＳバッファへの接続リードが前記第１及び第２容量手段を形成す る請求の範囲第７項記載のスイッチ対回路。 ９、多重ビット入力信号の１つのビットを代表する印加制御信号によって２つ の状態のいずれかに個別に切換えできる複数のスイッチ回路を備え、各前記スイ ッチ回路が前記状態の１つにある時にアナログ出力信号用の電流を生成するよう に働き、 各前記スイッチ回路は、 （１）各々が２つの電流搬送電極と制御電極を持つ２つのトランジスタと、 （２）一緒に有効接続された前記２つのトランジスタの前記電流搬送電極の１ つの共通対及び各電流ラインに接続された電流搬送電極の他の共通対とを含み、 （３）前記スイッチ対回路は、更に前記トランジスタ制御電極に各々接続でき て活性時に１つのトランジスタをターンオンし他のトランジスタをターンオフす るように操作される相補信号源を含み、 （４）前記相補信号源と対応したトランジスタ制御電極との間に各々接続され た第１及び第２スイッチのセットと、 （５）前記相補信号源の活性前に前記スイッチの両方を開口し、このような活 性の後に前記スイッチの両方を一緒に閉塞する手段とをさらに含む差動スイッチ 対回路を備えたＤ／Ａコンバータ。 １０、すべての前記セットの両スイッチがホールド信号によって開口又は閉塞 状態に制御でき、 スイッチのすべての前記セット毎に単一ホールド信号を生成する手段を含み、 前記単一ホールド信号は、前記相補信号源の活性前に第１及び第２スイッチの すべての前記セットの両方のスイッチを開口し、このような活性の後にすべての 前記スイッチを一緒に有効閉塞する請求の範囲第９項記載のコンバータ。 １１、前記相補信号源の活性をクロックするためにクロックパルスを生成する タイミング回路を含む請求の範囲第１０項記載のコンバータ。 １２、前記タイミング手段は、前記相補信号源の活性の前後で各々前記スイッ チを開口し、その後閉塞させるために前記ホールド信号のタイミングを制御する 手段をさらに含む請求の範囲第１１項記載のコンバータ。 １３、各スイッチ対毎の前記電流ラインは各々出力ライン及びコモンラインで ある請求の範囲第９項記載のコンバータ。 １４、前記スイッチ対トランジスタがバイポーラデバイスであり、 前記第１及び第２スイッチはＭＯＳデバイスである請求の範囲第９項記載のコ ンバータ。 １５、前記第１及び第２スイッチと対応したトランジスタ制御電極との間で各 々第１及び第２ＭＯＳバッファデバイスを含む請求の範囲第９項記載のコンバー タ。 １６、前記スイッチが開口している間、前記トランジスタ制御電極に安定した 電圧を維持しがちである容量手段を含む請求の範囲第９項記載のコンバータ。 １７、前記第１及び第２スイッチと対応した制御電極との間で各々第１及び第 ２バッファデバイスを含む請求の範囲第１６項記載のコンバータ。 １８、前記容量手段は、前記バッファデバイスの入力に接続されたリードライ ンによって形成される請求の範囲第１７項記載のコンバータ。 １９、前記バッファデバイスは、ＭＯＳトランジスタを備える請求の範囲第１ ８項記載のコンバータ。