JPH09502842A - 差動電圧に比例した制御出力電流を有する電圧比較器 - Google Patents

Abstract

(57)【要約】 電圧比較器が、差動入力電圧の関数として電流出力を生成する。３つの伝達関数が詳細に記載される。線形伝達モードにおいて、出力は、遷移領域において線形に変化し、ゼロと明確な電流値間で振動する。頭打ち応答モードにおいて、出力は、ゼロの差動入力に対してゼロで、一方の入力電圧極性に対してゼロのままで、他方の極性の入力に対して、明確な電流値へと線形的に上昇する。折返し応答モードにおいて、出力電流は、ゼロの差動入力に対してゼロで、遷移領域において、差動入力のどちらかの極性に対して明確な電流値へと線形的に上昇する。構成はＣＭＯＳ形式が好適であるが、バイポーラ構成も知られている。

Description

【発明の詳細な説明】 差動電圧に比例した制御出力電流を有する電圧比較器 発明の背景 電圧比較器は、差動電圧入力に関連する出力電流を生成する、センス増幅器と して役立つ。１９８７年４月７日に発行され、本発明の譲受人に譲渡された、米 国特許第４，６５６，３７４号は、スタティックメモリ素子において有用であっ た、かかる回路を開示している。この特許における教示を参照として本明細書に 取り込む。基本的に、かかる回路は、非反転入力電圧が、反転入力における電圧 を越えて上昇した場合に流れる、出力電流を生成する。従って、動作上は本質的 にデジタルである。比較的高い利得増幅器を使用することにより、線形応答の領 域は、入力端子に通常印加される直流電位に関連して、小さくされる。概略的に 言うと、電流伝達関数に対する電圧の形状は制御されず、出力電流は、後に続く デジタル入力閾値に対して大きくとられる。 発明の摘要 本発明の目的は、制御電流出力を与え、電流伝達関数に対して所定の電圧を有 する、電圧比較器回路を提供することである。 本発明の更なる目的は、線形、頭打ち、又は折返し電圧／電流伝達関数を有し 、明確な電流出力を生成する、出力電流を生成するように構成可能である、電圧 比較器回路を提供することである。 これら及び他の目的は、以下のように構成される回路において達成される。Ｃ ＭＯＳ構成が好適であるが、周知のバイポーラの等価 物も使用可能である。小さな、しかし明確な電流を用いて、Ｎ及びＰチャンネル トランジスタの両方のバイアス線が生成される。Ｐチャンネルバイアスは、閾値 より僅かに大きい分だけ＋Ｖ_DD電源より下にあり、Ｎチャンネルバイアスは、閾 値より僅かに大きい分だけ接地（又は、負のＶ_DDレール）より上にある。差動入 力段が、適切なテール電流で動作され、その出力が、回路差動入力に関連付けら れる電流を通過させるためにバイアスされる、結合トランジスタに印加される。 結合トランジスタは、電流ミラー出力段を駆動して、従ってそれにより、差動入 力に比例した電流出力が生成される。入力段は、明確なテール電流で動作される ので、最大出力電流は、電流ミラー利得により決定されるレベルに明確に規定さ れる。従って、出力電流は、入力過剰に対して明確に規定され、遷移領域におい て線形である。 頭打ち伝達特性が、第２の結合トランジスタを負荷し、それを含む、対称的な 入力段を用いることにより達成される。結合トランジスタ出力は、減算的に結合 され、電流ミラー出力段に印加される。従って、ゼロの差動入力において、出力 はゼロ（頭打ち）である。一方の入力極性に対して、出力はゼロのままであり、 他方の入力極性に対して、出力は、明確な最大電流値へと線形的に上昇する。 折返し応答が、結合トランジスタ電流を減算し、その結果を一対の出力トラン ジスタに対して、個々にミラーリングすることにより達成される。従って、結合 トランジスタ電流が等しい、ゼロの差動入力において、出力はゼロとなる。差動 入力のどちらかの極性に対 して、出力電流は、明確な最大電流値へと線形的に上昇する。 図面の簡単な説明 図１は、線形応答を有する比較器回路の概略図である。 図２は、図１の回路の応答を示すグラフである。 図３は、頭打ち応答を有する比較器回路の概略図である。 図４は、図３の回路の応答を示すグラフである。 図５は、折返し応答を有する比較器回路の概略図である。 図６は、図５の回路の応答を示すグラフである。 図７は、図１の回路のバイポーラトランジスタ版の概略図である。 発明の説明 図１を参照すると、ＣＭＯＳ比較器回路が、端子１０に＋が端子１１に−が接 続されたＶ_DD電源から動作される。図１は、ＣＭＯＳの実施例であるが、図２に 示すように、バイポーラトランジスタも使用可能であることを理解されたい。こ の能力を後で更に詳細に説明する。トランジスタのソースに隣接する小さな番号 は、トランジスタの相対サイズを示す。この回路の心臓部は、共通接続ソースに 定電流を供給するテール電流源Ｐチャンネルトランジスタ１４の手段により差動 的に動作される、Ｐチャンネルトランジスタ１２及び１３から構成される入力段 である。トランジスタ１２及び１３は、整合され、比較的短く幅広いチャンネル を有する。これは、結果として十分なトランスコンダクタンスとなる。端子１７ は、回路出力端子を構成する。反転入力端子１５は、トランジスタ１２のゲート に接続され、非反転入力端子１６は、トランジスタ１３のゲートに 接続される。 Ｎチャンネルトランジスタのバイアス源が、ドレインに接続されたゲートを有 するＮチャンネルトランジスタ２０を介して、定電流源１９から制御電流２Ｉを 通過させることにより、ノード１８において生成される。Ｎチャンネルトランジ スタ２１が、トランジスタ２０に整合している場合、電流２Ｉは又トランジスタ ２１に流れ、続いて電流２Ｉは、ドレインに接続されたゲートを有するＰチャン ネルトランジスタ２２に流れることになる。従って、Ｐチャンネルバイアス源が 、ノード２３において現れ、それは、Ｖ_Tより僅かに大きい分だけ＋Ｖ_DDより下 で動作される。このバイアス源により、２Ｉのテール電流がトランジスタ１４に 流される。 ノード２３は、Ｐチャンネルトランジスタ３０のゲートに接続され、それによ りトランジスタ３０は、ノード２７に電流Ｉをミラーリングするための電流源と して機能する。この電流値となるのは、トランジスタ３０が、トランジスタ２２ の半分のサイズであるためである。それぞれドレインに接続されたゲートを有す る、Ｎチャンネルトランジスタ２８及び２９は、電流Ｉを導通し、それにより閾 値２個分より僅かに大きい分だけ接地より上で、ノード２７をバイアスする。Ｎ チャンネル結合トランジスタ２５のゲートは、ノード２７に接続される。 入力端子１５が、端子１６に対して負に引かれた場合、入力段のテール電流は 、トランジスタ１２内にシフトされることになる。換言すれば、テール電流は接 地に流れる。ある点で、このバイアスが 増大すると、トランジスタ１３における導通は終了する。ここで、Ｎチャンネル 負荷トランジスタ２４は、トランジスタ２５のソースをプルダウンし、それによ りトランジスタ２５の導電性が増大され、電流２Ｉが、トランジスタ２５及び２ ６の両方に流れることになる。従って、トランジスタ２６の５倍のサイズであり 、それに電流ミラーとして接続されたトランジスタ３１は、出力端子１７に電流 １０Ｉを供給する。これは、図２のグラフにおいて、上部の電流制限を構成する 。 反対に、入力端子１５が、端子１６を越えて上昇した場合、テール電流は、ト ランジスタ１３において優位となる。ある点で、入力におけるかかるシフトは、 結果としてトランジスタ１３において電流２Ｉが流れることになる。これは、ト ランジスタ２５をオフにするために、そのソースをプルアップする。換言すれば 、トランジスタ１３は、トランジスタ２４における導通を満足させ、何の電流も トランジスタ２５から引き出されない。従って、トランジスタ３１により供給さ れる電流は、ゼロになる。これは、図２のグラフに示すゼロ電流制限を構成する 。 回路の上部と下部電流限界間において、差動入力バイアスの関数としての、出 力電流における変化は線形である。分かるように、ゼロバイアス条件は、最大電 流の正確に半分である。 図３は、図４に示す頭打ち伝達応答を有する、比較器回路構成である。図１と 同じ機能の構成要素のところには、同じ符号を用いる。要素１０から３１は、図 １のようにして接続される。しかし、Ｎチ ャンネル負荷トランジスタ３２は、入力トランジスタ１２に対する負荷要素とし て加えられたものである。トランジスタ３２のドレインは、Ｎチャンネル結合ト ランジスタ３３のソースに接続される。上記のように、トランジスタ３３のゲー トは、Ｎチャンネル閾値２個分だけ接地より上に維持されるノード２７に接続さ れる。トランジスタ３３のドレインは、Ｐチャンネルトランジスタ３４のドレイ ンに接続され、トランジスタ３４は、ドレインに戻されるゲート、及び＋Ｖ_DDに 接続されるエミッタを有する。トランジスタ３４は、Ｐチャンネルトランジスタ ３５と共に、利得１の電流ミラーを形成し、トランジスタ３５は、トランジスタ ２６と並列に接続されたソースとドレインを有する。 入力端子１５と１６が同一電位（ゼロ差動入力）にある場合、電流Ｉが、トラ ンジスタ１２と１３の各々に流れることになる。トランジスタ２４と３２の各々 は、電流２Ｉにバイアスされているので、トランジスタ２５と３３の各々には、 電流Ｉが流れねばならない。トランジスタ３４に流れるこの電流は、電流Ｉがト ランジスタ２５へと流れるように、トランジスタ３５の電流ミラー作用により反 映され、それにより平衡電流が供給される。これは、ゼロ電流がトランジスタ２ ６に流れ、ゆえにゼロ電流がトランジスタ３１に流れることを意味する。この条 件の組は、図４のグラフのゼロ切片を確立する。 端子１５と１６間のバイアス差が、より正極性になされた場合、回路出力はゼ ロのままとなる。例えば、電流２Ｉが、トランジスタ １３に流れた場合、トランジスタ２５のソースは、それをオフにするためにプル アップされ、何の電流もトランジスタ２６へとは流れない。回路の他の側におい て、トランジスタ３２は、トランジスタ３３と３４を介して電流２Ｉを引き、こ れが次いで、トランジスタ２６のゲートとドレインをプルアップするために、ト ランジスタ３５をオンにし、その結果トランジスタ２６と３１におけるゼロ導通 が保証される。 他方で、差動入力が、トランジスタ１２における導通を増大するように作用す る際、別の作用が生じる。２Ｉのテール電流が、トランジスタ１２に完全に流れ る条件に対して、トランジスタ３３のソースは、それをオフにするためにプルア ップされ、何の電流もトランジスタ３４と３５には流れない。トランジスタ２４ における導通は、それをオンにするために、トランジスタ２５のソースをプルダ ウンし、それによりトランジスタ２５と２６において、２Ｉの導通が生成される 。この電流は、出力端子１７での１０Ｉとして、トランジスタ２６と３１に反映 される。これは、図４のグラフにおける上部、即ち最大電流を規定する。 図４に示す２つの切片は、出力電流の過剰状態を表し、遷移領域は線形である 。すなわち、曲線の５Ｉの部分は、２つの切片間の中間である。 図５は、図６の折返し応答を有する、ＣＭＯＳ比較器回路の概略図を示す。や はり、構成要素が図１、及び図３と同一であるところには、同一の符号を用いる 。１つの付加的な差異は、図５の回路は、 電流を供給するのではなく、図６に示す電流を引き込む。電流源が必要であれば 、追加の電流ミラー段が含まれる。 構成要素１０から１６、１８から３０、及び３２は、図１、及び図３の同一要 素と同じように機能する。主たる差異は、出力トランジスタ対を駆動するように 機能する、一連の電流ミラーにある。Ｎチャンネルトランジスタ４０は、Ｎチャ ンネルトランジスタ４１と並列に結合された出力を有し、その結果その組み合わ された導通は、端子１７’での回路出力を構成する。 入力トランジスタ１２と１３の導通が等しくされる、ゼロ差動入力条件におい て、電流Ｉが各々に流れることになる。トランジスタ２４と３２は、２Ｉを引き 込むように各々バイアスされるので、Ｎチャンネルトランジスタ２５と４４は、 各々電流Ｉを通すことになる。両方のトランジスタ２５と４４は、バイアスノー ド２７（閾値２個分だけ接地より上）に接続されたゲートを有する。 トランジスタ２６は、電流ミラーとしてＰチャンネルトランジスタ３７及び３ ８と接続され、一方トランジスタ４５は、電流ミラーとしてＰチャンネルトラン ジスタ４６及び４７と接続される。従って、トランジスタ３７、３８、４６、及 び４７の各々は、電流Ｉを導通することになる。トランジスタ３８における電流 は、電流ミラーとしてＮチャンネルトランジスタ５０に結合された、Ｎチャンネ ルトランジスタ４３に流れる。従って、トランジスタ５０は、トランジスタ４６ により通される電流を導通し、そうすることで、トランジスタ４１のゲートを低 く引き、従ってそれをオフにする。 同様に、電流ミラーとしてトランジスタ４８に接続されたトランジスタ４２は 、トランジスタ３７から流れ出す電流を導通し、そうすることで、トランジスタ ４０のゲートを低く引き、それによりそれをオフにする。従って、ゼロ差動入力 バイアスに対して、出力トランジスタ４０と４１の両方がオフとなる。 図６のグラフの左手部分に示す入力条件に対して、トランジスタ１２における 導通が優位となり、その結果トランジスタ１３はオフとなる。トランジスタ１２ における導通は、トランジスタ４４をオフにするために、そのソースをプルアッ プする。トランジスタ２４は、電流２Ｉを導通するようにバイアスされるので、 トランジスタ２５のソースをプルダウンし、その結果２Ｉがトランジスタ２５内 に流れる。トランジスタ４４はオフであるので、トランジスタ４５から４９も又 オフとなる。反対に、トランジスタ２５は２Ｉを導通しているので、トランジス タ２６、３７−３９、及び４３は、各々２Ｉを導通する。トランジスタ４０は、 電流ミラーとしてトランジスタ３９に結合され、それより５倍大きいので、１０ Ｉがトランジスタ４０に流れる。図６の曲線で、ゼロバイアスの左への遷移領域 において、ゼロと１０Ｉ間のシフトは線形である。入力バイアスが他の方向に変 化して、端子１５電位が端子１６の電位を越えた場合、トランジスタ１２の導通 は、トランジスタ１３の導通が上昇するにつれて、下降する。過剰状態において 、トランジスタ１２はオフとなり、トランジスタ３２の作用が、トランジスタ４ ４に２Ｉを流せしめる。従って、２Ｉが、トランジスタ４５から４９に流れる ことになる。トランジスタ４７に流れる電流をミラーリングせんとする、トラン ジスタ４２は、トランジスタ４０をオフにするために、そのゲートを低く引く。 しかし、電流ミラーとしてトランジスタ４１に結合された、トランジスタ４９は 、５の電流利得で、トランジスタ４６に流れる電流を、トランジスタ４１へと反 映させる。従って、１０Ｉがトランジスタ４１に流れることになる。図６の曲線 で、ゼロバイアスの右への遷移領域において、ゼロと１０Ｉ間のシフトは線形で ある。 上記の回路はＣＭＯＳ構成であり、この形態は、本発明を実施するために好適 であるが、バイポーラトランジスタも使用可能である。図７は、図１の回路構成 のバイポーラトランジスタ形態を示す。Ｐチャンネルトランジスタは、ＰＮＰト ランジスタで置き換えられ、Ｎチャンネルトランジスタは、ＮＰＮトランジスタ で置き換えられている。エミッタの隣の文字は、かかる考慮が厳密である、相対 的なエミッタ領域を示す。動作時に、図７の回路は、図１の回路と実質的に同じ に働く。機能的に、バイポーラトランジスタは、ＭＯＳトランジスタと同様に動 作する。コレクタは、ドレインに等価で、エミッタは、ソースに等価で、ベース は、ゲートに等価である。電流が、ドレインに接続されたゲートを有する、ＭＯ Ｓトランジスタを通過する場合、Ｖ_T（即ち、閾値電圧）が現れる。電流が、コ レクタに接続されたベースを有する、バイポーラトランジスタを通過する場合、 Ｖ_BF（即ち、ダイオード降下１個分）が現れる。明らかに、図３及び図５も又、 バイポーラ要素から等しく構成可能である。 本発明を説明し、好適な実施例を詳述した。当業者が、以上の記載を読んだ場 合、本発明の精神、及び趣旨内で、代替及び等価物が明白となるであろう。従っ て、本発明の範囲は、請求の範囲によってのみ限定されることを意図するもので ある。

Claims (1)

1. 【特許請求の範囲】 １．明確に規定され、差動入力電圧の関数である、出力電流を生成するために、 差動電圧入力に応答する差動比較器回路において、 制御電流を出現させる手段と、 前記制御電流に基づいたテール電流の手段により、差動的に動作するように 接続される、一対の入力段トランジスタと、 前記入力段内に結合されて、前記制御電流に基づいた電流を通すようにバイ アスされる、第１の負荷トランジスタと、 前記第１の負荷トランジスタに接続されて、前記負荷トランジスタ電流の第 １の割合を通すようにバイアスされる、第１の結合トランジスタであって、前記 第１の割合は、前記差動入力電圧の関数であり、ゼロから１の範囲に制限される 、第１の結合トランジスタと、 前記制御電流に基づいた電流の形式で、回路出力を与えるために、前記第１ の結合トランジスタにより通された電流を受けるように結合された入力を有する 、電流ミラーと、 からなる差動比較器回路。 ２．前記制御電流に基づいたトランジスタバイアスノードを出現させるための手 段から更になる、請求項１に記載の差動比較器回路。 ３．前記第１の結合トランジスタは、前記第１の負荷トランジスタに接続された ソース／エミッタ、及びバイアス源レベルに接 続されたゲート／ベースを有し、それにより前記結合トランジスタの出力は、前 記差動入力電圧の１次関数であり、前記制御電流の半分に等しい、ゼロ差動入力 応答を有する、請求項１に記載の差動比較器回路。 ４．前記第１の結合トランジスタのための前記バイアス源は、トランジスタ閾値 ／Ｖ_BEの約２倍だけ基準レベルより上で動作される、請求項３に記載の差動比較 器回路。 ５．前記入力段に結合された第２の負荷トランジスタであって、それにより前記 入力段に対して、平衡負荷構成を与える、第２の負荷トランジスタと、 前記第２の負荷トランジスタに接続されて、前記制御電流の第２の割合を通 すようにバイアスされる、第２の結合トランジスタと、 前記第１、及び第２の結合トランジスタに流れる電流を減算的に組み合わせ るための手段であって、それによりゼロ差動入力において、回路出力電流がゼロ であり、回路伝達応答が、平衡入力でゼロに降下して、入力差の１つの極性に対 してのみ上昇することにより頭打ちされる、手段と、 を更に含む、請求項１に記載の差動比較器回路。 ６．前記入力段に結合された第２の負荷トランジスタであって、それにより前記 入力段に対して、平衡負荷構成を与える、第２の負荷トランジスタと、 前記第２の負荷トランジスタに接続されて、前記制御電流の 第２の割合を通すようにバイアスされる、第２の結合トランジスタであって、そ れにより前記第１、及び第２の割合が、最大で前記制御電流にまで加算される、 第２の結合トランジスタと、 出力電流が、出力トランジスタ電流の合計であるように、互いに結合される ドレイン／コレクタを有する、第１、及び第２の出力トランジスタと、 第１の電流割合から第２の電流割合を減算して、その差分を前記第１の出力 トランジスタに供給するための手段と、 第２の電流割合から第１の電流割合を減算して、その差分を前記第２の出力 トランジスタに供給するための手段であって、それにより差動入力平衡状態にお いて、前記出力電流がゼロであり、回路伝達応答が、平衡状態でゼロに降下して 、入力のどちらかの極性に対して上昇することにより折り返される、手段と、 を更に含む、請求項１に記載の差動比較器回路。