JPH0950376A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH0950376A JPH0950376A JP7200116A JP20011695A JPH0950376A JP H0950376 A JPH0950376 A JP H0950376A JP 7200116 A JP7200116 A JP 7200116A JP 20011695 A JP20011695 A JP 20011695A JP H0950376 A JPH0950376 A JP H0950376A
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- JP
- Japan
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- instruction
- register
- stage
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3824—Operand accessing
- G06F9/3834—Maintaining memory consistency
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3867—Concurrent instruction execution, e.g. pipeline or look ahead using instruction pipelines
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【課題】 回路規模が縮小されてデータ処理が迅速化さ
れ得るパイプライン化に適したデータ処理装置を提供す
ること。 【解決手段】 このデータ処理装置では、既存のパイプ
ラインレジスタ及びショートパスが削減され、後続命令
が先行命令と同じ書込み対象を持つ場合にＭｅｍステー
ジの比較器４３３によって先行命令の書込みをマスクす
る機能（書込無効手段）と、後続命令のうちの処理結果
がＥＸステージで確定する特定の命令をＭｅｍステージ
においてレジスタファイル（ＲＦ）４１０に書込むと共
に、ＷＢステージの書込み対象を保持するＷＲレジスタ
（ＷＲ）４２６への信号をマスクする機能（命令制御手
段）とが構築されている。ＷＲレジスタ（ＷＲ）４２６
では特定の命令による書込みを次に同じ種類の命令が実
行されるまで待たせ、その書込みを発行順序とは逆に特
定の命令に先行する命令より先に終了させる。
れ得るパイプライン化に適したデータ処理装置を提供す
ること。 【解決手段】 このデータ処理装置では、既存のパイプ
ラインレジスタ及びショートパスが削減され、後続命令
が先行命令と同じ書込み対象を持つ場合にＭｅｍステー
ジの比較器４３３によって先行命令の書込みをマスクす
る機能（書込無効手段）と、後続命令のうちの処理結果
がＥＸステージで確定する特定の命令をＭｅｍステージ
においてレジスタファイル（ＲＦ）４１０に書込むと共
に、ＷＢステージの書込み対象を保持するＷＲレジスタ
（ＷＲ）４２６への信号をマスクする機能（命令制御手
段）とが構築されている。ＷＲレジスタ（ＷＲ）４２６
では特定の命令による書込みを次に同じ種類の命令が実
行されるまで待たせ、その書込みを発行順序とは逆に特
定の命令に先行する命令より先に終了させる。
Description
【０００１】
【発明の属する技術分野】本発明は、主としてＲＩＳＣ
方式等でパイプライン処理を行うデータ処理装置に関す
る。
方式等でパイプライン処理を行うデータ処理装置に関す
る。
【０００２】
【従来の技術】従来、この種のデータ処理装置では、取
り扱う各種の命令がそれぞれ各ステージの資源を決まっ
た順序で一回だけ使用するようにすることによってクロ
ックサイクル毎に一命令を実行可能となっている。
り扱う各種の命令がそれぞれ各ステージの資源を決まっ
た順序で一回だけ使用するようにすることによってクロ
ックサイクル毎に一命令を実行可能となっている。
【０００３】図５は、このようなデータ処理装置の基本
構成をブロック図により示したものである。このデータ
処理装置では、特定の命令が第１のステージ（以下、Ｉ
Ｆステージと呼ぶ）においてフェッチポインタ（ＦＰ）
５０１によって示されるアドレスに従って命令メモリ
（ＩｎｓｎＭｅｍ）５０２からフェッチされて命令レジ
スタ（ＩＲ）５０３へ転送される。同時にフェッチポイ
ンタ（ＦＰ）５０１は、次の命令のフェッチのためにイ
ンクリメンタ（＋１）５０４によってインクリメントさ
れる。
構成をブロック図により示したものである。このデータ
処理装置では、特定の命令が第１のステージ（以下、Ｉ
Ｆステージと呼ぶ）においてフェッチポインタ（ＦＰ）
５０１によって示されるアドレスに従って命令メモリ
（ＩｎｓｎＭｅｍ）５０２からフェッチされて命令レジ
スタ（ＩＲ）５０３へ転送される。同時にフェッチポイ
ンタ（ＦＰ）５０１は、次の命令のフェッチのためにイ
ンクリメンタ（＋１）５０４によってインクリメントさ
れる。
【０００４】第２のステージ（以下、ＩＤステージと呼
ぶ）では、命令レジスタ（ＩＲ）５０３の出力を命令デ
コーダ（Ｄｅｃ）５０５によってデコードし、命令デコ
ーダ（Ｄｅｃ）５０５は即値データ５０６，レジスタ選
択信号５０７，命令種別信号５０８，及び書込レジスタ
選択信号５０９を出力する。又、レジスタファイル（Ｒ
Ｆ）５１０からレジスタ選択信号５０７に従ってデータ
が読み出され、即値データ５０６と共に命令実行に適当
なものが選択され、内部データバス５１１，５１２を介
してＡＬＵ入力レジスタ（ＡＳ，ＡＤ）５１３やシフタ
入力レジスタ（ＳＯ，ＳＤ）５１４へ転送される。更
に、命令種別信号５０８及び書込レジスタ選択信号５０
９は、次のステージのためにＥＩレジスタ（ＥＩ）５１
５及びＥＲレジスタ（ＥＲ）５１６へそのまま転送され
る。
ぶ）では、命令レジスタ（ＩＲ）５０３の出力を命令デ
コーダ（Ｄｅｃ）５０５によってデコードし、命令デコ
ーダ（Ｄｅｃ）５０５は即値データ５０６，レジスタ選
択信号５０７，命令種別信号５０８，及び書込レジスタ
選択信号５０９を出力する。又、レジスタファイル（Ｒ
Ｆ）５１０からレジスタ選択信号５０７に従ってデータ
が読み出され、即値データ５０６と共に命令実行に適当
なものが選択され、内部データバス５１１，５１２を介
してＡＬＵ入力レジスタ（ＡＳ，ＡＤ）５１３やシフタ
入力レジスタ（ＳＯ，ＳＤ）５１４へ転送される。更
に、命令種別信号５０８及び書込レジスタ選択信号５０
９は、次のステージのためにＥＩレジスタ（ＥＩ）５１
５及びＥＲレジスタ（ＥＲ）５１６へそのまま転送され
る。
【０００５】第３のステージ（以下、ＥＸステージと呼
ぶ）では、ＡＬＵ５１７及びシフタ（Ｓｈｉｆｔｅｒ）
５１８によって各命令に応じた演算処理が行われ、大部
分を占める次段の第４のステージ（後述する）のデータ
メモリ（ＤａｔａＭｅｍ）５２５をアクセスしない命令
では、確定した結果がパイプラインレジスタ（ＥＤ）５
１９へ転送される。又、データメモリ（ＤａｔａＭｅ
ｍ）５２５をアクセスする命令の場合には、ＡＬＵ５１
７で計算されたアドレスがメモリアドレスレジスタ（Ｍ
Ａ）５２０へ転送される。更に、書込みの場合にはシフ
タ（Ｓｈｉｆｔｅｒ）５１８から出力される書込データ
がストアデータレジスタ（ＳＤ）５２１へ転送される。
ＭＩレジスタ（ＭＩ）５２２及びＭＲレジスタ（ＭＲ）
５２３には次のステージのためにＥＩレジスタ（ＥＩ）
５１５及びＥＲレジスタ（ＥＲ）５１６の内容が転送さ
れる。
ぶ）では、ＡＬＵ５１７及びシフタ（Ｓｈｉｆｔｅｒ）
５１８によって各命令に応じた演算処理が行われ、大部
分を占める次段の第４のステージ（後述する）のデータ
メモリ（ＤａｔａＭｅｍ）５２５をアクセスしない命令
では、確定した結果がパイプラインレジスタ（ＥＤ）５
１９へ転送される。又、データメモリ（ＤａｔａＭｅ
ｍ）５２５をアクセスする命令の場合には、ＡＬＵ５１
７で計算されたアドレスがメモリアドレスレジスタ（Ｍ
Ａ）５２０へ転送される。更に、書込みの場合にはシフ
タ（Ｓｈｉｆｔｅｒ）５１８から出力される書込データ
がストアデータレジスタ（ＳＤ）５２１へ転送される。
ＭＩレジスタ（ＭＩ）５２２及びＭＲレジスタ（ＭＲ）
５２３には次のステージのためにＥＩレジスタ（ＥＩ）
５１５及びＥＲレジスタ（ＥＲ）５１６の内容が転送さ
れる。
【０００６】第４のステージ（以下、ＭＥＭステージと
呼ぶ）では、データメモリ（ＤａｔａＭｅｍ）５２５を
アクセスしない命令の場合には、パイプラインレジスタ
（ＥＤ）５１９の内容をパイプラインレジスタ（ＭＤ）
５２４へ転送するのみである。又、データメモリに書込
む命令の場合には、メモリアドレスレジスタ（ＭＡ）５
２０のアドレスに従ってストアデータレジスタ（ＳＤ）
５２１の内容をデータメモリ（ＤａｔａＭｅｍ）５２５
に書込み、読出しの場合にはメモリアドレスレジスタ
（ＭＡ）５２０のアドレスに従って読出し、ロードデー
タレジスタ（ＬＤ）５２６へ転送する。ＷＲレジスタ
（ＷＲ）５２７には次のステージのためにＭＲレジスタ
（ＭＲ）５２３のの内容が転送される。尚、データメモ
リアクセス命令デコーダ５３０はデータメモリ（Ｄａｔ
ａＭｅｍ）５２５をアクセスする命令を他の命令と識別
する機能を持つ。
呼ぶ）では、データメモリ（ＤａｔａＭｅｍ）５２５を
アクセスしない命令の場合には、パイプラインレジスタ
（ＥＤ）５１９の内容をパイプラインレジスタ（ＭＤ）
５２４へ転送するのみである。又、データメモリに書込
む命令の場合には、メモリアドレスレジスタ（ＭＡ）５
２０のアドレスに従ってストアデータレジスタ（ＳＤ）
５２１の内容をデータメモリ（ＤａｔａＭｅｍ）５２５
に書込み、読出しの場合にはメモリアドレスレジスタ
（ＭＡ）５２０のアドレスに従って読出し、ロードデー
タレジスタ（ＬＤ）５２６へ転送する。ＷＲレジスタ
（ＷＲ）５２７には次のステージのためにＭＲレジスタ
（ＭＲ）５２３のの内容が転送される。尚、データメモ
リアクセス命令デコーダ５３０はデータメモリ（Ｄａｔ
ａＭｅｍ）５２５をアクセスする命令を他の命令と識別
する機能を持つ。
【０００７】第５のステージ（以下、ＷＢステージと呼
ぶ）では、データメモリ（ＤａｔａＭｅｍ）５２５をア
クセスしない命令の場合にはパイプラインレジスタ（Ｍ
Ｄ）５２４の内容を，データメモリ（ＤａｔａＭｅｍ）
５２５を読出す命令の場合にはロードデータレジスタ
（ＬＤ）５２６の内容をそれぞれレジスタファイル（Ｒ
Ｆ）５１０のＷＲレジスタ（ＷＲ）５２７で示されるレ
ジスタに書込んでから命令を終了する。
ぶ）では、データメモリ（ＤａｔａＭｅｍ）５２５をア
クセスしない命令の場合にはパイプラインレジスタ（Ｍ
Ｄ）５２４の内容を，データメモリ（ＤａｔａＭｅｍ）
５２５を読出す命令の場合にはロードデータレジスタ
（ＬＤ）５２６の内容をそれぞれレジスタファイル（Ｒ
Ｆ）５１０のＷＲレジスタ（ＷＲ）５２７で示されるレ
ジスタに書込んでから命令を終了する。
【０００８】尚、ＭＥＭステージ及びＷＢステージに設
けられたレジスタ選択信号比較器５２８，５２９は、後
続の命令が先行の命令の結果を先行の命令の終了を待た
ずに使用することを可能とするために設けられ、それぞ
れショートパス制御信号５３１，５３２，５３３の出力
に供される。各ショートパス制御信号５３１，５３２，
５３３は、後続の命令が先行の命令の結果を先行の命令
の終了を待たずに使用することを可能とするために、先
行の命令の結果を後続の命令に直接渡すための信号で、
それぞれショートパス５３４，５３５，５３６を有効と
し、対応するレジスタの読出しを禁止する。
けられたレジスタ選択信号比較器５２８，５２９は、後
続の命令が先行の命令の結果を先行の命令の終了を待た
ずに使用することを可能とするために設けられ、それぞ
れショートパス制御信号５３１，５３２，５３３の出力
に供される。各ショートパス制御信号５３１，５３２，
５３３は、後続の命令が先行の命令の結果を先行の命令
の終了を待たずに使用することを可能とするために、先
行の命令の結果を後続の命令に直接渡すための信号で、
それぞれショートパス５３４，５３５，５３６を有効と
し、対応するレジスタの読出しを禁止する。
【０００９】図６は、このデータ処理装置における第１
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。
【００１０】ここでの命令列はｍｏｖｒ１，ｒ２にＩ
Ｆ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応し、これに１周期
遅れたｍｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，
ＷＢが対応している。即ち、ここでは最初（１番目）の
命令でレジスタファイル（ＲＦ）５１０内にあるｒ１の
内容をｒ２へ転送し、２番目の命令でｒ２の内容をｒ３
へ転送する動作を行う。２番目の命令の実行においてｒ
２の読出しを行うＩＤステージでは、最初の命令のＥＸ
ステージと同じタイミングで実行され、最初の命令の結
果がまだレジスタファイル（ＲＦ）５１０に書き込まれ
ていないため、ｒ２の読出しは不正なデータとなるが、
このときにはレジスタ選択信号５０７及びＥＲレジスタ
（ＥＲ）５１６の内容が一致する（双方共ｒ２）ため、
ショートパス制御信号５３１が出力され、レジスタファ
イル（ＲＦ）５１０からのｒ２の読出しが禁止され、代
わりにショートパス５３４を介して最初の命令の結果が
転送される。
Ｆ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応し、これに１周期
遅れたｍｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，
ＷＢが対応している。即ち、ここでは最初（１番目）の
命令でレジスタファイル（ＲＦ）５１０内にあるｒ１の
内容をｒ２へ転送し、２番目の命令でｒ２の内容をｒ３
へ転送する動作を行う。２番目の命令の実行においてｒ
２の読出しを行うＩＤステージでは、最初の命令のＥＸ
ステージと同じタイミングで実行され、最初の命令の結
果がまだレジスタファイル（ＲＦ）５１０に書き込まれ
ていないため、ｒ２の読出しは不正なデータとなるが、
このときにはレジスタ選択信号５０７及びＥＲレジスタ
（ＥＲ）５１６の内容が一致する（双方共ｒ２）ため、
ショートパス制御信号５３１が出力され、レジスタファ
イル（ＲＦ）５１０からのｒ２の読出しが禁止され、代
わりにショートパス５３４を介して最初の命令の結果が
転送される。
【００１１】図７は、このデータ処理装置における第２
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。ここでの命
令列はｍｏｖｒ１，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，
ＷＢが対応し、これに１周期遅れたｎｏｐにＩＦ，Ｉ
Ｄ，ＥＸ，ＭＥＭ，ＷＢが対応し、更にこれに１周期遅
れたｍｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，Ｗ
Ｂが対応している。ここでは最初の命令の結果を３番目
の命令が使用する。最初の命令がＭＥＭステージに達し
ているので、結果がショートパス５３５を介して転送さ
れる。
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。ここでの命
令列はｍｏｖｒ１，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，
ＷＢが対応し、これに１周期遅れたｎｏｐにＩＦ，Ｉ
Ｄ，ＥＸ，ＭＥＭ，ＷＢが対応し、更にこれに１周期遅
れたｍｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，Ｗ
Ｂが対応している。ここでは最初の命令の結果を３番目
の命令が使用する。最初の命令がＭＥＭステージに達し
ているので、結果がショートパス５３５を介して転送さ
れる。
【００１２】図８は、このデータ処理装置における第３
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。ここでの命
令列はＩｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢ
が対応し、これに１周期遅れたｎｏｐにＩＦ，ＩＤ，Ｅ
Ｘ，ＭＥＭ，ＷＢが対応し、更にこれに１周期遅れたｍ
ｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対
応している。即ち、ここでは図７に示した第２のショー
トパス機能における最初の命令がデータメモリを読出す
命令の場合となっており、最初の命令はデータメモリ５
２５の０番地の内容をｒ２に読込む命令であり、この場
合には最初の命令の結果がデータメモリ５２５の出力で
あるので、結果がショートパス５３６を介して転送され
る。
のショートパス機能に関する各部における処理動作をタ
イミングチャートにより示したものである。ここでの命
令列はＩｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢ
が対応し、これに１周期遅れたｎｏｐにＩＦ，ＩＤ，Ｅ
Ｘ，ＭＥＭ，ＷＢが対応し、更にこれに１周期遅れたｍ
ｏｖｒ２，ｒ３にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対
応している。即ち、ここでは図７に示した第２のショー
トパス機能における最初の命令がデータメモリを読出す
命令の場合となっており、最初の命令はデータメモリ５
２５の０番地の内容をｒ２に読込む命令であり、この場
合には最初の命令の結果がデータメモリ５２５の出力で
あるので、結果がショートパス５３６を介して転送され
る。
【００１３】図９は、特開平２−２３２７２７号公報に
開示された他のデータ（情報）処理装置の基本構成をブ
ロック図により示したものである。
開示された他のデータ（情報）処理装置の基本構成をブ
ロック図により示したものである。
【００１４】このデータ（情報）処理装置は、レジスタ
ファイル９０１が２つのリードポート９０２，９０３と
２つのライトポート９０４，９０５とを持ち、１つの命
令でリードポート９０２に読出しをかけてＡＬＵ９０６
を介してライトポート９０４へ書込む処理と、リードポ
ート９０３から直接ライトポート９０５に書込む処理と
を同時に実行可能としている。
ファイル９０１が２つのリードポート９０２，９０３と
２つのライトポート９０４，９０５とを持ち、１つの命
令でリードポート９０２に読出しをかけてＡＬＵ９０６
を介してライトポート９０４へ書込む処理と、リードポ
ート９０３から直接ライトポート９０５に書込む処理と
を同時に実行可能としている。
【００１５】
【発明が解決しようとする課題】上述した図５〜図８で
説明したデータ処理装置の場合、各種命令が各ステージ
の資源を決まった順序で一回だけ使用するようにするこ
とによってクロックサイクル毎に一命令を実行可能とし
ているため、結果の確定後も最終ステージまでデータを
転送して行く必要がある。このため、パイプラインレジ
スタやショートパスが増加してしまうことにより、回路
規模が大きくなったり、コストや消費電力が大きくなる
という問題がある。
説明したデータ処理装置の場合、各種命令が各ステージ
の資源を決まった順序で一回だけ使用するようにするこ
とによってクロックサイクル毎に一命令を実行可能とし
ているため、結果の確定後も最終ステージまでデータを
転送して行く必要がある。このため、パイプラインレジ
スタやショートパスが増加してしまうことにより、回路
規模が大きくなったり、コストや消費電力が大きくなる
という問題がある。
【００１６】又、図９で説明したデータ（情報）処理装
置の場合、書込みを同時に行うものであるため、データ
処理上における迅速化には利点があるが、その反面，単
独の命令に対しての実行機構が構成されているため、パ
イプライン化した場合には同様に回路規模が大きくなっ
たり、コストや消費電力が大きくなってしまう。
置の場合、書込みを同時に行うものであるため、データ
処理上における迅速化には利点があるが、その反面，単
独の命令に対しての実行機構が構成されているため、パ
イプライン化した場合には同様に回路規模が大きくなっ
たり、コストや消費電力が大きくなってしまう。
【００１７】本発明は、このような問題点を解決すべく
なされたもので、その技術的課題は、回路規模が縮小さ
れてデータ処理が迅速化され得るパイプライン化に適し
たデータ処理装置を提供することにある。
なされたもので、その技術的課題は、回路規模が縮小さ
れてデータ処理が迅速化され得るパイプライン化に適し
たデータ処理装置を提供することにある。
【００１８】
【課題を解決するための手段】本発明によれば、後続命
令が先行命令と同じ書込み対象を持つ場合に該先行命令
の書込みを無効にする書込無効手段と、後続命令のうち
の処理結果が所定のステージよりも後のステージで確定
する特定の命令を該特定の命令に先行する命令と同時に
終了させる命令制御手段とを有するデータ処理装置が得
られる。
令が先行命令と同じ書込み対象を持つ場合に該先行命令
の書込みを無効にする書込無効手段と、後続命令のうち
の処理結果が所定のステージよりも後のステージで確定
する特定の命令を該特定の命令に先行する命令と同時に
終了させる命令制御手段とを有するデータ処理装置が得
られる。
【００１９】又、本発明によれば、後続命令が先行命令
と同じ書込み対象を持つ場合に該先行命令の書込みを無
効にする書込無効手段と、後続命令のうちの処理結果が
所定のステージよりも後のステージで確定する特定の命
令を該後続の命令の発行順序とは逆に該特定の命令に先
行する命令より先に終了させる命令制御手段とを有する
データ処理装置が得られる。このデータ処理装置におい
て、命令制御手段が特定の命令による書込みを次に同じ
種類の命令が実行されるまで待たせることは好ましい。
と同じ書込み対象を持つ場合に該先行命令の書込みを無
効にする書込無効手段と、後続命令のうちの処理結果が
所定のステージよりも後のステージで確定する特定の命
令を該後続の命令の発行順序とは逆に該特定の命令に先
行する命令より先に終了させる命令制御手段とを有する
データ処理装置が得られる。このデータ処理装置におい
て、命令制御手段が特定の命令による書込みを次に同じ
種類の命令が実行されるまで待たせることは好ましい。
【００２０】
【発明の実施の形態】以下に実施例を挙げ、本発明のデ
ータ処理装置について、図面を参照して詳細に説明す
る。
ータ処理装置について、図面を参照して詳細に説明す
る。
【００２１】図１は、本発明の実施例１に係るデータ処
理装置の基本構成をブロック図により示したものであ
る。
理装置の基本構成をブロック図により示したものであ
る。
【００２２】このデータ処理装置も、ＩＦステージ，Ｉ
Ｄステージ，ＥＸステージまでは図５で説明した従来装
置と同様に構成されている。
Ｄステージ，ＥＸステージまでは図５で説明した従来装
置と同様に構成されている。
【００２３】即ち、ＩＦステージでは、特定の命令がフ
ェッチポインタ（ＦＰ）１０１によって示されるアドレ
スに従って命令メモリ（ＩｎｓｎＭｅｍ）１０２からフ
ェッチされ、命令レジスタ（ＩＲ）１０３へ転送され
る。同時にフェッチポインタ（ＦＰ）１０１は、次の命
令のフェッチのためにインクリメンタ（＋１）１０４に
よってインクリメントされる。
ェッチポインタ（ＦＰ）１０１によって示されるアドレ
スに従って命令メモリ（ＩｎｓｎＭｅｍ）１０２からフ
ェッチされ、命令レジスタ（ＩＲ）１０３へ転送され
る。同時にフェッチポインタ（ＦＰ）１０１は、次の命
令のフェッチのためにインクリメンタ（＋１）１０４に
よってインクリメントされる。
【００２４】ＩＤステージでは、命令レジスタ（ＩＲ）
１０３の出力を命令デコーダ（Ｄｅｃ）１０５によって
デコードし、命令デコーダ（Ｄｅｃ）１０５は即値デー
タ１０６，レジスタ選択信号１０７，命令種別信号１０
８，書込レジスタ選択信号１０９を出力する。又、レジ
スタファイル（ＲＦ）１１０からレジスタ選択信号１０
７に従ってデータが読み出され、即値データ１０６と共
に命令実行に適当なものが選択され、内部データバス１
１１，１１２を介してＡＬＵ入力レジスタ（ＡＳ，Ａ
Ｄ）１１３やシフタ入力レジスタ（ＳＯ，ＳＤ）１１４
へ転送される。更に、命令種別信号１０８及び書込レジ
スタ選択信号１０９は、次のステージのためにＥＩレジ
スタ（ＥＩ）１１５及びＥＲレジスタ（ＥＲ）１１６へ
そのまま転送される。
１０３の出力を命令デコーダ（Ｄｅｃ）１０５によって
デコードし、命令デコーダ（Ｄｅｃ）１０５は即値デー
タ１０６，レジスタ選択信号１０７，命令種別信号１０
８，書込レジスタ選択信号１０９を出力する。又、レジ
スタファイル（ＲＦ）１１０からレジスタ選択信号１０
７に従ってデータが読み出され、即値データ１０６と共
に命令実行に適当なものが選択され、内部データバス１
１１，１１２を介してＡＬＵ入力レジスタ（ＡＳ，Ａ
Ｄ）１１３やシフタ入力レジスタ（ＳＯ，ＳＤ）１１４
へ転送される。更に、命令種別信号１０８及び書込レジ
スタ選択信号１０９は、次のステージのためにＥＩレジ
スタ（ＥＩ）１１５及びＥＲレジスタ（ＥＲ）１１６へ
そのまま転送される。
【００２５】ＥＸステージでは、ＡＬＵ１１７及びシフ
タ（Ｓｈｉｆｔｅｒ）１１８によって各命令に応じた演
算処理が行われ、大部分を占める次段のＭＥＭステージ
（後述する）のデータメモリ（ＤａｔａＭｅｍ）１２４
をアクセスしない命令では、確定した結果がパイプライ
ンレジスタ（ＥＤ）１１９へ転送される。又、データメ
モリ（ＤａｔａＭｅｍ）１２４をアクセスする命令の場
合にはＡＬＵ１１７で計算されたアドレスがメモリアド
レスレジスタ（ＭＡ）１２０へ転送される。更に、書込
みの場合にはシフタ（Ｓｈｉｆｔｅｒ）１１８から出力
される書込データがストアデータレジスタ（ＳＤ）１２
１へ転送される。ＭＩレジスタ（ＭＩ）１２２の及びＭ
Ｒレジスタ（ＭＲ）１２３には次のステージのためにＥ
Ｉレジスタ（ＥＩ）１１５及びＥＲレジスタ（ＥＲ）１
１６の内容が転送される。
タ（Ｓｈｉｆｔｅｒ）１１８によって各命令に応じた演
算処理が行われ、大部分を占める次段のＭＥＭステージ
（後述する）のデータメモリ（ＤａｔａＭｅｍ）１２４
をアクセスしない命令では、確定した結果がパイプライ
ンレジスタ（ＥＤ）１１９へ転送される。又、データメ
モリ（ＤａｔａＭｅｍ）１２４をアクセスする命令の場
合にはＡＬＵ１１７で計算されたアドレスがメモリアド
レスレジスタ（ＭＡ）１２０へ転送される。更に、書込
みの場合にはシフタ（Ｓｈｉｆｔｅｒ）１１８から出力
される書込データがストアデータレジスタ（ＳＤ）１２
１へ転送される。ＭＩレジスタ（ＭＩ）１２２の及びＭ
Ｒレジスタ（ＭＲ）１２３には次のステージのためにＥ
Ｉレジスタ（ＥＩ）１１５及びＥＲレジスタ（ＥＲ）１
１６の内容が転送される。
【００２６】ＭＥＭステージでは、データメモリ（Ｄａ
ｔａＭｅｍ）１２４をアクセスしない命令の場合には、
ＭＲレジスタ（ＭＲ）１２３の内容に従ってパイプライ
ンレジスタ（ＥＤ）１１９の内容をレジスタファイル
（ＲＦ）１１０に書き込んでから命令を終了する。又、
データメモリ（ＤａｔａＭｅｍ）１２４に書込む命令の
場合には、メモリアドレスレジスタ（ＭＡ）１２０のア
ドレスに従ってストアデータレジスタ（ＳＤ）１２１の
内容をデータメモリ（ＤａｔａＭｅｍ）１２４に書込
み、読出しの場合にはメモリアドレスレジスタ（ＭＡ）
１２０のアドレスに従って読出し、ロードデータレジス
タ（ＬＤ）１２５へ転送する。ＷＲレジスタ（ＷＲ）１
２６には次のステージのためにＭＲレジスタ（ＭＲ）１
２３の内容が転送されるが、ここでは直接ではなく後述
する条件でマスクされたレジスタ選択信号１２７が転送
される。尚、データメモリアクセス命令デコーダ１３０
はデータメモリ（ＤａｔａＭｅｍ）１２４をアクセスす
る命令を他の命令と識別する機能を持つ。
ｔａＭｅｍ）１２４をアクセスしない命令の場合には、
ＭＲレジスタ（ＭＲ）１２３の内容に従ってパイプライ
ンレジスタ（ＥＤ）１１９の内容をレジスタファイル
（ＲＦ）１１０に書き込んでから命令を終了する。又、
データメモリ（ＤａｔａＭｅｍ）１２４に書込む命令の
場合には、メモリアドレスレジスタ（ＭＡ）１２０のア
ドレスに従ってストアデータレジスタ（ＳＤ）１２１の
内容をデータメモリ（ＤａｔａＭｅｍ）１２４に書込
み、読出しの場合にはメモリアドレスレジスタ（ＭＡ）
１２０のアドレスに従って読出し、ロードデータレジス
タ（ＬＤ）１２５へ転送する。ＷＲレジスタ（ＷＲ）１
２６には次のステージのためにＭＲレジスタ（ＭＲ）１
２３の内容が転送されるが、ここでは直接ではなく後述
する条件でマスクされたレジスタ選択信号１２７が転送
される。尚、データメモリアクセス命令デコーダ１３０
はデータメモリ（ＤａｔａＭｅｍ）１２４をアクセスす
る命令を他の命令と識別する機能を持つ。
【００２７】ＷＢステージでは、データメモリ（Ｄａｔ
ａＭｅｍ）１２４を読出す命令の場合のみ必要となり、
パイプラインレジスタ（ＬＤ）１２５の内容をレジスタ
ファイル（ＦＲ）１１０のＷＲレジスタ（ＷＲ）１２６
で示されるレジスタに書込んでから命令を終了する。こ
のとき、後続の命令を同じレジスタに書込む可能性があ
るため、同一レジスタの場合を比較器１３３で検出し、
同一の場合はレジスタ選択信号１２７をマスクにして後
続の命令の書込みを優先する。又、命令が読出しでない
場合にも既に命令が終了し、書き込みの必要が無いので
同様にマスクする。
ａＭｅｍ）１２４を読出す命令の場合のみ必要となり、
パイプラインレジスタ（ＬＤ）１２５の内容をレジスタ
ファイル（ＦＲ）１１０のＷＲレジスタ（ＷＲ）１２６
で示されるレジスタに書込んでから命令を終了する。こ
のとき、後続の命令を同じレジスタに書込む可能性があ
るため、同一レジスタの場合を比較器１３３で検出し、
同一の場合はレジスタ選択信号１２７をマスクにして後
続の命令の書込みを優先する。又、命令が読出しでない
場合にも既に命令が終了し、書き込みの必要が無いので
同様にマスクする。
【００２８】尚、ここでＭＥＭステージ及びＷＢステー
ジに設けられたレジスタ選択信号比較器１２８，１２９
も、後続の命令が先行の命令の結果を先行の命令の終了
を待たずに使用することを可能とするために設けられ、
それぞれショートパス制御信号１３１，１３２を出力す
る。各ショートパス制御信号１３１，１３２は、後続の
命令が先行の命令の結果を先行の命令の終了を待たずに
使用することを可能とするために、先行の命令の結果を
後続の命令に直接渡すための信号である。
ジに設けられたレジスタ選択信号比較器１２８，１２９
も、後続の命令が先行の命令の結果を先行の命令の終了
を待たずに使用することを可能とするために設けられ、
それぞれショートパス制御信号１３１，１３２を出力す
る。各ショートパス制御信号１３１，１３２は、後続の
命令が先行の命令の結果を先行の命令の終了を待たずに
使用することを可能とするために、先行の命令の結果を
後続の命令に直接渡すための信号である。
【００２９】図２は、このデータ処理装置で書き込むレ
ジスタが異なる場合の各部における動作処理をタイミン
グチャートにより示したものである。ここでの命令列は
Ｉｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応
し、これに１周期遅れたｍｏｖｒ１，ｒ３にＩＦ，Ｉ
Ｄ，ＥＸ，ＭＥＭ，ＷＢが対応している。即ち、ここで
は最初の命令のｒ２への書込みと、２番目の命令のｒ３
への書込みが同時に行われることを示している。
ジスタが異なる場合の各部における動作処理をタイミン
グチャートにより示したものである。ここでの命令列は
Ｉｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応
し、これに１周期遅れたｍｏｖｒ１，ｒ３にＩＦ，Ｉ
Ｄ，ＥＸ，ＭＥＭ，ＷＢが対応している。即ち、ここで
は最初の命令のｒ２への書込みと、２番目の命令のｒ３
への書込みが同時に行われることを示している。
【００３０】図３は、このデータ処理装置で書き込むレ
ジスタが同一である場合の各部における動作処理をタイ
ミングチャートにより示したものである。ここでの命令
列はＩｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが
対応し、これに１周期遅れたｍｏｖｒ１，ｒ２にＩＦ，
ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応している。即ち、ここ
では比較器１３３がＥＲレジスタ（ＥＲ）１１６とＭＲ
レジスタ（ＭＲ）１２３との一致を検出し、レジスタ選
択信号１３３を無効とすることによって、ロードデータ
レジスタ（ＬＤ）１２５からの書込みをせずに、パイプ
ラインレジスタ（ＥＤ）１１９からの書込みを行うこと
を示している。
ジスタが同一である場合の各部における動作処理をタイ
ミングチャートにより示したものである。ここでの命令
列はＩｄ０，ｒ２にＩＦ，ＩＤ，ＥＸ，ＭＥＭ，ＷＢが
対応し、これに１周期遅れたｍｏｖｒ１，ｒ２にＩＦ，
ＩＤ，ＥＸ，ＭＥＭ，ＷＢが対応している。即ち、ここ
では比較器１３３がＥＲレジスタ（ＥＲ）１１６とＭＲ
レジスタ（ＭＲ）１２３との一致を検出し、レジスタ選
択信号１３３を無効とすることによって、ロードデータ
レジスタ（ＬＤ）１２５からの書込みをせずに、パイプ
ラインレジスタ（ＥＤ）１１９からの書込みを行うこと
を示している。
【００３１】即ち、このデータ処理装置の場合、ＷＢス
テージでのパイフラインレジスタとそれに付随するショ
ートパスとが省略されて回路規模が縮小されている上、
後続命令が先行命令と同じ書込み対象を持つ場合にＭｅ
ｍステージの比較器１３３によって先行命令の書込みを
マスクする機能（書込無効手段）と、後続命令のうちの
処理結果がＥＸステージで確定する特定の命令をＭｅｍ
ステージにおいてレジスタファイル（ＲＦ）１１０に書
込むと共に、ＷＢステージの書込み対象を保持するＷＲ
レジスタ（ＷＲ）１２６への信号をマスクする機能（命
令制御手段）とが構築されている。これにより、命令制
御手段では後続命令のうちの処理結果が所定のステージ
よりも後のステージで確定する特定の命令をこれに先行
する命令と同時に終了させたり、或いはＷＲレジスタ
（ＷＲ）１２６で特定の命令による書込みを次に同じ種
類の命令が実行されるまで待たせることで発行順序とは
逆に特定の命令に先行する命令より先に終了させること
が可能になっている。
テージでのパイフラインレジスタとそれに付随するショ
ートパスとが省略されて回路規模が縮小されている上、
後続命令が先行命令と同じ書込み対象を持つ場合にＭｅ
ｍステージの比較器１３３によって先行命令の書込みを
マスクする機能（書込無効手段）と、後続命令のうちの
処理結果がＥＸステージで確定する特定の命令をＭｅｍ
ステージにおいてレジスタファイル（ＲＦ）１１０に書
込むと共に、ＷＢステージの書込み対象を保持するＷＲ
レジスタ（ＷＲ）１２６への信号をマスクする機能（命
令制御手段）とが構築されている。これにより、命令制
御手段では後続命令のうちの処理結果が所定のステージ
よりも後のステージで確定する特定の命令をこれに先行
する命令と同時に終了させたり、或いはＷＲレジスタ
（ＷＲ）１２６で特定の命令による書込みを次に同じ種
類の命令が実行されるまで待たせることで発行順序とは
逆に特定の命令に先行する命令より先に終了させること
が可能になっている。
【００３２】図４は、本発明の実施例２に係るデータ処
理装置の基本構成をブロック図により示したものであ
る。
理装置の基本構成をブロック図により示したものであ
る。
【００３３】このデータ処理装置は、先の実施例１の装
置と比較し、レジスタファイル（ＲＦ）１１０に対応す
るレジスタファイル（ＲＦ）４１０において、書込みポ
ートを２つ設ける代わりに例えば前半でパイプラインレ
ジスタ（ＥＤ）４１９からの書込みと、後半にロードデ
ータレジスタ（ＬＤ）４２５からの書込みというよう
に、同一ステージで２回書き込めるようにした点が相違
している。その他の構成及び機能は実施例１の装置と同
様であるので説明を省略するが、この装置では書込みポ
ートの増加による回路規模の増加が少ないという点で先
の実施例１の構成よりも優れている。
置と比較し、レジスタファイル（ＲＦ）１１０に対応す
るレジスタファイル（ＲＦ）４１０において、書込みポ
ートを２つ設ける代わりに例えば前半でパイプラインレ
ジスタ（ＥＤ）４１９からの書込みと、後半にロードデ
ータレジスタ（ＬＤ）４２５からの書込みというよう
に、同一ステージで２回書き込めるようにした点が相違
している。その他の構成及び機能は実施例１の装置と同
様であるので説明を省略するが、この装置では書込みポ
ートの増加による回路規模の増加が少ないという点で先
の実施例１の構成よりも優れている。
【００３４】即ち、このデータ処理装置においても、従
来存在したパイプラインレジスタ及びそれに付随するシ
ョートパスが削減されており、後続命令が先行命令と同
じ書込み対象を持つ場合にＭｅｍステージの比較器４３
３によって先行命令の書込みをマスクする機能（書込無
効手段）と、後続命令のうちの処理結果がＥＸステージ
で確定する特定の命令をＭｅｍステージにおいてレジス
タファイル（ＲＦ）４１０に書込むと共に、ＷＢステー
ジの書込み対象を保持するＷＲレジスタ（ＷＲ）４２６
への信号をマスクする機能（命令制御手段）とが構築さ
れている。これにより、命令制御手段では後続命令のう
ちの処理結果が所定のステージよりも後のステージで確
定する特定の命令をこれに先行する命令と同時に終了さ
せたり、或いはＷＲレジスタ（ＷＲ）４２６で特定の命
令による書込みを次に同じ種類の命令が実行されるまで
待たせることで発行順序とは逆に特定の命令に先行する
命令より先に終了させることが可能になっている。
来存在したパイプラインレジスタ及びそれに付随するシ
ョートパスが削減されており、後続命令が先行命令と同
じ書込み対象を持つ場合にＭｅｍステージの比較器４３
３によって先行命令の書込みをマスクする機能（書込無
効手段）と、後続命令のうちの処理結果がＥＸステージ
で確定する特定の命令をＭｅｍステージにおいてレジス
タファイル（ＲＦ）４１０に書込むと共に、ＷＢステー
ジの書込み対象を保持するＷＲレジスタ（ＷＲ）４２６
への信号をマスクする機能（命令制御手段）とが構築さ
れている。これにより、命令制御手段では後続命令のう
ちの処理結果が所定のステージよりも後のステージで確
定する特定の命令をこれに先行する命令と同時に終了さ
せたり、或いはＷＲレジスタ（ＷＲ）４２６で特定の命
令による書込みを次に同じ種類の命令が実行されるまで
待たせることで発行順序とは逆に特定の命令に先行する
命令より先に終了させることが可能になっている。
【００３５】
【発明の効果】以上に述べた通り、本発明のデータ処理
装置によれば、従来装置に比べてデータ転送のみに使用
されるパイプラインレジスタ及びそれに付随するショー
トパスを省略した上、命令制御手段により後続命令のう
ちの処理結果が所定のステージよりも後のステージで確
定する特定の命令をこれに先行する命令と同時に終了さ
せたり、或いは特定の命令による書込みを次に同じ種類
の命令が実行されるまで待たせることで発行順序とは逆
に特定の命令に先行する命令より先に終了させることを
可能にしているので、パイプライン化に際しても回路規
模が縮小されてデータ処理が迅速化されると共に、経費
及び消費電力の節約を具現し得るようになる。
装置によれば、従来装置に比べてデータ転送のみに使用
されるパイプラインレジスタ及びそれに付随するショー
トパスを省略した上、命令制御手段により後続命令のう
ちの処理結果が所定のステージよりも後のステージで確
定する特定の命令をこれに先行する命令と同時に終了さ
せたり、或いは特定の命令による書込みを次に同じ種類
の命令が実行されるまで待たせることで発行順序とは逆
に特定の命令に先行する命令より先に終了させることを
可能にしているので、パイプライン化に際しても回路規
模が縮小されてデータ処理が迅速化されると共に、経費
及び消費電力の節約を具現し得るようになる。
【図１】本発明の実施例１のデータ処理装置に関する基
本構成を示したブロック図である。
本構成を示したブロック図である。
【図２】図１に示すデータ処理装置で書き込むレジスタ
が異なる場合の各部における動作処理を示したタイミン
グチャートである。
が異なる場合の各部における動作処理を示したタイミン
グチャートである。
【図３】図１に示すデータ処理装置で書き込むレジスタ
が同一である場合の各部における動作処理を示したタイ
ミングチャートである。
が同一である場合の各部における動作処理を示したタイ
ミングチャートである。
【図４】本発明の実施例２のデータ処理装置に関する基
本構成を示したブロック図である。
本構成を示したブロック図である。
【図５】従来のデータ処理装置の基本構成を示したブロ
ック図である。
ック図である。
【図６】図５に示すデータ処理装置における第１のショ
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
【図７】図５に示すデータ処理装置における第２のショ
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
【図８】図５に示すデータ処理装置における第３のショ
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
ートパス機能に関する各部における処理動作を示したタ
イミングチャートである。
【図９】従来の他のデータ処理装置の基本構成を示した
ブロック図である。
ブロック図である。
１０１，４０１，５０１ フェッチポインタ １０２，４０２，５０２ 命令メモリ １０３，４０３，５０３ 命令レジスタ １０４，４０４，５０４ インクリメンタ １０５，４０５，５０５ 命令デコーダ １０６，４０６，５０６ 即値データ １０７，４０７，５０７ レジスタ選択信号 １０８，４０８，５０８ 命令種別信号 １０９，４０９，５０９ 書込レジスタ選択信号 １１０，４１０，５１０ レジスタファイル １１１，１１２，４１１，４１２，５１１，５１２ 内
部データバス １１３，４１３，５１３ ＡＬＵ入力レジスタ １１４，４１４，５１４ シフタ入力レジスタ １１５，４１５，５１５ ＥＩレジスタ １１６，４１６，５１６ ＥＲレジスタ １１７，４１７，５１７，９０６ ＡＬＵ １１８，４１８，５１８ シフタ １１９，４１９，５１９ パイプラインレジスタＥＤ １２０，４２０，５２０ メモリアドレスレジスタ １２１，４２１，５２１ ストアデータレジスタ １２２，４２２，５２２ ＭＩレジスタ １２３，４２３，５２３ ＭＲレジスタ １２４，４２４，５２５ データメモリ １２５，４２５，５２６ ロードデータレジスタ １２６，４２６，５２７ ＷＲレジスタ １２７，４２７ レジスタ選択信号 １２８，１２９，４２８，４２９，５２８，５２９ レ
ジスタ選択信号比較器 １３０，４３０，５３０ データメモリアクセス命令デ
コーダ １３１，１３２，４３１，４３２，５３１，５３２，５
３３ ショートパス制御信号 １３３，４３３ 比較器 ９０２，９０３ リードポート ９０４，９０５ ライトポート
部データバス １１３，４１３，５１３ ＡＬＵ入力レジスタ １１４，４１４，５１４ シフタ入力レジスタ １１５，４１５，５１５ ＥＩレジスタ １１６，４１６，５１６ ＥＲレジスタ １１７，４１７，５１７，９０６ ＡＬＵ １１８，４１８，５１８ シフタ １１９，４１９，５１９ パイプラインレジスタＥＤ １２０，４２０，５２０ メモリアドレスレジスタ １２１，４２１，５２１ ストアデータレジスタ １２２，４２２，５２２ ＭＩレジスタ １２３，４２３，５２３ ＭＲレジスタ １２４，４２４，５２５ データメモリ １２５，４２５，５２６ ロードデータレジスタ １２６，４２６，５２７ ＷＲレジスタ １２７，４２７ レジスタ選択信号 １２８，１２９，４２８，４２９，５２８，５２９ レ
ジスタ選択信号比較器 １３０，４３０，５３０ データメモリアクセス命令デ
コーダ １３１，１３２，４３１，４３２，５３１，５３２，５
３３ ショートパス制御信号 １３３，４３３ 比較器 ９０２，９０３ リードポート ９０４，９０５ ライトポート
Claims (3)
- 【請求項１】 後続命令が先行命令と同じ書込み対象を
持つ場合に該先行命令の書込みを無効にする書込無効手
段と、前記後続命令のうちの処理結果が所定のステージ
よりも後のステージで確定する特定の命令を該特定の命
令に先行する命令と同時に終了させる命令制御手段とを
有することを特徴とするデータ処理装置。 - 【請求項２】 後続命令が先行命令と同じ書込み対象を
持つ場合に該先行命令の書込みを無効にする書込無効手
段と、前記後続命令のうちの処理結果が所定のステージ
よりも後のステージで確定する特定の命令による書込み
を発行順序とは逆に該特定の命令に先行する命令より先
に終了させる命令制御手段とを有することを特徴とする
データ処理装置。 - 【請求項３】 請求項２記載のデータ処理装置におい
て、前記命令制御手段は、前記特定の命令による書込み
を次に同じ種類の命令が実行されるまで待たせることを
特徴とするデータ処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200116A JP2798121B2 (ja) | 1995-08-04 | 1995-08-04 | データ処理装置 |
| US08/691,871 US5931942A (en) | 1995-08-04 | 1996-08-02 | Pipeline data processing apparatus of reduced circuit scale |
| EP96112511A EP0790552A3 (en) | 1995-08-04 | 1996-08-02 | Data processing apparatus for performing pipeline processing |
| KR1019960032356A KR100241970B1 (ko) | 1995-08-04 | 1996-08-02 | 파이프라인 처리를 수행하는 데이터 처리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7200116A JP2798121B2 (ja) | 1995-08-04 | 1995-08-04 | データ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0950376A true JPH0950376A (ja) | 1997-02-18 |
| JP2798121B2 JP2798121B2 (ja) | 1998-09-17 |
Family
ID=16419098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7200116A Expired - Fee Related JP2798121B2 (ja) | 1995-08-04 | 1995-08-04 | データ処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5931942A (ja) |
| EP (1) | EP0790552A3 (ja) |
| JP (1) | JP2798121B2 (ja) |
| KR (1) | KR100241970B1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6275903B1 (en) * | 1998-04-22 | 2001-08-14 | Sun Microsystems, Inc. | Stack cache miss handling |
| US7376820B2 (en) | 2000-03-16 | 2008-05-20 | Fujitsu Limited | Information processing unit, and exception processing method for specific application-purpose operation instruction |
| US6626920B2 (en) * | 2001-07-05 | 2003-09-30 | Converge Medical, Inc. | Distal anastomosis system |
| US8074051B2 (en) | 2004-04-07 | 2011-12-06 | Aspen Acquisition Corporation | Multithreaded processor with multiple concurrent pipelines per thread |
| JP4243271B2 (ja) * | 2005-09-30 | 2009-03-25 | 富士通マイクロエレクトロニクス株式会社 | データ処理装置およびデータ処理方法 |
| US7725745B2 (en) * | 2006-12-19 | 2010-05-25 | Intel Corporation | Power aware software pipelining for hardware accelerators |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2545789B2 (ja) * | 1986-04-14 | 1996-10-23 | 株式会社日立製作所 | 情報処理装置 |
| JPH02232727A (ja) | 1989-03-07 | 1990-09-14 | Nec Corp | 情報処理装置 |
| JP2816248B2 (ja) * | 1989-11-08 | 1998-10-27 | 株式会社日立製作所 | データプロセッサ |
| US5555384A (en) * | 1989-12-01 | 1996-09-10 | Silicon Graphics, Inc. | Rescheduling conflicting issued instructions by delaying one conflicting instruction into the same pipeline stage as a third non-conflicting instruction |
| US5471626A (en) * | 1992-05-06 | 1995-11-28 | International Business Machines Corporation | Variable stage entry/exit instruction pipeline |
-
1995
- 1995-08-04 JP JP7200116A patent/JP2798121B2/ja not_active Expired - Fee Related
-
1996
- 1996-08-02 KR KR1019960032356A patent/KR100241970B1/ko not_active Expired - Fee Related
- 1996-08-02 US US08/691,871 patent/US5931942A/en not_active Expired - Lifetime
- 1996-08-02 EP EP96112511A patent/EP0790552A3/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| EP0790552A3 (en) | 2003-01-29 |
| US5931942A (en) | 1999-08-03 |
| EP0790552A2 (en) | 1997-08-20 |
| KR100241970B1 (ko) | 2000-08-01 |
| JP2798121B2 (ja) | 1998-09-17 |
| KR970012141A (ko) | 1997-03-29 |
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