JPH09504389A - 液晶ディスプレイを駆動する節電型回路及び方法 - Google Patents

Abstract

(57)【要約】 節電型コラム・ドライバ集積回路と、節電型の液晶ディスプレ・イ（２０）駆動方法は、ディスプレイのコラム（４６、４９、５１）に結合された一連のマルチプレクサ（７８、８０、８２）を含む。マルチプレクサは、各ロー駆動周期の一部の間に、各コラムを、共通の外部記憶コンデンサ（６６）に選択的に結合し、液晶ディスプレイの選択されたローにおける各ピクセルを、メジアン・バイアス電圧まで放電する。各ロー駆動周期の残りの間には、マルチプレクサ（７８、８０、８２）は、電圧ドライバ（７６、８４、８６）をＬＣＤピクセル・アレーのコラム（４６、４９、５１）に選択的に結合し、所望の駆動電圧をアレーの各コラムに印加する。各コラムに印加される駆動電圧の極性は、連続するロー駆動周期で交代し、記憶コンデンサ（６６）上で加算される結果的な電圧は、平均かメジアン・バイアス電圧になる。アクティブ・マトリクス液晶ディスプレイ・パネルでは、１つのマルチプレクサ（１２４）が、各ロー駆動周期の間に、ティスプレイ・パネルのバックプレーン（１３０）を、外部記憶コンデンサ（１３４）と極性の交代するバックプレーン駆動電圧（１２２）とのどちらかに選択的に結合する。

Description

【発明の詳細な説明】 液晶ディスプレイを駆動する節電型回路及び方法 技術分野 本発明は、広くは、アクティブ又はパッシブ・マトリクス液晶ディスプレイ（ ＬＣＤ）等を駆動する回路に関し、更に詳しくは、ＬＣＤディスプレイ・マトリ クスのコラムを駆動するのに要求される電力の量を削減する回路及び方法に関す る。 背景技術 ＬＣＤディスプレイは、今日では、ハンドヘルド・ゲーム、ハンドヘルド・コ ンピュータ、及びラップトップ／ノートブック・コンピュータを含む種々の製品 において用いられている。これらのディスプレイは、グレー・スケール（モノク ロ）及びカラーの両方の形態で入手可能であり、典型的には、交差するローとコ ラムとのマトリクスとして配置される。それぞれのローとコラムとの交点は、ピ クセル又はドットを形成し、その密度及び／又は色は、液晶ディスプレイのグレ ー・シェード（ｓｈａｄｅ）を定義するためにそこに印加される電圧に従って変 動し得る。これらの種々の電圧は、ディスプレイ上で色の異なるシェードを生じ 、通常は、カラー・ディスプレイについて話すときでも、「グレーのシェード」 と称される。 一度にディスプレイの１つのローを個別に選択して、選択されたローの各コラ ムに制御電圧を印加することによって、スクリーン上で表示された画像を制御す ることは知られている。そのような各ローが選択される周期は、「ロー駆動周期 」と称され得る。このプロセスは、スクリーンのそれぞれの個別のローに対して 実行され、例えば、アレーの中に４８０のローがあれば、典型的には、１つのデ ィスプレイ・サイクルには４８０のロー駆動周期が存在する。アレーにおける各 ローが選択される１つのディスプレイ・サイクルが完了した後で、このプロセス は反復され、表示された画像をリフレッシュ及び／又は更新する。ディスプレイ の各ピクセルは、毎秒の間に多くの回数だけ周期的にリフレッシュ及び／又は更 新 され、ピクセルに蓄積された電圧をリフレッシュすると共に、時間の経過と共に 表示されるべきシェードにおける任意の変化を反映する。 コンピュータのスクリーンで用いられる液晶ディスプレイは、そのようなコラ ム・ドライバ出力を比較的多数必要とする。カラーのディスプレイは、典型的に は、従来のモノクロの液晶ディスプレイの３倍多くのコラム・ドライバを必要と するが、これは、カラー・ディスプレイは、表示される３つの基本色のそれぞれ に対応する、ピクセル当たり３つのコラムを通常は必要とするからである。よっ て、典型的なＶＧＡ（４８０のロー×６４０のコラム）カラー液晶ディスプレイ は、６５４×３、すなわち、１９２０のコラム線を含み、これが、同数のコラム ・ドライバ出力によって駆動されなければならない。 コラム・ドライバ回路は、典型的には、モノリシックな集積回路の上に形成さ れる。集積回路が１９２のコラム出力ドライバを有することができると仮定する と、カラーのＶＧＡディスプレイ・スクリーンならば、そのような集積回路が１ ０個必要になる（１０×１９２＝１９２０）。回路設計者の目的の１つは、集積 回路の電力消費を削減することであり、また、その電力を供給するバッテリ上の 電カドレインを最小にし、集積回路で消費される電力を削減し、よって、集積回 路が動作する温度を低下させることである。 アクティブ・マトリクス液晶ディスプレイのためのコラム・ドライバ（又は、 ソース・ドライバ）として機能する集積回路は、液晶ディスプレイ上の種々のグ レー・シェードを定義するのに異なる出力電圧を発生する。これらの異なるアナ ログ出力電圧は、ディスプレイ上の特定の点又はピクセルで表示される色のシェ ードを変動させる。コラム・ドライバ集積回路は、アナログ電圧を、正しいタイ ミング・シーケンスで、ディスプレイ・マトリクスのコラム上に駆動しなければ ならない。そのようなアナログ電圧を発生する好適な回路は、１９９４年１月１ ８日に出願され、本願出願人に譲渡された、「マルチ・レベルＤ／Ａコンバータ を用いて液晶ディスプレイを駆動する集積回路」と題された同時出願継続中の米 国特許出願第１８３４７４号に記載されている。 液晶ディスプレイ（ＬＣＤ）が画像を表示できるのは、液晶材料の光学的な送 信特性が印加される電圧の強さに従って変化するからである。しかし、ステディ （一定）なＤＣ電圧を液晶に印加すると、時間の経過と共に、その物理的な性質 を永久に変化させ劣化させてしまう。この理由で、ＬＣＤを駆動する際の駆動技 術では、それぞれの液晶を、共通の中間点の電圧値に対して極性を交代させなが ら充電することが行われる。注意すべきは、この意味では、極性が交代する電圧 といっても、それによって、グランド電位よりも大きい及び小さい駆動電圧の使 用が必要になるわけではない点である。そうではなく、所定のメジアン・ディス プレイ・バイアス電圧の上下の電圧が単に必要になるのである。極性が交代する 電圧をディスプレイのピクセルに印加することは、反転として一般に知られてい る。 このように、特定のグレー・シェードまで液晶材料のピクセルを駆動すること は、大きさが等しく、メジアン・ディスプレイ・バイアス電圧に対して反対の極 性を有する２つの電圧パルスに関係する。１つのディスプレイ・サイクルのその ロー駆動周期の間に任意の与えられたピクセルに印加される駆動電圧は、次に続 くディスプレイ・サイクルでのロー駆動周期の間には、極性が反転される。よっ て、特定のローに位置する与えられたピクセルに関しては、それに印加される電 圧は、第１のディスプレイ・サイクルでは＋６ボルトで、次のディスプレイ・サ イクルでは−６ボルトということがありうる。時間の経過と共に、ピクセルが駆 動される電圧の平均は、正及び負の電圧の間の中間になるメジアン・バイアス電 圧である。上述の例では、メジアン・バイアス電圧はゼロボルト又はグランド電 位である。 ピクセルが第１のディスプレイ・サイクルの間に最初に＋６ボルトに充電され 、次に、それに続くディスプレイ・サイクルの間には、そのピクセルが位置する 対応するローと交差するコラムを駆動するコラム・ドライバ回路は、ピクセルを 、当初の＋６ボルトから−６ボルトまでずっと低下させなければならず、これは 、マイナス方向への１２ボルトの変化である。第３のディスプレイ・サイクルで は、コラム・ドライバ回路は、同じピクセルを−６ボルトから当初の＋６ボルト まで駆動して戻す必要があり（又は、情報が更新される場合には、メジアン・バ イアス電圧より上の何らかの他の電圧まで）、これは、プラスの方向への１２ボ ルトの変化である。同じことが、同じローに位置する他の６３９個のピクセル（ 又は、 カラー・ディスプレイの場合には、残りの１９１９個のピクセル）についてもい える。この比較的大きな電圧の変化の結果として、著しい電力が使用され、これ は、コラム・ドライバ回路から供給されなければならない。 最も単純な反転方式では、ディスプレイ上のすべてのピクセルが第１のディス プレイ・サイクルの間に最初にその正の値まで駆動され、次に、第２のディスプ レイ・サイクルの間にその負の値まで駆動されるが、この方式では、ＬＣＤが２ つの若干異なる画像を交互に表示することになり、これは、見ている者にとって は、ディスプレイにおけるフリッカとして知覚される。よって、より複雑なロー 反転方式が、このようなフリッカを削減し削除するために通常は用いられる。典 型的には、ロー反転技術は、ディスプレイ・サイクルの間に、アレーのコラムに 印加される駆動電圧が連続するロー駆動周期の間に極性を交代するように用いら れる。このように、第１のローにおけるピクセルが第１のロー駆動周期の間に正 の電圧によって駆動される場合には、隣接する第２のローにおけるピクセルは、 第２のロー駆動周期の間に負の電圧によって駆動される。等である。次のディス プレイ・サイクルの間に、極性が反転される。よって、第２のディスプレイ・サ イクルの間には、第１のローにおけるピクセルは第１のロー駆動周期の間は負の 電圧によって駆動され、隣接する第２のローにおけるピクセルは、第２のロー駆 動周期の間は正の電圧によって駆動される、等である。 上述のロー反転方式が用いられるときには、与えられたコラム・ドライバは、 例えば、第１のディスプレイ・サイクルの第１のロー駆動周期の間は、それに付 随するコラム上に＋６ボルトを確立する必要があり、次には、直後のロー駆動周 期の間には、同じコラム上に−６ボルトを確立する必要がある。このように、コ ラム・ドライバは、すべてのディスプレイ・サイクルにおけるすべてのロー駆動 周期に対して、＋６ボルトから−６ボルトまで変化し、んまた元に戻らなければ ならない。この比較的大きく頻繁な電圧変化は、著しい量の電力を消費する。 当業者には、更に複雑な反転方式が知られており、そこでは、各ピクセルに印 加される電圧は、それに隣接する１つおきのピクセルと極性が反対になっている 。換言すれば、ピクセルが正の極性の電圧によって充電されている場合には、同 じローの中の隣接するピクセルが負の極性の電圧によって充電され、同じコラム で あるが先行する及び後に続くローの隣接するピクセルもまた、負の極性の電圧に よって充電され、よって、電圧の「チェッカーボード」パターンを形成する。こ のチェッカーボード方式では、コラム・ドライバ集積回路は、典型的には、ディ スプレイのトップ及びボトムの両方で配列され、交代するコラムを駆動する。例 えば、典型的な４８０のローと１９２０のコラムから成るディスプレイでは、奇 数番目のコラム１、３、５、・・・、１９１９は、ディスプレイのトップ（頂部 ）にあるコラム・ドライバの集積回路から駆動され、他方で、偶数番目のコラム ２、４、６、・・・、１９２０は、ディスプレイのボトム（底部）から駆動され る。最も知られたコラム・ドライバ集積回路はグローバル極性制御（即ち、すべ ての出力がハイに駆動し、又はすべて出力がロー（低）に駆動する）を許容する ので、グローバル極性制御信号をディスプレイのトップ及びボトムのコラム・ド ライバの間で単に反転させることによって、与えられたロー駆動周期の間に、反 対の極性の駆動電圧によって隣接するディスプレイ・コラムを駆動するのか簡単 である。 上述のグローバル極性制御信号は、連続するロー駆動サイクルの間にハイとロ ー（低）レベルとの間で交代させ、すべてのロー駆動周期に対する与えられたコ ラム上の駆動電圧の極性を反転させることができる。このようにして、第１のロ ー駆動周期の間には、コラム１は負に駆動され、他方で、第２のロー駆動周期の 間に、コラム１は負に駆動され、コラム２は正に駆動される。この動作態様は、 コラム反転として見ることができる。これが上述のロー反転技術と共に行われる 場合には、ディスプレイのピクセルの電圧極性は、任意の時間において、チェッ カーボード態様で交代し、それによって、ピクセルはその隣接するピクセルのい ずれとも同じ極性電圧によって駆動されることはなくなる。 最適な動作のためには、アクティブ・マトリクス液晶ディスプレイ（ＡＭＬＣ Ｄ）は、メジアン・バイアス点に対して＋／−６ボルトの間の範囲の電圧によっ て駆動されるべきである。この電圧範囲は、既知の集積回路コラム・ドライバに よって確かに達成可能であるが、典型的には、小さな規模（ｇｅｏｍｅｔｒｙ） の集積回路プロセスを排除してしまう。その理由は、小規模のプロセスは、５ボ ルト以下での動作だけを支持するだけだからである。５ボルトを超える駆動電圧 を供給することのできるコラム・ドライバはより大きな規模のプロセスを用いて 製造されなければならず、アクティブ・マトリクス・ディスプレイを駆動する入 手可能なコラム・ドライバ集積回路は典型的にはより大きくので、従って、製造 コストが更に高くなる。このような付加的な費用を回避するには、コラム・ドラ イバ集積回路の製造のための５ボルトのプロセス技術の使用を可能にするＡＣ（ 交流）駆動技術を用いることが知られている。この交流駆動技術は、コラム・ド ライバ自体を信頼し、液晶ピクセルに亘って生じる全体の駆動電圧の一部だけを 与える。各ピクセルに亘る電圧の平衡は、コラム・ドライバとは位相がずれてい る交流波形によってバックプレーン・ディスプレイ・バイアス電圧を駆動するこ とによって与えられる。結果的に、コラム・ドライバが正の極性の電圧を出力し ているときには、バックプレーン・バイアス電圧は、負の極性の電圧によって駆 動される。各液晶ピクセルに亘る結果的な電圧は、コラム・ドライバによって生 じた電圧とバックプレーン・バイアス電圧との和である。 この交流駆動技術は、一般には、各ロー駆動周期の後で、バックプレーン・バ イアス電圧の極性が反転され、更に、コラム・ドライバの極性もまた反転される ことを必要とする。バックプレーン・バイアス電圧を駆動する回路は、例えば＋ ８ボルトから−２ボルトまで、第１及び第２のロー駆動周期の間に切り換わらな ければならず、第２及び第３のロー駆動周期の間に、−２ボルトから＋８ボルト まで戻らなければならない。それぞれの場合において、バックプレーン電圧ドラ イバは、１０ボルトの変化を介して切り換わらなければならない。ディスプレイ のバックプレーンはそれに付随して著しい量のキャパシタンスを有しているので 、著しい量の電力が消費されて、バックプレーン・バイアス電圧を連続するロー 駆動周期の間に連続的に切り換わる。 従って、本発明の目的は、液晶ディスプレイ・マトリクスのコラムを駆動する コラム・ドライバ回路であって、極性の交代する駆動電圧をこの液晶ディスプレ イ・マトリクスのコラムに印加する際に電源から消費される電力を削減するコラ ム・ドライバ回路を提供することである。 本発明の別の目的は、極性の交代する駆動電圧を液晶ディスプレイ・マトリク スのコラムに印加する際に、この回路の内部で消費される電力を削減する回路を 提供することである。 本発明の更なる目的は、液晶ディスプレイに対する既知のロー反転駆動方式と 互換性を有する節電型の回路を提供することである。 本発明の更なる目的は、液晶ディスプレイに対する既知のコラム反転駆動方式 と互換性を有する節電型の回路を提供することである。 本発明の更なる目的は、アクティブ・マトリクス液晶ディスプレイによって消 費される電力を削減する節電型回路であって、ディスプレイのバックプレーン・ バイアス電圧が上述した交流駆動技術を用いて駆動されるものを提供することで ある。 本発明の更に別の目的は、電力消費を削減しながら液晶ディスプレイを駆動す る方法を提供することである。 本発明のこれらの及びそれ以外の目的は、以下に述べる本発明の説明が進むに つれて、当業者に明らかになるだろう。 発明の開示 簡単に説明すると、その好適な実施例に従えば、本発明の１つの特徴は、駆動 電圧を、配列された液晶ディスプレイのコラムに印加する節電型のコラム・ドラ イバ回路に関する。このコラム・ドライバ回路は、液晶アレーにおけるコラムの 数に対応する多数の電圧ドライバを含む。電圧ドライバのそれぞれは、与えられ たロー駆動周期の間に液晶ディスプレイの与えられたコラムに印加される駆動電 圧を提供し、選択されたローの中の与えられたコラムに位置するピクセルを制御 する。電圧ドライバは、最も正である電圧と最も正でない電圧との間で極性が交 代する駆動電圧を提供し、この最も正である電圧と最も正でない電圧との間の中 間点は、メジアン・バイアス電圧に対応する。 クロックされた制御信号が、好ましくはすべてのロー駆動周期の間、少なくと もいくつかのロー駆動周期の間に、第１及び第２の状態の間で切り換わり、それ によって、各ロー駆動周期を、第１及び第２の部分に分割する。コラム・ドライ バ回路は、また、ディスプレイにおけるコラムの数に対応する多数のマルチプレ クサを含む。このマルチプレクサのそれぞれは、液晶ディスプレイのコラムの中 の１つに結合されたコラム端子と、関連する電圧ドライバに結合し与えられたロ ー駆動周期の間に液晶ディスプレイの与えられたコラムに印加されるべき電圧を 受け取る入力端子と、共通端子とを有する。すべてのマルチプレクサの共通端子 は、共通ノードに結合される。 各マルチプレクサは、各ロー駆動周期の１つの部分の間に、コラム端子を共通 端子に従って共通ノードに電気的に結合し、更に、各ロー駆動周期の残りの部分 の間に、コラム端子を入力端子に電気的に結合することによって、クロックされ た制御信号に応答する。 本発明のある実施例においては、記憶（蓄積、ｓｔｏｒａｇｅ）コンデンサが 共通ノードに、従って、各マルチプレクサの共通端子に結合される。コラム・ド ライバ回路がモノリシックな集積回路として構成されていると想定すると、この 記憶コンデンサは、好ましくは、集積回路の外部に位置する。記憶コンデンサの 値は、好ましくは、各コラムに付随するキャパシタンスにアレーにおけるコラム の数を乗じた値よりも大きくなるように選択される。各ロー駆動周期の部分の中 の１つの間には、マルチプレクサは、液晶ディスプレイの各コラムを記憶コンデ ンサに接続し、選択されたローにおける各ピクセルをメジアン・バイアス電圧に 効果的に放電する。各ロー駆動周期の残りの部分の間には、マルチプレクサは、 付随する電圧ドライバによって生じる駆動電圧をディスプレイのコラムに結合す る。 ロー反転技術が用いられている（すなわち、電圧ドライバは、選択されたロー に対する１つのロー駆動周期の間は１つの極性を有する駆動電圧を提供し、次に 続くローに対する次のロー駆動周期の間は反対の極性の駆動電圧を提供する）と 仮定すると、コラムに印加される駆動電圧は１つのロー駆動周期から次のロー駆 動周期に移ると極性が交代する。１つのロー駆動周期の間のメジアン・バイアス 電圧に向かっての正に充電されたピクセルの放電の際に記憶コンデンサ上に蓄積 される電荷は、セーブされ、負に充電されたピクセルを次のロー駆動周期の間に メジアン・バイアス電圧に向かって放電して戻すのに用いられる。電圧ドライバ は、ピクセルを反対の極性の電圧に駆動する前にピクセルをメジアン・バイアス 電圧に充電又は放電して戻すのに電力を供給する必要がないので、電力が保存さ れる。 例えば、ディスプレイ内のピクセルが＋６ボルトから−６ボルトに切り換えら れる場合には、記憶コンデンサは、ピクセルによってそれまでに保持された電荷 を維持しながら、ピクセルを＋６ボルトからおよそグランド電位まで放電する。 ロー駆動周期の残りの部分の間には、ピクセルが位置するコラムに付随する電圧 ドライバはピクセル電圧をそれまでの半分だけ、すなわち、グランド電位から− ６ボルトまで駆動するだけでよい。これによって、コラム・ドライバ集積回路上 のキャパシタンス負荷を効果的に減少させることができ、コラム・ドライバの出 力段が、通常要求される電力の半分で動作することが可能になる。 本発明のコラム・ドライバ回路は、上述のように外部記憶コンデンサを含み、 そのコンデンサの一方の端子は共通ノードに結合され、そのコンデンサの第２の 端子は、好ましくは、メジアン・バイアス電圧源か、又は、システムのバッテリ 端子に結合されて、電荷が外部記憶コンデンサによって与えられる又はシンクさ れる際に、閉じた電気的ループを形成する。 本発明の上述の形態では、外部記憶コンデンサは、電荷のソース及び／又はシ ンクとして機能する。記憶コンデンサは、コンデンサによって与えられた又はシ ンクされた電荷の総和を記憶する又は積分する。電気バッテリもまた、同様の機 能をし得る。このように、本発明の別の形式では、上述のコラム・ドライバ回路 の共通ノードは、メジアン・バイアス電圧を通常与える電気的バッテリの１つの 端子に結合される。 本発明のコラム・ドライバ回路は、また、液晶ディスプレイにおける隣接する コラムが任意の与えられたロー駆動周期の間に反対の極性の駆動電圧によって駆 動されるコラム反転法とも互換性を有する。以下で述べる理由により、本発明は 、上で述べた記憶コンデンサの存在を要求することなく、コラム反転駆動技術と 共に用いることができる。任意の特定のロ一時間の間に、正の極性によって駆動 されたコラムからの電圧の総和が負の極性によって駆動されたコラムの電圧の絶 対値の総和とほぼ等しくなる蓋然性は高い。単純にいえば、すべてのコラムの平 均の電圧は、メジアン・バイアス電圧に関しては、ゼロに近くなる。 よって、コラム反転の場合には、ディスプレイにおけるすべてのコラムがマル チプレクサを介して共通ノードに短絡する場合には、コラムは、外部記憶コンデ ンサが存在しない場合でも、メジアン・ディスプレイ・バイアスに近い電圧に放 電する。電圧の正確な電圧は、それに先立つロー駆動周期の間にコラムによって 表示された情報に依存して、各ロー周期で変動する。注意すべきは、上述の記憶 コンデンサの存在は、この条件下では、必要ではないことである。 マルチプレクサは、従来型の集積回路ＭＯＳＦＥＴ素子を用いて形成し得る。 例えば、マルチプレクサは、第１及び第２のＣＭＯＳ送信ゲートを含む。第１の ＣＭＯＳ送信ゲートは、コラム端子と共通端子との間に結合され、液晶ディスプ レイの１つのコラムを記憶コンデンサに選択的に結合する。第２のＣＭＯＳ送信 ゲートは、コラム端子と付随する電圧ドライバとの間に結合され、電圧ドライバ によって生じる駆動電圧をそれに付随するコラムに選択的に結合する。 また、各マルチプレクサは、そうではなく、第１及び第２のＭＯＳトランジス タ（ｎチャンネル・トランジスタ及びｐチャンネル・トランジスタ）を含むこと もある。この場合には、両方のトランジスタのドレイン端子は、共通に１つのコ ラムに結合される。第１及び第２のトランジスタのゲート端子は、クロックされ た制御信号とその相補的な信号とに結合され、交代に、第１及び第２のトランジ スタの一方又は他方を導通させる。第１及び第２のトランジスタの一方のソース 端子は共通端子に結合され、他方のトランジスタのソース端子は付随する電圧ド ライバに結合される。 上述のマルチプレクサは、また、それ自身が制御入力を有し出力端子を選択的 に消勢する電圧ドライバを用いることによっても、効果的に提供され得る。この 場合には、クロックされる制御信号が、電圧ドライバの制御入力に結合され、コ ラムが共通ノードに電気的に結合されているロー駆動周期の部分の間には電圧ド ライバの出力を消勢する。送信ゲートもまた提供され、コラムを共通ノードに選 択的に結合する。送信ゲートは、それぞれが、クロックされた制御信号に応答す る制御端子を有する。各送信ゲートは、液晶ディスプレイのコラムの１つに結合 されたコラム端子と、共通ノードに結合された共通端子とを有する。送信ゲート は、ディスプレイのコラムを、各ロー駆動周期の１つの部分の間に、共通ノード に電気的に結合する。ロー駆動周期の残りの部分の間には、送信ゲートは、電圧 ドライバの出力がイネーブルされている間は、コラムを共通ノードから切り離す 。 これらの送信ゲートは、例えば、１つのＭＯＳＦＥＴ（ｎチャンネル又はｐチャ ンネル）トランジスタ又はＣＭＯＳ送信ゲートとして、形成され得る。 本発明は、また、電力を保存しながら、配列された液晶ディスプレイにおける コラムを駆動する方法にも関する。この方法は、駆動されるアレーの中のピクセ ルの１つのローを選択するステップと、第１の極性の駆動電圧アレーのコラムに 印加して選択されたローにおけるピクセルを駆動するステップとを含む。コラム を駆動する前か又は後に、コラムは、第１の共通ノードに一時的に電気的に結合 され、選択されたローにおけるピクセルをメジアン・バイアス電圧に向かって充 電又は放電する。アレーの中のピクセルの次のローが次に選択されて、反対の極 性の駆動電圧がコラムに印加され、現時点で選択されているローにおけるピクセ ルを駆動する。もう一度、コラムを駆動する前か又は後に、コラムは、第１の共 通ノードに一時的に電気的に結合され、現時点で選択されたローにおけるピクセ ルをメジアン・バイアス電圧に向かって充電又は放電する。これらのステップが 、アレーの中のローの残りの対に対しても反復される。上述の方法は、記憶コン デンサを共通ノードに結合するステップを含む。また、この方法は、共通ノード をメジアン・バイアス電圧を与えるバッテリ端子に結合するステップを含む。 上の段落で述べた方法は、上述のコラム反転駆動技術と互換性を有する。この 場合には、第１のローが選択された際に、少なくとも２つのコラムの第１のグル ープ（例えば、奇数番目のコラム）が、正の極性の駆動電圧を受け取り、少なく とも２つのコラムの第２のグループ（例えば、偶数番目のコラム）が、負の駆動 電圧を受け取る。次のローが選択される際には、第１及び第２のグループのコラ ム上の駆動電圧の極性は反転される。 上述のコラム反転駆動技術が用いられると想定すると、すべてのコラムは同じ 共通ノードに短絡され得る。コラムの半分は先のロー駆動周期の間に正の極性の 電圧に充電され、コラムの残りの半分は先のロー駆動周期の間に負の極性の電圧 に充電されているから、これらのコラム電圧の総和は、記憶コンデンサが共通ノ ードに結合されていない場合でも、メジアン・バイアス電圧に近い電圧に平均化 される。しかし、望むのであれば、すべてのコラムは、記憶コンデンサ又は上述 のバッテリ端子に短絡され、すべてのコラムがほぼメジアン・バイアス電圧まで 充電又は放電されることを保証する。更に、所望であれば、第１のグループのコ ラム（即ち、奇数番目のコラム）を第１の記憶コンデンサに短絡し、第２のグル ープのコラム（即ち、偶数番目のコラム）を第２の記憶コンデンサに短絡するこ ともできる。 本発明の別の特徴は、上述のタイプのアクティブ・マトリクス液晶ディスプレ イ・パネルのバックプレーン・バイアス電圧を駆動する節電型回路及び方法に関 する。多くの応用例において、ディスプレイ・バイアス・ドライバは、極性の交 代するバイアス電圧を発生し、対応する交代するロー駆動周期の間に、アクティ ブ・マトリクス液晶ディスプレイ・パネルに印加する。極性の交代するバイアス 電圧は、１つのロー駆動周期の間の最も正のバイアス電圧と次のロー駆動周期の 間の最も正でないバイアス電圧との間で切り換わり、第３のロー駆動周期の間に 最も正のバイアス電圧に戻る。最も正のバイアス電圧と最も正でないバイアス電 圧との間の中間点は、メジアン・バイアス電圧に対応する。 ディスプレイのバックプレーンを駆動する上述の節電型回路及び方法において は、クロックされた制御信号は、各ロー駆動周期を、第１及び第２の部分に分割 する。マルチプレクサは、液晶ディスプレイ・パネルのバックプレーンに結合さ れたバックプレーン端子と、ディスプレイ・バイアス・ドライバの出力に結合さ れたドライバ端子と、記憶コンデンサに結合された記憶端子とを有する。マルチ プレクサは、クロックされた制御信号に応答して、バックプレーン端子を、各ロ ー駆動周期の１つの部分の間には記憶コンデンサに選択的に電気的に結合し、各 ロー駆動周期の残りの部分の間にはディスプレイ・バイアス・ドライバの出力に 選択的に電気的に結合する。 節電型のバックプレーン・バイアス・ドライバ回路がモノリシックな集積回路 として構成されていると想定すると、この記憶コンデンサは、好ましくは、集積 回路の外部に位置する。記憶コンデンサの値は、好ましくは、液晶ディスプレイ ・パネルのバックプレーンに付随するキャパシタンスＣ_backよりも大きくなるよ うに選択される。記憶コンデンサは、好ましくは、マルチプレクサの共通端子と システムのバッテリの正又は負の端子との間に結合され、バックプレーン・キャ パシタンスをメジアン・バイアス電圧に向かって充電又は放電する閉じたループ ・ パスを提供する。 各ロー駆動周期の部分の中の１つの間には、マルチプレクサは、液晶ディスプ レイのバックプレーン端子を記憶コンデンサに接続し、バックプレーンをメジア ン・バイアス電圧に効果的に放電する。各ロー駆動周期の残りの部分の間には、 マルチプレクサは、バイアス・ドライバ電圧をディスプレイのバックプレーン端 子に結合する。 ＡＣバイアス駆動技術がバックプレーンを駆動するのに用いられている（すな わち、バイアス電圧ドライバは、選択されたローに対する１つのロー駆動周期の 間は１つの極性を有する駆動バイアス電圧を提供し、次に続くローに対する次の ロー駆動周期の間は反対の極性の駆動バイアス電圧を提供する）と仮定すると、 バックプレーン端子に印加されるバイアス駆動電圧は、１つのロー駆動周期から 次のロー駆動周期に移ると極性が交代する。１つのロー駆動周期の間のメジアン ・バイアス電圧に向かっての正に充電されたバックプレーンの放電の際に記憶コ ンデンサ上に蓄積される電荷は、セーブされ、負に充電されたバックプレーンを 次のロー駆動周期の間にメジアン・バイアス電圧に向かって放電して戻すのに用 いられる。バイアス電圧ドライバはバックプレーンを反対の極性のバイアス電圧 に駆動する前にバックプレーンをメジアン・バイアス電圧に充電又は放電して戻 すのに電力を供給する必要がないので、電力が保存される。上述のコラム・ドラ イバ回路の場合には、バイアス駆動電圧又は記憶コンデンサをディスプレイのバ ックプレーンに選択的に結合するのに用いられるマルチプレクサは、１対の送信 ゲートによって形成され、各送信ゲートは、ｎチャンネルＭＯＳＦＥＴ、ｐチャ ンネルＭＯＳＦＥＴ、又はＣＭＯＳ送信ゲートから構成される。 図面の簡単な説明 図１は、コラム及びロー・ドライバ回路を含み、ＬＣＤディスプレイ内に含ま れるピクセル・アレーを駆動する、アクティブ・マトリクスＬＣＤディスプレイ のブロック図である。 図２は、図１の一部の更に詳細なブロック図であり、２つのコラム・ドライバ 集積回路と、１つのロー・ドライバ集積回路と、アクティブ・マトリクス・ディ スプレイの複数のロー及びコラム導体と、を含む。 図３は、図２において破線のアウトラインで囲まれたアクティブ・マトリクス ・ディスプレイの小さな部分の拡大図であり、ディスプレイ・マトリクス上に形 成された薄膜トランジスタとサンプリング・コンデンサとを示す。 図４は、本発明を組み入れた節電型コラム・ドライバ集積回路の好適実施例を 示すブロック図である。 図５は、３つのロー駆動周期を第１及び第２の部分に分割するクロックされた 制御信号を図解し、外部記憶コンデンサとアレーにおける１つのコラムとの上の 電圧を図解する波形タイミング図である。 図６は、図４に示され、マルチプレクサを形成するのにｎチャンネルＭＯＳＦ ＥＴトランジスタを用いている、コラム・ドライバ回路の１つの更に詳細な回路 図である。 図７は、図４に示され、マルチプレクサを形成するのにｐチャンネルＭＯＳＦ ＥＴトランジスタを用いている、コラム・ドライバ回路の１つの更に詳細な回路 図である。 図８は、図４に示され、マルチプレクサを形成するのに１対のＣＭＯＳ送信ゲ ートを用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。 図９は、図４に示され、マルチプレクサを効果的に形成するのにｎチャンネル ＭＯＳＦＥＴトランジスタと共に、ゲートされた出力段を有する電圧ドライバを 用いている、コラム・ドライバ回路の１つの更に詳細な回路図である。 図１０は、アクティブ・マトリクスＬＣＤディスプレイのバックプレーンを駆 動する節電型バックプレーン・バイアス電圧駆動回路のブロック図である。 発明を実現する最良の態様 図１には、典型的なアクティブ・マトリクス・ディスプレイ・システムが示さ れている。アクティブ・マトリクスＬＣＤディスプレイ・スクリーン自体は、参 照番号２０で示されており、典型的な白黒のグレー・スケールＬＣＤディスプレ イに対して、４８０のローと６４０のコラムとの配列されたマトリクスを含む。 典型的なカラーのＬＣＤディスプレイに対しては、コラムの数が３倍すなわち１ ９２０となり、ディスプレイ・スクリーンにおける各点で３つの基本色を与える 。各ローと各コラムとの交点はピクセルと呼ばれ、各交点には薄膜トランジスタ （ＴＦＴ）が提供されて、各ローが選択されるときに、各コラム上の電圧を各ピ クセルにおけるサンプリング・コンデンサに選択的に結合する。各ピクセルの強 度は、ディスプレイの各ピクセルにおけるサンプリング・コンデンサに印加され る電圧を制御することによって選択される。 ディスプレイのそれぞれのリフレッシュ・フェーズ又はディスプレイ・サイク ルの間に、４８０のローのそれぞれは、ロー・ドライバ２２、２３、２４によっ て連続的に選択され、選択されたローの薄膜トランジスタをイネーブルし、６４ ０のコラム上に存在する電圧が、選択されたローの６４０のピクセルのそれぞれ において記憶コンデンサに記憶されることを可能にする。図１に示されているよ うに、１０のコラム・ドライバ集積回路２８〜３７が、それぞれ、白黒のＬＣＤ ディスプレイにおける６４０のコラムのそれぞれにおける６４を駆動する（又は 、カラー・ディスプレイでは、６４の３倍の１９２のコラムである）。これらの コラム・ドライバの中の５つ（２８〜３２）が図解のためにアレーの上に示され ており、残りの５つのコラム・ドライバ（３３〜３７）は、アレーの下に示され ている。制御回路（図示せず）が、データ及び制御信号を、ロー・ドライバ２２ 〜２４とコラム・ドライバ２８〜３７に印加し、所望の画像を表示するために各 成分を同期させる。図１に示された基本駆動回路は、この技術分野で公知であり 、本発明の一部を形成するものではない。 図２を参照すると、ロー・ドライバ集積回路２２とコラム・ドライバ集積回路 ２８、３３とが示され、それぞれが、アクティブ・マトリクス・カラー・ディス プレイ２０の１６０のローと３８４のコラムとを駆動している。ローとコラムと は相互に交差し、その交点においてピクセルを定義する。そのような４つの交点 が図３とラベル付けされた破線のブロック（図２の左上部分）の内部に示されて いる。ロー１、２は、それぞれが、導体４０、４２によって形成されている。コ ラム１は、導体４４によって形成されて、上側のコラム・ドライバ集積回路２８ によって駆動され、隣接するコラム２は導体４６によって形成されて、下側のコ ラム・ドライバ集積回路３３によって駆動される。 図３においては、ロー導体４０、４２とコラム導体４４、４６との交点によっ て形成されたアクティブ・マトリクスＬＣＤディスプレイ２０の部分が、更に詳 細に示されている。図３に示されるように、ロー導体４０は、２つのＭＯＳ薄膜 トランジスタ（ＴＦＴ）４８、５０のゲート端子に結合されている。同様に、ロ ー導体４２は、２つの薄膜トランジスタ５２、５４のゲート端子に結合されてい る。コラム導体４４は、トランジスタ４８、５２のドレイン端子に結合され、コ ラム導体４６は、トランジスタ５０、５４のドレイン端子に結合されている。ロ ー導体４０とコラム導体４４、４６との交点に形成されたピクセルがリフレッシ ュされる及び／又は更新されるときには、ロー導体４０はハイに駆動されて、Ｔ ＦＴ４８、５０をイネーブルする。この場合に、コラム導体４４に印加されるコ ラム・ドライバ出力電圧は、イネーブルされたＴＦＴ４８を介してサンプリング ・コンデンサ５６に印加され、そのピクセルに対する所望のグレー・シェードに 対応するアナログ電圧を記憶する。同様にして、コラム導体４６に印加されるコ ラム・ドライバ出力電圧は、ＴＦＴ５０を介してサンプリング・コンデンサ５６ に印加され、そのピクセルに対する所望のグレー・シェードに対応するアナログ 電圧を記憶する。ロー導体４０がロー（低）に戻るときには、ＴＦＴ４８、５０ はオフになり、記憶コンデンサ５６、５８に印加されるアナログ電圧は、後でリ フレッシュ・サイクルによって更新されるまで保持される。ロー導体４２が次に イネーブルされ、コラム導体４４、４６に印加されるアナログ電圧は更新され、 記憶されるべき所望のグレー・シェード電圧を、それぞれ、記憶コンデンサ６０ 、６２に印加する。 上述のように、ロー反転駆動方式は、連続的な非ゼロＤＣ電圧が液晶ディスプ レイに印加されるのを回避するのに通常用いられる。図２を参照すると、ロー１ 又はロー導体４０は第１のロー駆動周期の間に選択され、他方で、ロー２又はロ ー導体４２は第２のロー駆動周期の間に選択される。４８０のロー駆動周期の後 で、第１のディスプレイ・サイクルが完了し、第２のディスプレイ・サイクルが 開始する。 コラム反転なしの単純なロー反転の使用を想定すると、第１のロー駆動周期の 間に、そして、ロー１が第１のロー駆動周期に対応して選択される間に、正の極 性の電圧が、コラム１、２（それぞれ、導体４４、４６）を含むすべてのコラム 導体に印加され、従って、サンプリング・コンデンサ５６、５８（図３を参照の こと）を含むロー１のピクセルは正に変化する。次のロー駆動周期の間に、ロー ２が選択され、今度は、しかし、負の極性の電圧が、コラム１、２（それぞれ、 導体４４、４６）を含むすべてのコラム導体に印加され、従って、サンプリング ・コンデンサ６０、６２（図３を参照のこと）を含むロー２のピクセルは負に変 化する。このプロセスは、アレーの中の残りの２３９対のローに対して反復され る。次のディスプレイ・サイクルの間には、ロー１が再び選択され、このときだ け、負の極性の電圧が、コラム１、２（それぞれ、導体４４、４６）を含むすべ てのコラム導体に印加され、従って、サンプリング・コンデンサ５６、５８（図 ３を参照のこと）を含むロー１のピクセルは、今回は、負に変化する。同様に、 次のロー駆動周期の間に、ロー２が選択され、今度は、しかし、正の極性の電圧 が、コラム１、２（それぞれ、導体４４、４６）を含むすべてのコラム導体に印 加され、従って、サンプリング・コンデンサ６０、６２（図３を参照のこと）を 含むロー２のピクセルは正に変化する。このように、時間の経過と共に、各ピク セルに印加されるＤＣ電圧は、メジアン・バイアス電圧に平均化され、これは、 ０ボルトであり得る。 上述のロー反転方式が用いられるときには、コラム・ドライバ回路２８は、第 １のディスプレイ・サイクルの第１のロー駆動周期の間に、コラム１（導体４４ ）の上に、例えば、＋６ボルトを確立する必要があり、次に、ロー２に対する直 後のロー駆動周期の間には同じコラム１上に、例えば、−６ボルトを確立する必 要がある。このように、この例では、コラム・ドライバ回路２８は、すべてのデ ィスプレイ・サイクルにおけるすべてのロー駆動サイクルに対して、＋６ボルト から−６ボルトに変化し、また再び戻らなければならない。コラム２からコラム １９２０に対するコラム・ドライバ回路のそれぞれが、同じことをしなければな らない。上述のように、本発明の目標の１つは、このような変化を生じさせる際 に、電源から引き出され、コラム・ドライバ回路内で消費される電力を削減する ことである。 図２は、このような電力消費削減の目的での、従来型の集積回路コラム・ドラ イバの修正を示している。図２に示されているように、クロックされた制御信号 ６４又はＳＥＬＥＣＴは、図２に示されたコラム・ドライバ２８、３３を含むす べてのコラム・ドライバ集積回路にルーティングされる。簡単に図５を参照する と、ＳＥＬＥＣＴ信号は、それぞれのロー駆動周期を２つのフェーズ又は部分に 分割する。第１の部分は、時間ｔ０及びｔ１の間の周期によって、第１のロー駆 動周期に対して、図５に示されている。第２の部分は、図５において、ＳＥＬＥ ＣＴ信号がロー（低）であるｔ１及びｔ２の間の周期によって表される。そのよ うなクロックされた制御信号を発生するクロック回路は、当業者には広く知られ ており、Ｈｅｒｂｅｒｔ Ｔａｕｂ ａｎｄ Ｄｏｎａｌｄ Ｓｃｈｉｌｌｉｎ ｇによる”Ｄｉｇｉｔａｌ Ｉｎｔｅｇｒａｔｅｄ Ｅｌｅｃｔｒｏｎｉｃｓ” （ＭｃＧｒａｗ ＨＩｌｌ，１９７７，ｐｐ．５４４−５６５）に更に詳細に説 明がある。この部分の記載は、本明細書で、援用することにする。更に、図２に 示されるように、共通ノード６５が、共通線６８によって、各集積回路のコラム ・ドライバの共通端子に結合されており、また、更に図２に示されるように、外 部記憶コンデンサ６６が、グランドと共通ノード６５との間に結合されている。 ＳＥＬＥＣＴ信号、共通ノード６５、及び外部記憶コンデンサ６６が電力を削減 する態様を、以下で、図４及び図５を用いて説明する。 図４では、コラム・ドライバ集積回路の一部が更に詳細に示されている。コラ ム・ドライバ回路３３は、コラム２（導体４６）上に駆動されるべきアナログ電 圧を記憶するボックス７０を含む。同様に、コラム・ドライバ回路３３は、ＬＣ Ｄアレーのコラム４及びコラム３８４上に駆動されるアナログ電圧を記憶するボ ックス７２、７４を含む。ボックス７０は、そのアナログ電圧を、単位利得増幅 器７６の入力に与えるが、この増幅器７６は、そのアナログ電圧をそのロー（低 ）インピーダンス出力において再生し、この電圧をコラム２上に駆動する。ボッ クス７０と単位利得増幅器７６は、集合的に、電圧ドライバと見ることができる 。通常は、単位利得増幅器の出力は、コラム２（導体４６）に直接に結合され、 それに直接に駆動電圧を印加する。しかし、図４に示されるように、２：１のマ ルチプレクサ７８が、単位利得増幅器７６と導体４６との間に挿入される。同一 のマルチプレクサ８０、８２が、単位利得増幅器８４、８６と導体４、３８４と の間に、それぞれ、挿入されている。 マルチプレクサ７８、８０、８２は、それぞれが、４つの端子を含む。マルチ プレクサ７８は、アレーのコラム２に接続されたコラム端子８８と、それに関連 する単位利得増幅器７６の出力に接続された入力端子９０と、共通線６８と共通 ノード６５とに接続された共通端子９２と、ＳＥＬＥＣＴ信号６４を受け取る制 御端子９４とを含む。マルチプレクサ７８は、ＳＥＬＥＣＴ信号がハイであると きには、コラム端子８８を共通端子９２に電気的に結合するように機能する。逆 に、マルチプレクサ７８は、ＳＥＬＥＣＴ信号がロー（低）であるときには、コ ラム端子８８を入力端子９０に電気的に結合する。マルチプレクサ８０、８２も 同様に機能する。 マルチプレクサ７８〜８２は、ＳＥＬＥＣＴ信号がハイであるときには、液晶 ディスプレイのコラム２、４、３８４のそれぞれを、各ロー駆動周期の開始時に 、共通ノード６５（及び、オプションで、外部記憶コンデンサ６６に）電気的に 結合する。図４においては、選択されたローにおけるピクセルのサンプリング・ コンデンサのキャパシタンスを含むコラム２に関連する負荷キャパシタンス（Ｃ_Col ）は、破線のアウトラインで示されたコンデンサ９６によって表される。記 憶コンデンサ６６の値は、Ｃ_Colの値のＮ倍よりもはるかに大きくなるように選 択される。但し、ここでＮはアレーにおけるコラムの数であり、Ｃ_Colはアレー の１つのコラムに典型的に付随する負荷キャパシタンスである。ロー駆動周期の 第１の部分の間には、負荷キャパシタンス９６上に蓄積された電荷は、外部記憶 コンデンサ６６に放電される。同様に、コラム４、３８４の負荷キャパシタンス ９８、１００上に蓄積された電荷もまた、各ロー駆動周期の第１の部分の間に、 外部記憶コンデンサ６６に放電される。従って、記憶コンデンサ６６は、大型の 電荷シンクとして働く。ロー反転駆動法が用いられる場合には、各コラム・ドラ イバは、各ロー駆動周期において、ハイ及びロー（低）の電圧を駆動する間に交 代しなければならない。この方法はランダム（すなわち、各ロー駆動周期におい て未知の電圧）ではなく、ロー駆動周期の間に一定の極性シフトを有するので、 コラム負荷をハイに駆動するエネルギは、次のコラム負荷をロー（低）に駆動す るために、差し引かれ、節約される。また、その逆である。 外部記憶コンデンサ６６は、時間の経過に亘ってアレーのコラムに印加される 電圧を平均化する。上述したロー反転駆動技術によれば、外部コンデンサ６６上 に充電される平均電圧は、アレーのコラムに印加される最も正（ｍｏｓｔ−ｐｏ ｓｉｔｉｖｅ）の電圧と最も負（ｍｏｓｔ−ｎｅｇａｔｉｖｅ）の電圧の中間に 存在するメジアン・バイアス電圧である。例えば、最も正の電圧が＋６ボルトで あり最も負の電圧が−６ボルトである場合には、メジアン・バイアス電圧はゼロ ボルトであり、外部記憶コンデンサは、ゼロボルトに、又はその近傍に留まる。 好ましくは、コンデンサ６６は、共通線６８と、この場合にはグランド電位であ るメジアン・バイアス電圧源との間に結合される。メジアン・バイアス電圧源が 容易に入手可能でなければ、記憶コンデンサ６６の第２の端子は、好ましくは、 システムのバッテリ端子に結合されて閉じたループ・パスを形成し、コラムに付 随する負荷キャパシタンスを充電及び放電する。各ロー駆動周期の第１の部分の 間には、アレーの選択されたローにおけるピクセルは放電して、この例では、ゼ ロボルトまで低下する（又は充電して上昇する）。ピクセルによってそれまでに 保持されていたすべての電荷は、記憶コンデンサ６６に転送される。 各ロー駆動周期の第２の部分の間には、ＳＥＬＥＣＴがロー（低）であるとき には、マルチプレクサ７８は、単位利得増幅器７６によって生じる駆動電圧をコ ラム２に結合し選択されたローにおけるピクセルを充電するように切り換わる。 図解の目的で、ロー１、コラム２におけるピクセルは、それまでに、＋６ボルト まで充電されていると仮定し、また更に、今回のロー駆動周期の間に、このピク セルは−６ボルトまで駆動されると仮定する。しかし、既知のコラム・ドライバ 回路におけるようにこのコラム（及び付随するピクセル）を＋６ボルトから−６ まで充電する代わりに、単位利得増幅器７６は、ゼロボルトから−６ボルトまで コラム２を充電すれだけで十分であって、これは、コラム２は、既に、＋６ボル トからゼロボルトまで、ロー駆動周期の第１の部分の間に放電されているからで ある。 上述の動作は、図５に一般的に図解されている。そこでは、時間ｔ０の直前に 、コラム２上の電圧が＋６ボルトであるとして示されている。時間ｔ０では、ロ ー１が選択され、ＳＥＬＥＣＴがハイになり、コラム２をマルチプレクサ７８を 介して外部記憶コンデンサ６６に短絡し、コラム２上の電圧をほぼグランド電位 まで低下させる。外部記憶コンデンサＣ_STORE上の電圧は、図２において、時間 ｔ ０の後で僅かに上昇するように示されているが、これは、コラム２及び他のコラ ムから正の電荷をシンクするからである。実際には、外部コンデンサ６６の値は 、その両端の電圧に知覚可能な変化を生じさせずに電荷をシンクする程度に大き い。ｔ１では、ロー駆動周期の第２の部分が開始し、マルチプレクサ７８は、単 位利得増幅器７６の出力をコラム２に結合し、よって、コラム２をゼロボルトか ら−６ボルトまで下向きに駆動する。ロー２は、ｔ２の直前に選択を解除され、 ロー１におけるピクセル上に蓄積された電荷をセーブする。 ｔ２では、次のロー駆動周期が開始し、ロー２が選択される。ロー２、コラム ２におけるピクセルは、それまでに、ロー反転駆動方式の使用によって、負の電 圧に充電されている。よって、ｔ２において、コラム２上の電圧は、外部コンデ ンサ６６によって、−６ボルトからグランド電位に充電されて戻されており、Ｃ_STORE 上の電圧は、図５において、若干低下しているが、これは、外部コンデン サ６６が電荷をシンクするのではなく与えているからである。第２のロー駆動周 期の第２の部分の間には、ｔ３とｔ４との間に、マルチプレクサ７８は、単位利 得増幅器７６の出力をコラム２に結合し、よって、コラム２をゼロボルトから＋ ６ボルトに上向きに駆動する。ロー１は、ｔ４の直前に選択を解除され、ロー２ におけるピクセル上に蓄積された電荷をセーブする。このプロセスが、残りのロ ーについても反復する。以下のディスプレイ・サイクルの間に、ロー１に対する 駆動周期の間に単位利得増幅器７６によってコラム２に印加された駆動電圧は、 その前のディスプレイ・サイクルの間にロー１に印加された駆動電圧に関して、 極性が反転される。 上述した例では、共通ノード６５は、外部記憶コンデンサ６６に結合されてい た。しかし、別の実施例では、外部記憶コンデンサ６６をメジアン・バイアス電 圧を与えるバッテリ端子で置き換えることもできる。その場合のバッテリ端子は 、ある程度まで電荷を与えたりシンクしたり、また、与えられた及びシンクされ た電荷をセーブしたり集積したりする能力を有することにより、記憶コンデンサ のように機能する。 以上で説明したように、上述のコラム駆動法を用いて達成される電力節約は、 著しいものである。この節電を更に理解するためには、第１に、消費された電力 をどのように計算するかを理解しなければならない。それぞれの液晶ピクセルは 、コラム・ドライバ回路によって駆動されなければならない容量性の負荷Ｃ_Col を与える。容量性負荷を駆動するのに要求される電流は、次の通りである。 Ｉ_AVG＝Ｃ_L×Ｖ_S×Ｆ ここで、Ｉ_AVGは要求される平均の電流であり、Ｃ_Lは容量性負荷であり、Ｖ_Sは 平均の電圧スイングであり、Ｆは動作周波数である。ＬＣＤパネルでは、全体の 容量性負荷は、単に、個々のコラムのキャパシタンスに駆動されているコラムの 全体数を掛けた値である。動作周波数は、単に、１ディスプレイ・サイクル（す なわち、４８０のロー駆動周期）の逆数である。 ピクセルの平均の電圧スイングは、表示される画像に依存するが、一般的には 次のようになる。 Ｖ_S＝Ｖ_POS＋｜Ｖ_NEG｜ ここで、Ｖ_POSとＶ_NEGとは、メジアン・ディスプレイ・バイアスに対する正及び 負の電圧範囲における電圧の大きさである。更に、多数のディスプレイ・サイク ルを考慮すると次のようになる。 ΣＶ_POS＝Σ｜Ｖ_NEG｜ 又は、換言すれば、すべてのＶ_POSの値の平均（ミーン）は、Ｖ_NEGの値の平均の 絶対値に等しくなければならない。更に注意すべきは、アクティブ・マトリクス ＬＣＤでは、Ｖ_POSと｜Ｖ_NEG｜とのそれぞれが０ボルトよりも常に大きくなるよ うな「デッド・バンド」（ｄｅａｄ ｂａｎｄ）が正及び負の電圧範囲の間に存 在する。 ディスプレイを駆動するのに要求される平均の電力は従って、 Ｐ_AVG＝Ｖ_DD×Ｉ_AVG であり、ここで、Ｖ_DDは電源電圧である。この分析によって、ＬＣＤによって提 供される負荷は純粋に容量性（すなわち、寄生抵抗がない）であり、コラム・ド ライバ集積回路をバイアスするのに必要な電力を必要としない。 本発明の教示に従って構成されたコラム・ドライバ回路を用いることの結果と して、通常の動作の間にディスプレイを駆動するのに要求される平均の電力はお よそ５０パーセント削減される。上の例では、ＬＣＤコラムは、正の極性の電圧 範囲の中間点又は平均（ミーン）から、負の極性の電圧範囲の中間点又は平均（ ミーン）まで、又はその逆に、変化する（ｓｌｅｗ）ことが要求される。時間の 経過に伴うそれぞれの個別の電圧変化に関してこれが成立しない間は、平均（ミ ーン）の正の電圧は平均（ミーン）の負の電圧に等しくなければならない。従っ て、上で説明したコラム・ドライバ回路は、各コラム上の電圧を各変化の際に（ ほとんど）メジアン・ディスプレイ・バイアスに変化させる（ｓｌｅｗ）ことに より、平均の電圧変化を、２のファクタ分だけ効果的に削減できる。これによれ ば、効果的に、電圧スイングＶ_Sを２分の１にできる。容量性負荷を駆動するの に要求される平均の電流は、従って、 Ｉ_AVG＝（Ｃ_L×Ｖ_S／２×Ｆ） となり、これは、Ｖ_DDから必要とされる電力が５０％削減されることを意味して いる。 上述のように、容量性負荷は、外部コンデンサ６６（Ｃ_STORE）に短絡される ときは、メジアン・ディスプレイ・バイアスに近い電圧に駆動される。すべての Ｎのコラム・ドライバ出力は、電圧Ｖ_POSを有し、Ｃ_STOREに接続する際には、電 圧Ｖ_Hに駆動され、次のようになる。 Ｎ×Ｃ_Col×（Ｖ_POS−Ｖ_H）＝Ｃ_STORE×（Ｖ_H−Ｖ_M） ここで、Ｖ_Mはメジアン・ディスプレイ・バイアスである。Ｃ_STORE＞＞Ｎ×Ｃ_{Co l} である場合には、 （Ｖ_POS−Ｖ_H）＞＞（Ｖ_H−Ｖ_M） であり、これは、Ｖ_H−Ｖ_Mが小さい数であることを意味しており、また、外部記 憶コンデンサ６６上の電圧はメジアン・バイアス電圧から著しくシフトすること はないことも意味している。 図４の回路は、ＰＳＰＩＣＥ回路シミュレーション・プログラムを用いてシミ ュレートされた。このシミュレーションは、予測されたように、供給電流がおよ そ５０％削減されることを実証した。更に、回路の動作が、２：１のマルチプレ クサにおいて用いられるデバイスのサイズに余り依存しないことも示された。 更に、図５では、ＳＥＬＥＣＴがハイになるｔ０において開始するロー駆動周 期が定義されているが、ＳＥＬＥＣＴがロー（低）になるｔ１で開始するように ロー駆動周期を定義することもできる。この後者の場合には、それぞれのロー駆 動周期は、電圧ドライバが所望の電圧をアレーのコラムに印加することによって 開始し、時間ｔ２の直前におけるローの選択解除が続く。時間ｔ２では、新たな ローが選択され、コラムが、次のロー駆動周期の準備のために外部記憶コンデン サに短絡される。 図６、図７、図８、及び図９は、図４のマルチプレクサ７８を提供するのに用 いられる回路の別の形式を示している。図６では、マルチプレクサ７８は、第１ 及び第２のｎチャンネルＭＯＳトランジスタ１０２、１０４によって形成されて いる。トランジスタ１０２、１０４のドレイン端子は、共通にコラム２とそれに 付随する負荷キャパシタンス９６とに結合される。第１のトランジスタ１０２の ゲート端子はＳＥＬＥＣＴ信号に結合され、他方で、第２のトランジスタ１０４ のゲート端子は相補的なＳＥＬＥＣＴ信号に結合されている。第１のトランジス タ１０２のソース端子は外部記憶コンデンサ６６に結合され、第２のトランジス タ１０４のソース端子は単位利得増幅器７６の出力に結合されている。ＳＥＬＥ ＣＴがハイのときには、トランジスタ１０２は導通し、トランジスタ１０４は非 導通である。ＳＥＬＥＣＴがロー（低）のときには、トランジスタ１０２は非導 通であり、トランジスタ１０４は導通である。 図７では、マルチプレクサ７８は、第１及び第２のｐチャンネルＭＯＳトラン ジスタ１０６、１０８によって形成されている。トランジスタ１０６、１０８の ドレイン端子は、共通にコラム２とそれに付随する負荷キャパシタンス９６とに 結合される。第１のトランジスタ１０６のゲート端子は相補的なＳＥＬＥＣＴ信 号に結合され、他方で、第２のトランジスタ１０８のゲート端子はＳＥＬＥＣＴ 信号に結合されている。第１のトランジスタ１０６のソース端子は外部記憶コン デンサ６６に結合され、第２のトランジスタ１０８のソース端子は単位利得増幅 器７６の出力に結合されている。ＳＥＬＥＣＴがハイのときには、トランジスタ １０６は導通し、トランジスタ１０８は非導通である。ＳＥＬＥＣＴがロー（低 ）のときには、トランジスタ１０６は非導通であり、トランジスタ１０８は導通 である。 図８では、マルチプレクサ７８は、第１及び第２の従来型のＣＭＯＳ送信ゲー ト１１０、１１２によって形成されている。第１のＣＭＯＳ送信ゲート１１０は 、コラム２（及び、それに付随する負荷キャパシタンス９６）と外部記憶コンデ ンサ６６との間に結合されている。第２のＣＭＯＳ送信ゲート１１２は、コラム ２（及び、それに付随する負荷キャパシタンス９６）と単位利得増幅器７６の出 力との間に結合されている。ＳＥＬＥＣＴがハイのときには、送信ゲート１１０ は導通し、送信ゲート１１２は非導通である。ＳＥＬＥＣＴがロー（低）のとき には、送信ゲート１１０は非導通であり、送信ゲート１１２は導通である。 図８では、ＣＭＯＳ送信ゲート１１０、１１２は、簡略化された記号で示され ている。当業者であれば理解するように、各ＣＭＯＳ送信ゲートは、相互に並列 に結合されたｎチャンネル・トランジスタとｐチャンネル・トランジスタとを含 み、ｎチャンネル・トランジスタとｐチャンネル・トランジスタとのゲート端子 はＳＥＬＥＣＴ制御信号と相補的なＳＥＬＥＣＴ制御信号とにそれぞれ結合され ている。このようなＣＭＯＳ送信ゲートに関する更なる詳細は、Ｈｅｒｂｅｒｔ Ｔａｕｂ ａｎｄ Ｄｏｎａｌｄ Ｓｃｈｉｌｌｉｎｇによる”Ｄｉｇｉｔａ ｌ Ｉｎｔｅｇｒａｔｅｄ Ｅｌｅｃｔｒｏｎｉｃｓ”（ＭｃＧｒａｗ ＨＩｌ ｌ，１９７７，ｐｐ．４７９−４８１）に更に詳細に説明がある。この部分の記 載は、本明細書で、援用することにする。 図９には、図４のマルチプレクサ７８と同じ機能を効果的に実行するマルチプ レクサの別の形式が図解されている。図９では、単位利得増幅器７６’の修正さ れた形式が示されており、ここでは、それ自身が、その出力端子を選択的にイネ ーブル又は消勢する制御入力１１４を有している。単位利得増幅器７６’の出力 端子は、直接的にコラム２（及び、それに付随する負荷キャパシタンス９６）に 結合されている。図９に示されるように、相補的なＳＥＬＥＣＴ信号は単位利得 増幅器７６’の制御入力１１４に結合され、コラムが記憶コンデンサに電気的に 結合されているそれぞれのロー駆動周期の部分の間は、その出力端子を消勢する （すなわち、高いインピーダンス状態に切り換える）。図９に示されている送信 ゲート１１６は、また、ＳＥＬＥＣＴ信号を受け取る制御端子を有しており、Ｓ ＥＬＥＣＴ信号がハイのときには、コラム２を記憶コンデンサ６６に選択的に結 合する。ロー駆動周期の残りの部分の間には、ＳＥＬＥＣＴがロー（低）のとき には、送信ゲート１１６はコラム２を外部記憶コンデンサ６６から切り離し、他 方で、単位利得増幅器７６’の出力はイネーブルされる。 図９では、送信ゲート１１６はｎチャンネルＭＯＳＦＥＴトランジスタとして 示されている。しかし、当業者であれば理解するように、送信ゲート１１６はｐ チャンネルＭＯＳＦＥＴトランジスタ（図７を参照のこと）や、従来型のＣＭＯ Ｓ送信ゲート（図８を参照のこと）によっても形成される。 以上で述べてきたコラム・ドライバ回路の実施例では、上側のコラム・ドライ バ回路（図１の２８〜３２を参照）と下側のコラム・ドライバ回路（図１の３３ 〜３７を参照）とが、任意の与えられたロー駆動周期の間に相互に同じ極性の駆 動電圧を印加することを想定していたが、本発明は、更に複雑なコラム反転、又 は、「チェッカーボード」方式にも適用される。唯一の差は、コラム・ドライバ 回路の上側及び下側のグルーピングのグローバル極性制御端子（図示せず）が相 補的なグローバル制御信号によって駆動され、それによって、上側のコラム・ド ライバ出力端子の駆動電圧が下側のコラム・ドライバ回路のものと逆になること である。従来のロー反転のように、グローバル極性制御信号とその相補的な信号 とは、ロー駆動周波数の半分の周波数でクロックされ、それにより、任意の特定 のコラム・ドライバ回路によって生じる駆動電圧の極性は１つのロー駆動周期と 次のものとで逆になる。上述のように、このコラム反転駆動法を標準的なロー反 転と共に用いるときには、液晶ディスプレイの任意の２つの隣接するコラムが駆 動され、各ロー駆動周期の間にＳＥＬＥＣＴ信号がロー（低）のときには、反対 の極性の電圧を駆動する。この場合には、ディスプレイのコラムは、共通ノード ６５に短絡され、（記憶コンデンサ６６のような）外部記憶コンデンサやメジア ン・バイアス電圧を与えるバッテリ端子に接続せずに、すべてのコラムをほぼメ ジアン・ディスプレイ・バイアスに放電する。任意のロー駆動周期の任意のアク ティブな部分の間に、ディスプレイにおけるコラムの半分は、メジアン・バイア ス電圧よりも高い電圧に駆動され、コラムの他方の半分は、メジアン・バイアス 電圧よりも低い電圧に駆動される。このようにして、次のロー駆動周期の開始時 においてコラム負荷キーストロークに印加される電荷の総和のおよその平均は、 メジアン・バイアス電圧となる。 望むのであれば、複数の外部記憶コンデンサを用いることもできる。例えば、 すぐ上の段落で述べたように、すべての上側のコラム・ドライバ回路２８〜３２ （図１を参照）と共に第１の外部記憶コンデンサを用いてアレーの奇数番目のコ ラムから電荷をシンクし、又は、電荷を与えることも望まれるだろうし、他方で 、すべての下側のコラム・ドライバ回路３３〜３７（図１を参照）と共に第２の 外部記憶コンデンサを用いてアレーの偶数番目のコラムから電荷をシンクし、又 は、電荷を与えることも望まれるだろう。 既に述べたように、ディスプレイ・パネルのコラムに印加される駆動電圧の振 幅を減少させるために、アクティブ・マトリクス液晶ディスプレイ・パネルのバ ックプレーンにＡＣ（交流）バイアス電圧を印加することも知られている。当業 者であれば、アクティブ・マトリクス液晶ディスプレイのバックプレーンに交代 するバイアス電圧を印加するそのようなＡＣ駆動技術に親しんでいる。これにつ いては、Ｓ．Ｎａｇａｔａ他による”Ｃａｐａｃｉｔｉｖｅｌｙ Ｃｏｕｐｌｅ ｄ Ｄｒｉｖｉｎｇ ｏｆ ＴＦＴ−ＬＣＤ”（Ｐｒｏｃ．ＳＩＤ，１９８９， ｐｐ．２４２−２４５）、及び、Ｅ．Ｔａｋｅｄａ他による”Ｃａｐａｃｉｔｉ ｖｅｌｙ Ｃｏｕｐｌｅｄ ＴＦＴ−ＬＣＤ Ｄｒｉｖｉｎｇ Ｍｅｔｈｏｄ” （Ｐｒｏｃ．ＳＩＤ，１９９０，ｐ．８７）に更に詳細に記載がある。これらに ついては、本明細書で援用することとする。同様の節電型の方法を用いることに よって、アクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーンに 印加されたＡＣ電圧を駆動することができる。図１０には、そのような節電型の 駆動方法が図解されている。図１０では、ディスプレイ・バイアス・ドライバ１ ２０は、アクティブ・マトリクス液晶ディスプレイ・パネルのバックプレーンへ の印加のために、交代する極性のバック・バイアス電圧を与える。ディスプレイ ・バイアス・ドライバ１２０は、ロー駆動クロックの半分の周波数で切り換わる 制御信号によってクロックされる。 ＬＣＤディスプレイのバックプレーンが、例えば、＋８ボルトと−２ボルトと の間で切り換わると仮定すると、ディスプレイ・バイアス・ドライバ１２０は、 第１のロー駆動周期の間に＋８ボルトの出力を発生し、第２のロー駆動周期の間 に−２ボルトの出力を発生し、第３のロー駆動周期の間に＋８ボルトの出力を発 生する。すべての４８０個のロー全部が選択されるまで同様である。しかし、次 の連続するディスプレイ・サイクルの間では、与えられたロー駆動周期の間に印 加される電圧の極性は逆になる。よって、次のディスプレイ・サイクルでは、第 １のロー駆動周期の間に−２ボルトの出力を発生し、第２のロー駆動周期の間に ＋８ボルトの出力を発生し、第３のロー駆動周期の間に−２ボルトの出力を発生 する。すべての４８０個のロー全部が選択されるまで同様である。このプロセス は、付加的なディスプレイ・サイクルに関して反復される。上述の例では、液晶 ディスプレイのバックプレーンに印加されるメジアン・バイアス電圧は、単純に 、最も正のバイアス電圧（＋８ボルト）と最も正でないバイアス電圧（−２ボル ト）の間の中間点、すなわち、＋３ボルトである。 図１０に示されているように、ディスプレイ・バイアス・ドライバ１２０の出 力は、マルチプレクサ１２４のドライバ端子１２２に結合され、それに、液晶デ ィスプレイ・パネルのバックプレーンに印加される交代するバック・バイアス電 圧を提供する。マルチプレクサ１２４は、また、図５に示されたＳＥＬＥＣＴ信 号と同じ形式を有するクロックされた制御信号を受け取る制御端子１２６を含む 。マルチプレクサ１２４は、また、液晶ディスプレイ・パネルのバックプレーン に結合されたバックプレーン端子１２８を有する。図１０では、ディスプレイの バックプレーンに付随する容量性負荷が、破線によって示されているコンデンサ １３０（Ｃ_back）によって表されている。更に、マルチプレクサ１２４は、外部 の記憶コンデンサ１３４の１つの電極に結合された記憶端子１３２を有する、外 部コンデンサ１３４の第２の電極は、グランド電位、又は、何らかの別のシステ ム・バッテリに結合されている。外部記憶コンデンサ１３４のキャパシタンス値 は、容量性負荷１３０（Ｃ_back）のキャパシタンスよりもはるかに大きくなるよ うに選択される。マルチプレクサ１２４は、図６から図９を参照して既に説明し たのと同じ態様で、従来型のＭＯＳＦＥＴトランジスタから構成され得る。 各ロー駆動周期の間に、マルチプレクサ１２６は、当初は、バックプレーン端 子１２８を記憶端子１３２に電気的に結合することによって、ＳＥＬＥＣＴ信号 のハイ・レベルに応答する。この態様で、液晶ディスプレイ・パネルのバックプ レーンは、各ロー駆動周期の第１の部分の間は、外部記憶コンデンサ１３４に結 合される。ディスプレイのバックプレーン上にそれまでに配置されＣ_backによっ て蓄積（記憶）されたいかなる変化も、外部記憶コンデンサ１３４に放電される 。節電型のコラム・ドライバ回路に関して既に述べたのと同じ理由によって、外 部記憶コンデンサ上の電圧は、時間の経過と共に、メジアン・バイアス電圧又は この例ではゼロボルトに平均化される。 外部記憶コンデンサ１３４（Ｃ_STORE）は、電荷シンク又は電荷ソースとして 交代に機能し、バックプレーンを＋２ボルトから０ボルトに効果的に放電し、又 は、バックプレーンを−２ボルトからゼロボルトに充電する。ＳＥＬＥＣＴ信号 がロー（低）に切り換わった後で、バイアス電圧ドライバ１２０の出力は、各ロ ー駆動周期の間に、マルチプレクサ１２４によって、液晶ディスプレイ・パネル のバックプレーンに電気的に結合され、適切なバイアス電圧を印加する。電力が 再び保存されるが、これは、バイアス電圧ドライバはディスプレイのバックプレ ーンを、既知のバイアス電圧ドライバ回路の場合の半分だけ（すなわち、０ボル トから＋２ボルトまで、又は、０ボルトから−２ボルトまで）駆動すればよいか らである。

───────────────────────────────────────────────────── 【要約の続き】 るバックプレーン駆動電圧（１２２）とのどちらかに選 択的に結合する。

Claims (1)

1. 【特許請求の範囲】 １．液晶ディスプレイ（２０）における複数のコラム（４６、４９、５１）に 駆動電圧を印加する節電型のコラム・ドライバ回路であって、前記液晶ディスプ レイは、ローとコラムとに配列されたピクセル・アレーと、ロー駆動周期の間に 前記ピクセル・アレーにおける少なくとも１つのローを選択するロー・ドライバ 回路（２２）とを含み、前記ロー・ドライバ回路は、ディスプレイ・サイクルの 間に少なくとも１回は前記ピクセル・アレーにおけるすべてのローを選択し、前 記コラム・ドライバ回路は、複数の電圧ドライバ（７６、８４、８６）を含み、 前記複数の電圧ドライバは、それぞれが、与えられたロー駆動周期の間に前記液 晶ディスプレイの与えられたコラムに印加される駆動電圧を提供し、前記選択さ れたローの中の前記与えられたコラムに位置するピクセルを制御する、節電型の コラム駆動回路において、 ａ）各ディスプレイ・サイクルの少なくとも１つのロー駆動周期の間に、第１ の状態と第２の状態との間で切り換わる制御信号を提供するクロック手段（６４ ）と、 ｂ）それぞれが、前記クロック手段に結合され前記制御信号を受け取る制御端 子（９４）と、前記液晶ディスプレイの前記コラムの１つ（４６）に結合された コラム端子と、前記複数の電圧ドライバの１つ（７６）に結合され与えられたロ ー駆動周期の間に前記液晶ディスプレイの与えられたコラムに印加される電圧を 受け取る入力端子（９０）と、共通端子（９２）と、を有する複数のマルチプレ クサ（７８、８０）８２）であって、各マルチプレクサは、前記制御信号が前記 第１の状態にあるときにはそのコラム端子をその共通端子に電気的に結合し、前 記制御信号が前記第２の状態にあるときにはそのコラム端子をその入力端子に電 気的に結合する、複数のマルチプレクサ（７８、８０、８２）と、 ｃ）前記複数のマルチプレクサのそれぞれの共通端子（９２）に結合された共 通ノード（６５）と、を備えており、 ｄ）前記複数のマルチプレクサ（７８、８０、８２）は、前記制御信号がそ の第１の状態にあるときには、前記液晶ディスプレイの前記コラム（４６、４９ 、５１）のそれぞれを前記共通ノード（６５）に電気的に結合し、前記制御信号 がその第２の状態にあるときには、前記複数の電圧ドライバ（７６、８４、８６ ）によって生じる駆動電圧のそれぞれを前記コラム（４６、４９、５１）の対応 するものに結合することを特徴とする節電型のコラム・ドライバ回路。 ２．請求項１記載のコラム・ドライバ回路において、前記クロック手段は、各 ディスプレイ・サイクルのすべてのロー駆動周期の間に第１の状態と第２の状態 との間で前記制御信号を切り換えるように機能し、それによって、前記複数のマ ルチプレクサ（７８、８０、８２）が、前記制御信号がすべてのロー駆動周期の 間にその第１の状態にあるときには前記液晶ディスプレイのコラム（４６、４９ 、５１）のそれぞれを前記共通ノード（６５）に電気的に結合し、前記制御信号 がすべてのロー駆動周期の間にその第２の状態にあるときには前記複数の電圧ド ライバ（７６、８４、８６）によって生じるそれぞれの駆動電圧を前記コラムの 対応するものに結合することを特徴とするコラム・ドライバ回路。 ３．請求項２記載のコラム・ドライバ回路において、前記複数の電圧ドライバ （７６、８４、８６）は、選択されたローに対する１つのロー駆動周期の間は１ つの極性を有する駆動電圧を提供し、同じ選択されたローに対する次のロー駆動 周期の間は反対の極性を有する駆動電圧を提供することを特徴とするコラム・ド ライバ回路。 ４．請求項３記載のコラム・ドライバ回路において、前記複数の電圧ドライバ は、選択されたローに対する１つのロー駆動周期の間は１つの極性を有する駆動 電圧を提供し、次の連続するローに対する次のロー駆動周期の間は反対の極性を 有する駆動電圧を提供することを特徴とするコラム・ドライバ回路。 ５．請求項４記載のコラム・ドライバ回路において、前記複数の電圧ドライバ （７６、８４、８６）は、任意の与えられたロー駆動周期の間には前記液晶ディ スプレイの２つの隣接するコラム（４４、４６）は前記制御信号がその第２の状 態にあるときには反対の極性を有する２つの駆動電圧によって駆動されるように 、前記コラムに駆動電圧を提供することを特徴とするコラム・ドライ バ回路。 ６．請求項２記載のコラム・ドライバ回路において、前記共通ノードと前記複 数のマルチプレクサのそれぞれの前記共通端子とに結合された第１の端子を有す る記憶コンデンサ（６６）を含むことを特徴とするコラム・ドライバ回路。 ７．請求項６記載のコラム・ドライバ回路において、前記液晶ディスプレイ（ ２０）は、Ｎに等しい多数のコラム（４４、４６、４９、５１）を含み、前記液 晶ディスプレイの各コラムは関連するキャパシタンスＣ_Colを有し、前記記憶コ ンデンサのキャパシタンス値はＣ_ColのＮ倍大きいことを特徴とするコラム・ド ライバ回路。 ８．請求項６記載のコラム・ドライバ回路において、前記複数の電圧ドライバ （７６、８４、８６）は最も正の電圧と最も正ではない電圧との間で極性が交代 する駆動電圧を提供し、前記最も正の電圧と前記最も正ではない電圧との間の中 間点はメジアン・バイアス電圧に対応し、前記記憶コンデンサ（６６）は前記メ ジアン・バイアス電圧源に結合された第２の端子を含むことを特徴とするコラム ・ドライバ回路。 ９．請求項８記載のコラム・ドライバ回路において、任意の与えられたロー駆 動周期の間に、前記液晶ディスプレイの２つの隣接するコラム（４４、４６）は 、前記制御信号がその第２の状態にあるときにはそれぞれが前記メジアン・バイ アス電圧の上下にある２つの駆動電圧によって駆動されることを特徴とするコラ ム・ドライバ回路。 １０．請求項６記載のコラム・ドライバ回路において、前記記憶コンデンサ（ ６６）は、バッテリの端子に結合された第２の端子を含むことを特徴とするコラ ム・ドライバ回路。 １１．請求項２記載のコラム・ドライバ回路において、前記複数の電圧ドライ バ（７６、８４、８６）は最も正の電圧と最も正ではない電圧との間で極性が交 代する駆動電圧を提供し、前記最も正の電圧と前記最も正ではない電圧との間の 中間点はメジアン・バイアス電圧に対応し、前記共通ノード（６５）は前記メジ アン・バイアス電圧を与えるバッテリの端子に結合されていることを 特徴とするコラム・ドライバ回路。 １２．請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（ ７８、８０）８２）のそれぞれは第１及び第２のＣＭＯＳ送信ゲート（１１０、 １１２）を有しており、前記第１のＣＭＯＳ送信ゲート（１１０）は、前記コラ ム端子（８８）と前記共通端子（９２）との間に結合され前記液晶ディスプレイ のコラム（４６）を前記共通ノード（６５）に選択的に結合し、前記第２のＣＭ ＯＳ送信ゲート（１１２）は、前記コラム端子（８８）と前記電圧ドライバの中 の１つ（７６）との間に結合され前記電圧ドライバによって生じた前記駆動電圧 をそれに関連するコラム（４６）に選択的に結合することを特徴とするコラム・ ドライバ回路。 １３．請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（ ７８、８０、８２）のそれぞれは、第１及び第２のｎチャンネルＭＯＳトランジ スタ（１０２、１０４）を有しており、前記トランジスタのドレイン端子は共通 にコラム（４６）に結合され、前記第１及び第２のトランジスタのゲート端子は それぞれが前記制御信号（６４）と相補的な制御信号とに結合され、前記第１及 び第２のトランジスタの一方のソース端子は前記共通端子（６５）に結合され他 方のトランジスタのソース端子は前記電圧ドライバ（７６）の１つに結合されて いることを特徴とするコラム・ドライバ回路。 １４．請求項２記載のコラム・ドライバ回路において、前記マルチプレクサ（ ７８、８０、８２）のそれぞれは、第１及び第２のｐチャンネルＭＯＳトランジ スタ（１０６、１０８）を有しており、前記トランジスタのドレイン端子は共通 にコラム（４６）に結合され、前記第１及び第２のトランジスタのゲート端子は それぞれが前記制御信号（６４）と相補的な制御信号とに結合され、前記第１及 び第２のトランジスタの一方のソース端子は前記共通端子（６５）に結合され他 方のトランジスタのソース端子は前記電圧ドライバ（７６）の１つに結合されて いることを特徴とするコラム・ドライバ回路。 １５．液晶ディスプレイ（２０）における複数のコラム（４６、４９、５１） に駆動電圧を印加する節電型のコラム・ドライバ回路であって、前記液晶ディス プレイは、ローとコラムとに配列されたピクセル・アレーと、ロー駆動周期 の間に前記ピクセル・アレーにおける少なくとも１つのローを選択するロー・ド ライバ回路（２２）とを含み、前記ロー・ドライバ回路は、ディスプレイ・サイ クルの間に少なくとも１回は前記ピクセル・アレーにおけるすべてのローを選択 し、前記コラム・ドライバ回路は、それぞれが前記液晶ディスプレイのコラムに 結合された出力端子を有する複数の電圧ドライバ（７６、８４、８６）を含み、 前記複数の電圧ドライバは、それぞれが、与えられたロー駆動周期の間に前記液 晶ディスプレイの与えられたコラムに印加される駆動電圧を提供し、前記選択さ れたローの中の前記与えられたコラムに位置するピクセルを制御する、節電型の コラム駆動回路において、 ａ）各ディスプレイ・サイクルの少なくとも１つのロー駆動周期の間に、第１ の状態と第２の状態との間で切り換わる制御信号を提供するクロック手段を備え ており、 ｂ）各電圧ドライバ（７６’）は、前記制御信号を受け取る制御入力を有し、 前記制御信号がその第１の状態にあるときには前記電圧ドライバの前記出力端子 を選択的に消勢し、前記制御信号がその第２の状態にあるときには前記電圧ドラ イバの前記出力端子をイネーブルし、更に、 ｃ）それぞれが、前記クロック手段（６４）に結合され前記制御信号を受け取 る制御端子と、前記液晶ディスプレイの前記コラムの１つ（４６）に結合された コラム端子と、共通端子（９２）と、を有する複数の送信ゲート（１１６）であ って、各送信ゲートは、前記制御信号が前記第１の状態にあるときにはそのコラ ム端子をその共通端子に電気的に結合し、前記制御信号が前記第２の状態にある ときにはそのコラム端子をその共通端子から切り離す、複数の送信ゲート（１１ ６）と、 ｄ）前記複数の送信ゲート（１１６）のそれぞれの共通端子（９２）に結合さ れた共通ノード（６５）と、を備えており、 ｅ）前記複数送信ゲート（１１６）は、前記制御信号（６４）がその第１の状 態にあるときには、前記液晶ディスプレイの前記コラム（４６、４９、５１）の それぞれを前記共通ノード（６５）に電気的に結合し、前記制御信号がその第２ の状態にあるときには、前記複数の電圧ドライバ（７６’）が、前記コラ ムに駆動電圧を提供することを特徴とする節電型のコラム・ドライバ回路。 １６．請求項１５記載のコラム・ドライバ回路において、前記クロック手段（ ６４）は、各ディスプレイ・サイクルのすべてのロー駆動周期の間に第１の状態 と第２の状態との間で前記制御信号を切り換えるように機能し、それによって、 前記複数の送信ゲート（１１６）が、前記制御信号がすべてのロー駆動周期の間 にその第１の状態にあるときには前記液晶ディスプレイのコラム（４６、４９、 ５１）のそれぞれを前記共通ノード（６５）に電気的に結合し、前記制御信号が すべてのロー駆動周期の間にその第２の状態にあるときには、前記複数の電圧ド ライバ（７６’）の出力端子がイネーブルされ前記複数の電圧ドライバによって 生じる駆動電圧を前記コラムに（４６、４９、５１）に印加することを特徴とす るコラム・ドライバ回路。 １７．請求項１６記載のコラム・ドライバ回路において、前記共通ノード（６ ５）と前記複数の送信ゲートのそれぞれの前記共通端子とに結合された第１の端 子を有する記憶コンデンサ（６６）を含むことを特徴とするコラム・ドライバ回 路。 １８．請求項１７記載のコラム・ドライバ回路において、前記液晶ディスプレ イ（２０）は、Ｎに等しい多数のコラムを含み、前記液晶ディスプレイの各コラ ムは関連するキャパシタンスＣ_Colを有し、前記記憶コンデンサ（６６）のキャ パシタンス値はＣ_colのＮ倍大きいことを特徴とするコラム・ドライバ回路。 １９．請求項１７記載のコラム・ドライバ回路において、前記複数の電圧ドラ イバ（７６’）は最も正の電圧と最も正ではない電圧との間で極性が交代する駆 動電圧を提供し、前記最も正の電圧と前記最も正ではない電圧との間の中間点は メジアン・バイアス電圧に対応し、前記記憶コンデンサ（６６）は前記メジアン ・バイアス電圧源に結合された第２の端子を含むことを特徴とするコラム・ドラ イバ回路。 ２０．請求項１７記載のコラム・ドライバ回路において、前記記憶コンデンサ （６６）は、バッテリの端子に結合された第２の端子を含むことを特徴とするコ ラム・ドライバ回路。 ２１．請求項１６記載のコラム・ドライバ回路において、前記複数の電圧ドラ イバ（７６’）は最も正の電圧と最も正ではない電圧との間で極性が交代する駆 動電圧を提供し、前記最も正の電圧と前記最も正ではない電圧との間の中間点は メジアン・バイアス電圧に対応し、前記共通ノード（６５）は前記メジアン・バ イアス電圧を与えるバッテリの端子に結合されていることを特徴とするコラム・ ドライバ回路。 ２２．請求項１６記載のコラム・ドライバ回路において、前記複数の送信ゲー ト（１１６）のそれぞれはｎチャンネル・トランジスタ（１１８）を含み、その ゲート端子は前記制御信号（６４）に結合され、そのソース及びドレイン端子は それぞれが前記コラム端子（４６）と共通端子（６５）とに結合されていること を特徴とするコラム・ドライバ回路。 ２３．請求項１６記載のコラム・ドライバ回路において、前記複数の送信ゲー ト（１１６）のそれぞれはｐチャンネル・トランジスタを含み、そのゲート端子 は前記制御信号（６４）に結合され、そのソース及びドレイン端子はそれぞれが 前記コラム端子（４６）と共通端子（６５）とに結合されていることを特徴とす るコラム・ドライバ回路。 ２４．請求項１６記載のコラム・ドライバ回路において、前記複数の送信ゲー トのそれぞれは、並列に結合されたｎチャンネル・トランジスタとｐチャンネル ・トランジスタとを含むＣＭＯＳ送信ゲート（１１０）であり、前記ｎチャンネ ル及びｐチャンネル・トランジスタのゲート端子はそれぞれが前記制御信号（６ ４）と相補的な制御信号とに結合されていることを特徴とするコラム・ドライバ 回路。 ２５．アクティブ・マトリクス液晶ディスプレイ・パネル（２０）のバックプ レーン（１３０）を駆動する節電型回路であって、前記節電回路は、前記アクテ ィブ・マトリクス液晶ディスプレイ・パネルの前記バックプレーン（１３０）に 印加される交代するバック・バイアス電圧を対応する交代するロー駆動周期の間 に発生するディスプレイ・バイアス・ドライバ（１２０）を含み、前記交代する バック・バイアス電圧は、１つのロー駆動周期の間の最も正の電圧と連続するロ ー駆動周期の間の最も正でない電圧との間で切り換わり、前記最 も正の電圧と前記最も正でない電圧との間の中間点はメジアン・バイアス電圧に 対応する、節電型回路において、 ａ）それぞれのロー駆動周期の間に、第１の状態と第２の状態との間で切り換 わる制御信号を提供するクロック手段と、 ｂ）前記クロック手段に結合され前記制御信号を受け取る制御端子（１２６） と、前記液晶ディスプレイ・パネルの前記バックプレーン（１３０）に結合され たバックプレーン端子（１２８）と、前記ディスプレイ・バイアス・ドライバに 結合され前記液晶ディスプレイ・パネルの前記バックプレーンに印加される前記 交代するバック・バイアス電圧を受け取るドライバ端子（１２２）と、記憶端子 （１３２）とを有するマルチプレクサ（１２４）であって、前記制御信号が前記 第１の状態にあるときにはそのバックプレーン端子（１２８）をその記憶端子（ １３２）に電気的に結合し、前記制御信号が前記第２の状態にあるときにはその バックプレーン端子（１２８）をそのドライバ端子（１２２）に電気的に結合す る、マルチプレクサ（１２４）と、 ｃ）前記マルチプレクサ（１２４）の前記記憶端子（１３２）に結合された第 １の端子を有する記憶コンデンサ（１３４）と、を備えており、 ｄ）前記マルチプレクサは、前記制御信号がそれぞれのロー駆動周期の間にそ の第１の状態にあるときには、前記液晶ディスプレイ・パネルの前記バックプレ ーン（１３０）を前記記憶コンデンサ（１３４）に結合し、前記制御信号がそれ ぞれのロー駆動周期の間にその第２の状態にあるときには、前記ディスプレイ・ バイアス・ドライバ（１２０）によって提供される前記交代するバック・バイア ス電圧（１２２）を前記液晶ディスプレイ・パネルの前記バックプレーン（１３ ０）に結合することを特徴とする節電型回路。 ２６．請求項２５記載の回路において、前記液晶ディスプレイ・パネルの前記 バックプレーンは、関連するキャパシタンスＣ_backを有しており、前記記憶コン デンサ（１３４）のキャパシタンス値はＣ_backよりも大きいことを特徴とする回 路。 ２７．請求項２５記載の回路において、前記マルチプレクサ（１２４）は第１ 及び第２のＣＭＯＳ送信ゲートを有し、前記第１のＣＭＯＳ送信ゲートは、 前記バックプレーン端子（１２８）と前記記憶端子（１３２）との間に結合され て前記液晶ディスプレイ・パネル（２０）の前記バックプレーンを前記記憶コン デンサ（１３４）に選択的に結合し、前記第２のＣＭＯＳ送信ゲートは、前記バ ックプレーン端子（１２８）と前記ディスプレイ・バイアス・ドライバ（１２０ ）との間に結合されて前記ディスプレイ・バイアス・ドライバによって提供され る前記交代するバック・バイアス電圧（１２２）を前記液晶ディスプレイ・パネ ルの前記バックプレーン（１３０）に結合することを特徴とする回路。 ２８．請求項２５記載の回路において、前記マルチプレクサ（１２４）は第１ 及び第２のｎチャンネルＭＯＳトランジスタを有し、前記トランジスタのドレイ ン端子は前記ディスプレイ・パネル（２０）の前記バックプレーン（１３０）に 共通に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれ前記 制御信号（１２６）と相補的な制御信号とに結合され、前記第１及び第２のトラ ンジスタの一方のソース端子は前記記憶端子（１３２）に結合され、他方のトラ ンジスタのソース端子は前記ディスプレイ・バイアス・ドライバ（１２０）に結 合されていることを特徴とする回路。 ２９．請求項２５記載の回路において、前記マルチプレクサ（１２４）は第１ 及び第２のｐチャンネルＭＯＳトランジスタを有し、前記トランジスタのドレイ ン端子は前記ディスプレイ・パネル（２０）の前記バックプレーン（１３０）に 共通に結合され、前記第１及び第２のトランジスタのゲート端子はそれぞれ前記 制御信号（１２６）と相補的な制御信号とに結合され、前記第１及び第２のトラ ンジスタの一方のソース端子は前記記憶端子（１３２）に結合され、他方のトラ ンジスタのソース端子は前記ディスプレイ・バイアス・ドライバ（１２０）に結 合されていることを特徴とする回路。 ３０．電力を節約しながら、ロー（４０、４２）とコラム（４４、４６）とに 配列されたピクセル・アレーを含む液晶ディスプレイ（２０）におけるコラム（ ４６、４９、５１）を駆動する方法において、 ａ）駆動されるべき前記アレーの中のピクセルの第１のローを選択するステッ プと、 ｂ）ピクセルの前記第１のローが選択されている間に、前記アレーの少なくと も第１及び第２のコラム（４６、４９）を第１の共通ノード（６５）に一時的に 電気的に結合するステップと、 ｃ）第１の極性の第１及び第２の駆動電圧を、前記アレーの前記第１及び第２ のコラムにそれぞれ印加し、前記選択された第１のローにおける前記ピクセルを 駆動するステップと、 ｄ）駆動されるべき前記アレーの中のピクセルの第２のローを選択するステッ プと、 ｅ）ピクセルの前記第２のローが選択されている間に、前記アレーの少なくと も前記第１及び第２のコラムを前記第１の共通ノード（６５）に一時的に電気的 に結合するステップと、 ｆ）前記第１の極性と反対の第２の極性の第１及び第２の駆動電圧を、前記ア レーの前記第１及び第２のコラムにそれぞれ印加し、前記選択された第２のロー における前記ピクセルを駆動するステップと、 ｇ）前記アレーの中のローの残りの対に対して、ステップａからステップｆを 反復するステップと、 を含むことを特徴とする方法。 ３１．請求項３０記載の方法において、記憶コンデンサ（６６）を前記第１の 共通ノード（６５）に結合するステップを含むことを特徴とする方法。 ３２．請求項３０記載の方法において、前記第１及び第２のコラムに印加され る前記駆動電圧は最も正の電圧と最も正でない電圧との間で極性が交代し、前記 最も正の電圧と前記最も正でない電圧との中間点はメジアン・バイアス電圧に対 応し、更に、前記方法は、前記第１の共通ノード（６５）を前記メジアン・バイ アス電圧を与えるバッテリの端子に結合するステップを含むことを特徴とする方 法。 ３３．請求項３０記載の方法において、ステップｂとステップｅとは、それぞ れ、ステップｃとステップｆとの前に行われることを特徴とする方法。 ３４．請求項３０記載の方法において、ステップｂとステップｅとは、それぞ れ、ステップｃとステップｆとの後に行われることを特徴とする方法。 ３５．請求項３０記載の方法において、 ステップｂは、ピクセルの前記第１のローが選択される間に、前記アレーの少 なくとも第３及び第４のコラムを、前記第１の共通のノードに一時的に電気的に 結合するステップを含み、 ステップｃは、前記第２の極性の第３及び第４の駆動電圧を、それぞれ、前記 アレーの前記第３及び第４のコラムに印加し、前記選択された第１のローにおけ る前記ピクセルを駆動するステップを含み、 ステップｅは、ピクセルの前記第２のローが選択される間に、前記アレーの少 なくとも第３及び第４のコラムを、前記第１の共通のノードに一時的に電気的に 結合するステップを含み、 ステップｆは、前記第１の極性の第３及び第４の駆動電圧を、それぞれ、前記 アレーの前記第３及び第４のコラムに印加し、前記選択された第２のローにおけ る前記ピクセルを駆動するステップを含むことを特徴とする方法。 ３６．請求項３０記載の方法において、 ステップｂは、ピクセルの前記第１のローが選択される間に、前記アレーの少 なくとも第３及び第４のコラムを、前記第２の共通のノードに一時的に電気的に 結合するステップを含み、 ステップｃは、与えられた極性の第３及び第４の駆動電圧を、それぞれ、前記 アレーの前記第３及び第４のコラムに印加し、前記選択された第１のローにおけ る前記ピクセルを駆動するステップを含み、 ステップｅは、ピクセルの前記第２のローが選択される間に、前記アレーの少 なくとも第３及び第４のコラムを、前記第２の共通のノードに一時的に電気的に 結合するステップを含み、 ステップｆは、第３及び第４の駆動電圧を、それぞれ、前記アレーの前記第３ 及び第４のコラムに印加し、前記選択された第２のローにおける前記ピクセルを 駆動するステップを含み、前記第３及び第４のコラムに印加される駆動電圧は、 ステップｃにおいて前記第３及び第４のコラムに印加される駆動電圧とは極性が 逆であることを特徴とする方法。 ３７．電力を節約しながら液晶ディスプレイ（２０）のバックプレーン（１ ３０）を駆動する方法であって、前記ディスプレイは一連のロー（４０、４２） とコラム（４４、４６）とを含み、各ローは、少なくとも１つのロー駆動周期の 間に選択され、すべてのローは、各ディスプレイ・サイクルの間に少なくとも１ 回は選択され、前記液晶ディスプレイの前記バックプレーンは、連続するロー駆 動周期の間に最も正のバックプレーン電圧と最も正でないバックプレーン電圧と の間で駆動される方法において、 ａ）与えられたロー駆動周期の間に、前記ディスプレイの前記バックプレーン （１３０）を、記憶コンデンサ（１３４）に一時的に電気的に結合するステップ と、 ｂ）前記最も正のバックプレーン電圧を前記ディスプレイの前記バックプレー ン（１３０）に印加し、前記ディスプレイの前記バックプレーンを前記最も正の バックプレーン電圧に駆動するステップと、 ｃ）後のロー駆動周期の間に、前記ディスプレイの前記バックプレーン（１３ ０）を、記憶コンデンサ（１３４）に一時的に電気的に結合するステップと、 ｄ）前記最も正でないバックプレーン電圧を前記ディスプレイの前記バックプ レーン（１３０）に印加し、前記ディスプレイの前記バックプレーンを前記最も 正でないバックプレーン電圧に駆動するステップと、 ｅ）ステップａからステップｄを、ディスプレイ・サイクルの中の残りのロー 駆動周期の間、反復するステップと、 を含むことを特徴とする方法。