JPH09506218A - インターフェースデバイス - Google Patents

Abstract

(57)【要約】 複数のＴＤＭチャンネルを有するテレフォンベースバスと高速データネットワークとの間の橋渡しをして、前記テレフォンバスと前記データネットワークとの間で、混合されたデータ、音声、ビデオの信号の交換を可能とするインターフェースデバイスであって、テレフォンバスと接続するためのシリアルポートと、高速データネットワークと接続するためのパラレルポートと、シリアルポートに接続された、双方向性のシリアル−パラレル／パラレル−シリアル変換手段と、記双方向性変換手段と前記パラレルポートとの間に配置されるレート変換器回路であって、一定のスループット遅延によるレートの適正化を行うタイムスロット変換手段を含むとともに、ＴＤＭチャンネル間のスイッチングを行うレート変換器回路とを備える。

Description

【発明の詳細な説明】 テレフォンバスと高速データネットワーク間のインターフェースデバイス 本発明はインターフェースデバイスに係り、特に複数のＴＤＭ（時分割多重： time division multiplex）チャンネルを有するテレフォンバスと高速データネ ットワークとの間の橋渡しをして、データ、音声、ビデオの混合信号の交換を可 能とするインターフェースデバイスに関するものである。 現在、多くの事業分野において、ローカルエリアネットワーク（ＬＡＮ）が設 備されている。典型的なＬＡＮはイーサーネット（Ethernet）であり、これは多 数のユーザ間でデータの交換が可能な１０Ｍｂ／ｓの非同期通信媒体である。特 に、ＬＡＮは、パーソナルコピュータの相互接続のために使用され、多くのユー ザが同一のデータとともに作業することを可能としている。しかし、現状のＬＡ Ｎには、マルチメディアのアプリケーションを許容できる質でネットワーク化で きない、および、現状のテレフォンアプリケーションとも互換性が無いという欠 点がある。更に、利用可能なバンド幅は、発展的なアプリケーションには不十分 である。 こうした問題に対処する試みとして、「アイソイーサーネット（Iso-Ethernet ）」と呼ばれる新たなＬＡＮが導入された。これは、現状の１０Ｍｂ／ｓの非同 期ネットワークに、規格外の６Ｍｂ／ｓの等時性バンド幅を付加したものである 。アイソイーサーネットでは、現状のケーブル配線を使用するにも拘らず、ユー ザは新たなネットワーク用のインターフェースカードを購入しなければならない 。更に、アイソイーサーネットの方式は、発展型のテレフォンアプリケーション に適合しないとともに、本来的なバンド幅の限界を有している。 現在、ツイストペア線に基づく伝送結合や光ファイバ結合を使用して、最高が １５５Ｍｂ／ｓの速度の伝送を達成することができる。これらは、データ、音声 、およびビデオ信号の混合された信号を担うことができる、等時性のＴＤＭバッ ク ボーンである。フレーミング機能を実行するために使用される高速デバイスは、 高速のシリアル結合を処理する、ＥＣＬまたはバイポーラテクノロジで設計され た線路と直面するラインインターフェース回路と、パラレル状態でデータの送受 信を行うＣＭＯＳ回路とを有する、シリアル−パラレル変換器およびパラレル− シリアル変換器である。 こうした機能を実行する一般的なフレーマで、現在、利用可能なものは、Ｔｒ ａｎｓｗｉｔｃｈ ＳＹＮ−１５５およびＡＭＣＣ／ＰＭＣ ｓ３００５／６で ある。広く使用されているテレフォン標準は、本出願の出願人であるミテル（Ｍ ｉｔｅｌ）社のＳＴＢＵＳであり、２．４８Ｍｂ／ｓの速度で動作する。このＳ ＴＢＵＳは、３２個の６４Ｋｂ／ｓチャンネルを有する。 本発明の目的は、ミテル社のＳＴＢＵＳのような、現存するテレフォンバスを 、１６Ｍｂ／ｓから１５５Ｍｂ／ｓまで範囲の高速等時性／非同期ネットワーク とインタフェースをとることを可能とすることである。 すなわち、本発明は、複数のＴＤＭチャンネルを有するテレフォンベースのバ スと高速データネットワークとの間の橋渡しをして、テレフォンバスと高速デー タネットワークとの間で、データ、音声、ビデオの混合信号の交換を可能とする インターフェースデバイスであって、 テレフォンバスと接続するためのシリアルポートと、 高速データネットワークと接続するためのパラレルポートと、 シリアルポートに接続された、双方向性のシリアル−パラレル／パラレル−シ リアル変換手段と、 双方向性変換手段とパラレルポートとの間に配置されるレート変換器(rate co nverter)回路であって、一定のスループット遅延によるレートの適正化を行うタ イムスロット変換(time-slot interchange)手段を含むとともに、ＴＤＭチャン ネル間のスイッチングを行うレート変換器回路と を備えるインターフェースデバイスを提供する。 このデバイスは、音声およびデータの双方が、１フレーム内の一定の遅延を伴 って変換されたタイムスロットであることを許容する、スイッチング可能なタイ ムスロット指定者として記載可能である。このデバイスは、１６、５１、または １５５Ｍｂ／ｓで動作するシリアルバックプレーンを有する、（ＤＮＩＣ、トラ ンク（Trunk）、ｃｏｄｅｃから）異なるファイバインターフェースモジュール （Fiber Interface Module）へインターフェースをとる、現存の２Ｍｂ／ｓのＳ ＴＢＵＳインタフェース間のインターフェース装置として動作する。現存の高速 フレーマは、ユーザインタフェースとして、８ビットのパラレルバックプレーン を提供するので、このデバイスは、２．０４８、６．４８、および１９．４４Ｍ ｂ／ｓで６４Ｋｂ／ｓチャンネルを送信／受信する８ビットのパラレルバックプ レーンを使用して、フレーマとインターフェースすることができる。狭帯域の６ ４Ｋｂ／ｓチャンネルは、アプリケーションに関して要求されたバンド幅に適応 するため、順応性のある態様でマップされることができる。 このデバイスは、４ＭＨｚや８ＭＨｚといった、より高速のＳＴＢＵＳとの直 接インターフェース、チャンネル毎の方向制御、および、プログラム可能な８Ｋ Ｈｚ同期パルス形式（8KHz frame synchronized pulse format）を更に含んでも よい。 このデバイスは、一般的なＯＣ−１およびＯＣ−３マルチプレクサアプリケー ション（OC-1 and OC-3 multiplexer application）で使用できる。このデバイ スの主な機能は、音声を許容するための一定の遅延と、フレームの一体性を失う ことなくシステムとネットワークファイバインターフェース（Network fiber in terface）との間で時間変換（time-interchange）されるべき連結された（conca tinated）データとを伴うタイムスロット指定（Time Slot Assignment）を提供 することである。このデバイスは、６．４８および１９．４４Ｍｂｙｔｅｓ／ｓ のパラレルデータ速度で動作してもよい。 デバイス内のスイッチング機構は、スイッチングが、連結された６４Ｋｂ／ｓ のチャンネルが通常に使用される、狭帯域および広帯域ＩＳＤＮの双方での音声 ／データアプリケーションに関して定義される最小限の要請のためのシステムを 介して実行されるときは、いつでも、連結されたデータチャンネルの一体性を保 証するために、一定の遅延特性を有していなければならない。 このデバイスは、要求に応じて（on demand）生成されるマルチサービスのア プリケーションを許容するワークグループ（work-group）環境での使用に適して いる。このデバイスは、スター状または仮想リング状の構成での使用可能であり 、例えば、０．８μ技術で製造される。このデバイスは、通常は、サーバまたは 新世代の分散型ＰＢＸシステム内に置かれる。 本発明は、添付図面を参照しながら、実施例を通して、以下により詳細に説明 される。 図１は、本発明に係るデバイスを備えるＭＶＩＰサーバを採用する１５５ｍｂ ／ｓバックボーンを有する広域ネットワークの概略図であり、 図２は、高速リンクとＳＴＢＵＳとの間のインターフェース装置としての本発 明に係るデバイスの使用を示すブロック図であり、 図３は、本発明に係るインターフェースデバイスのブロック図である。 図１に示すように、分散ネットワークは、最高速度１５５Ｍｂ／ｓで動作する 高速ＴＤＭデータリンク２によって相互接続されるＭＶＩＰ（multi-vendor int egration protocol；マルチベンダ統合プロトコル）サーバ１を備える。サーバ １は、アナログリンクまたはデジタルリンクを介して、電話３、パーソナルコン ピュータ４、およびビデオ会議デバイス５に接続される。ビデオ会議デバイス５ は、Ｅ１リンク６によって、ローカルＭＶＩＰサーバ１に接続される。ファイル サーバ８およびデータベースサーバ９が、イーサネット７に接続されてもよい。 ＭＶＩＰサーバ１ａは広域ネットワーク（wide area network：ＷＡＮ）１１に 接続され、広域ネットワーク１１はルータ／ゲートウェイ１２およびＰＢＸ１３ に接続される。ＰＢＸ１３は、Ｅ１リンクを通してＭＶＩＰサーバ１ｂに接続さ れる。図１に示した配置は任意的であり、顧客の要求に応じて構成できることは 明らかであろう。 図２に示すように、ＰＢＸは、ＴＤＭベースのＳＴＢＵＳを受入れるＭＶＩＰ ヘッダ２０を含む。ＭＶＩＰヘッダ２０は、本発明に係るＶＭＴＣ（voice/MVIP inta-face；音声／ＭＶＩＰインターフェース）２１と接続されるとともに、Ｉ ＴＰ（Isochronous to Packet Converter）ユニット２２にも接続される。ＶＭ ＩＣ２１は、パラレルの１９．４４Ｍｂｙｔｅｓ／ｓバスを介して１５５Ｍｂ／ ｓフレーマ（ＳＹＮ−１５５）２３に接続される。フレーマ２３は、光ファイバ ＴＤＭネットワーク（fiber optic TDM network）内で、リング状またはスター 状の構成で接続される。 また、ＩＴＰユニット２２は、外部バッファ２５および２６を介して、ＡＴＭ （asynchronous transmission mode；非同期伝送モード）フォーマットおよびマ ッピングユニット２７にも接続されている。ＩＴＰユニット２２は、引き続くＴ ＰＩユニット２７内のＡＴＭセルの組み立てのために、ＳＴ−ｂｕｓからのデー タからパケットを組み立てる。 信号化および／またはデータ転送は、ＡＴＭネットワーク（２５から２７）を 介して行われ、一方、音声／ビデオ転送は、ＴＤＭネットワークおよび本発明に 係るインターフェースデバイス２１を介して行われる。 図３は、本発明に係るインターフェースデバイス（ＶＭＩＣ）のブロック図で ある。このデバイスは、ミテル社製のＳＴＢＵＳのようなテレフォンバスとの接 続のための、シリアル入力ポート３０およびシリアル出力ポート３１を備える。 ポート３０、３１は、夫々、一方でシリアル−パラレルおよびパラレル−シリア ル変換ユニット３４に接続される双方向性のＩ／Ｏドライバ３２、３３に接続さ れる。このインターフェースデバイスは、２０００チャンネルまでアドレッシン グが可能な高速フレーマ２３に接続されたパラレルの１９．４４Ｍｂｙｔｅｓ／ ｓとの接続のための、パラレル出力ポート３５およびパラレル入力ポート３６を 有する。 また、インターフェースデバイスは、チャンネル毎に出力信号を生成する制御 出力ポートを有し、パラレルバス上での他のデバイスからのタイムスロットのア クセスを制御する。これにより、他の集積回路が、高速シリアルリンク２９にア クセスするために、同一のパラレルバスを共有することが可能となる。 ユニット３４のシリアル−パラレル変換器は、５１２バイトのデータメモリモ ジュール３８、３９から成る送信経路および出力ドライバ４１を介してパラレル 出力ポート３５に接続される。こうしたメモリモジュールは、例えば、ミテル社 製の８９８０デバイスと同様なものである。マイクロプロセッサによって制御さ れる、２４３０点の送信経路接続メモリ４２は、メモリモジュール３８、３９中 のタイムスロット指定を格納する。 一般に、パラレル入力ポート３６は、ユニット３４のパラレル−シリアル変換 器に接続される。メモリモジュール４４および４５は、受信経路におけるタイム スロットを格納し、メモリモジュール４６はタイムスロット指定パターンデータ を格納する。 ＣＰＵインターフェース４３は、タイミング制御ユニット４７および外部のマ イクロプロセッサ（図示せず）に接続される。 外部のパラレル−シリアル（Ｐ／Ｓ）変換デバイスおよびシリアル−パラレル （Ｓ／Ｐ）変換デバイスを利用することによって、インターフェースデバイスは 、システム設計者が新たなアプリケーションや最高１５５Ｍｂ／ｓの速度でのシ ス テムの相互接続を構築することを可能とする。記載されたデバイスは、ミテル社 製のＳＴＢＵＳと互換なシリアルデータポート（Serial Data Port；ＳＤＰ）イ ンターフェースから（高速フレーマに接続された）パラレルデータポート（Para llel Data Port）へ、および反対方向へ、６４Ｋｂ／ｓチャンネルまたは広帯域 のＮ×６４Ｋｂ／ｓチャンネルをスイッチするために設計されている。パラレル データポート波、最高２０Ｍｂｙｔｅｓ／ｓのデータ速度を許容するように設計 されている。 インターフェースデバイスのパラレルポートとシリアルポートとは異なる速度 で動作するので、多重バッファ時間変換部（multiple buffer time interchange block）を有する内部レート（rate）変換器回路が、２つのポート間でのレート 適正化を達成するために採用されている。内部レート変換器回路は、異なる方向 でのＭＶＩＰインターフェース上の５１２チャンネルのスイッチングが可能であ る。このアプリケーションを可能とするため、インターフェースデバイスは、１ ６のシリアル経路に関してチャンネルごとの方向制御を提供する。例えば、いく つかのアプリケーションでは、ＭＶＩＰインターフェースの５１２チャンネルの 全てが、パラレルポート側に時間変換されることとできる。一方、パラレルポー トから来る５１２チャンネルが、ＭＶＩＰ側へドロップされたり、時間変換され たりすることができる。 インターフェースモード選択レジスタ（interface Mode Selection register ）を介して、このデバイスのシリアルインターフェースポートのプログラミング によって、このデバイスをＳＴＢＵＳ、ＧＣＩ、および最高８．１９２Ｍｂ／ｓ のデータ速度の一般的なＴＤＭインターフェースで使用することができる。デバ イスのクロック同期およびくロック参照は、インターフェースモード選択レジス タ内の選択された「タイミングモード（timing mode）」に依存する。ＶＭＩＣ デバイスによって提供される「タイミングモード」オプションは、等時性のＴＤ Ｍバックボーンが要求されている場合に、多くのアプリケーションや幾何学的配 置を可能とする。このデバイスは、スターアーキテクチャやリングアーキテクチ ャ を利用するＭＶＩＰ装置間接続に応用することができる。 このデバイスがリング型のアプリケーションにおいて動作する場合、このデバ イスは、ローカル装置（local station）（にドロップされること）を目指さな いデータをリングに戻す出力パラレルポートにバイパスされるべき、受信した入 力パラレルデータの全体または一部が存在することを可能とする、パラレルデー タバイパス（Parallel Data Bypass）と呼ばれる特殊モードを提供する。ローカ ル装置を目指すデータは、ＣＰＵプログラミングを介してドロップされることが できる。このモードでは、ＣＰＵが（ＭＶＩＰから高速リンクへの）出力バンド 幅の管理に関する全ての制御権を有し、バイパスされたデータとの競合はない。 ＣＰＵは、何がパラレル入力ポートからパラレル出力ポートへバイパスされない チャンネルであるかをチャンネル毎に確立する。 リング構成では、リングにわたってのクロック信号の再生（regenerate）に対 する必要性のために、タイミングジッタの成長が、通常は問題となる。このデバ イスは、リング内で成長した種々の遅延を吸収する、柔軟なバッファリングを行 う。 ＳＴＢＵＳ／ＭＶＩＰシリアルチャンネルにアクセスするため、ＶＭＩＣは、 高速メモリアクセス時間を有するデータまたはメッセージメモリとして構成する ことができる。ミテル社メッセージモードを使用することにより、マイクロプロ セッサは、ＳＴＢＵＳインターフェースを介して、ミテル社のＭＴ８９２７、Ｍ Ｔ８９３０、およびＴ１／ＣＥＰＴトランクインタフェースのようなデバイスを 制御するため、チャンネル毎に、シリアル入力ＴＤＭデータおよびシリアル出力 ＴＤＭデータをアクセスすることができる。 したがって、記載されたインターフェースデバイスは、一定のスループット遅 延を伴うＮ×６４Ｋｂ／ｓタイムスロット交換を実行するものであることがわか る。これは、最高８．１９２Ｍｂｉｔｓ／ｓの広帯域チャンネルのスイッチング のときの一体性を保証する。タイムスロット変換オプションについても同様に、 このデバイスは、種々のデータ速度で動作するためにプログラムされることが可 能な８ビットのパラレルバスへの、従来の２．０４８、４．０９６、および８． １９２Ｍｂ／ｓの時分割多重シリアル結合の相互間で、速度変換を実行する。こ れらの速度は、低速（２、４、および８Ｍｂ／ｓ）から最高１５５Ｍｂ／ｓで動 作する高速リンクまでの全範囲にわたる速度の適合が可能な、高速パラレル−シ リアルおよびシリアル−パラレル変換器を採用する、現存のパラレルバックプレ ーンと互換性を有している。 ＶＭＩＣデバイスでは、最大２４３０チャンネルが、チャンネル毎に個別に「 ３ステート化（tri-stated）」可能であり、ユーザによる６４Ｋｂ／ｓチャンネ ルの個別制御（a control granuarity）を可能とする。４つの出力信号（ＣＴｏ ０−３）は、パラレルバス上でのタイムスロットへのアクセスを制御するため、 チャンネル毎（６４Ｋｂ／ｓ単位）でＶＭＩＣの内部メモリの１つによって、夫 々独立に生成される。これにより、、高速シリアルリンク２９（最大１５５Ｍｂ ／ｓ）へアクセスするため、他の集積回路が同一のパラレルバスを共有すること が可能となる。 上記の特徴により、ポイント−ポイント（point to point；スター）アーキテ クチャおよびリングアーキテクチャの双方において、最大１５５Ｍｂ／ｓの速度 で、「アッド／ドロップ（ADD/DROP）」機能の実現が可能となる。一例（図３） と同様に、音声やビデオ会議のような遅延に敏感な情報が、同一の高速ＴＤＭリ ンク上で、ビデオ再生データや生データ（例えば、外部バッファからの非同期情 報）のような遅延に敏感で無いデータと組み合わされる（be combined）ことが できる「ハイブリッド多重（Hybrid Mux）」概念の実現を可能とする、高速時分 割多重シルアルリンク中へＡＴＭセルを組み立てたり挿入したりするために、Ｔ ＰＩ１と呼ばれる他のデバイスを同一のパラレルバス（この例では、１９．４４ Ｍｂ／ｓ）に接続することができる。 アイソイーサーネット（１６Ｍｂ／ｓ）およびＦＤＤＩ−２（１００Ｍｂ／ｓ ）によって、「ハイブリッド多重」概念を採用することにより、同様の実現形態 が提供される。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１１月２２日 【補正内容】 明細書 インターフェースデバイス 本発明はインターフェースデバイスに係り、特に複数のＴＤＭ（時分割多重： time division multiplex）チャンネルを有するテレフォンバスと高速同期型時 分割多重化された（ＴＤＭ）ネットワークとの間の橋渡しをして、データ、音声 、ビデオの混合信号の交換を可能とするインターフェースデバイスに関するもの である。 現在、多くの事業分野において、ローカルエリアネットワーク（ＬＡＮ）が設 備されている。典型的なＬＡＮはイーサーネット（Ethernet）であり、これは多 数のユーザ間でデータの交換が可能な１０Ｍｂ／ｓの非同期通信媒体である。特 に、ＬＡＮは、パーソナルコピュータの相互接続のために使用され、多くのユー ザが同一のデータとともに作業することを可能としている。しかし、現状のＬＡ Ｎには、マルチメディアのアプリケーションを許容できる質でネットワーク化で きない、および、現状のテレフォンアプリケーションとも互換性が無いという欠 点がある。更に、利用可能なバンド幅は、発展的なアプリケーションには不十分 である。 こうした問題に対処する試みとして、「アイソイーサーネット（Iso-Ethernet ）」と呼ばれる新たなＬＡＮが導入された。これは、現状の１０Ｍｂ／ｓの非同 期ネットワークに、規格外の６Ｍｂ／ｓの等時性バンド幅を付加したものである 。アイソイーサーネットでは、現状のケーブル配線を使用するにも拘らず、ユー ザは新たなネットワーク用のインターフェースカードを購入しなければならない 。更に、アイソイーサーネットの方式は、発展型のテレフォンアプリケーション に適合しないとともに、本来的なバンド幅の限界を有している。 現在、ツイストペア線に基づく伝送結合や光ファイバ結合を使用して、最高が １５５Ｍｂ／ｓの速度の伝送を達成することができる。これらは、データ、音声 、 およびビデオ信号の混合された信号を担うことができる、等時性のＴＤＭバック ボーンである。フレーミング機能を実行するために使用される高速デバイスは、 高速のシリアル結合を処理する、ＥＣＬまたはバイポーラテクノロジで設計され た線路と直面するラインインターフェース回路と、パラレル状態でデータの送受 信を行うＣＭＯＳ回路とを有する、シリアル−パラレル変換器およびパラレル− シリアル変換器である。 こうした機能を実行する一般的なフレーマで、現在、利用可能なものは、Ｔｒ ａｎｓｗｉｔｃｈ ＳＹＮ−１５５およびＡＭＣＣ／ＰＭＣ ｓ３００５／６で ある。広く使用されているテレフォン標準は、本出願の出願人であるミテル（Ｍ ｉｔｅｌ）社のＳＴＢＵＳであり、２．４８Ｍｂ／ｓの速度で動作する。このＳ ＴＢＵＳは、３２個の６４Ｋｂ／ｓチャンネルを有する。 本発明の目的は、ミテル社のＳＴＢＵＳのような、現存するテレフォンバスを 、１６Ｍｂ／ｓから１５５Ｍｂ／ｓまで範囲の高速等時性／非同期ネットワーク とインタフェースをとることを可能とすることである。 すなわち、本発明は、複数のＴＤＭチャンネルを有するテレフォンベースのバ スと高速データネットワークとの間の橋渡しをして、テレフォンバスと高速デー タネットワークとの間で、データ、音声、ビデオの混合信号の交換を可能とする インターフェースデバイスであって、テレフォンバスと接続するためのシリアル ポートと、シリアルポートに接続された双方向性のシリアル−パラレル／パラレ ル−シリアル変換手段と、高速データネットワークと接続された高速フレーマと 接続するためのポートとを備え、高速フレーマと接続するための前記ポートは、 パラレルバスを介して高速フレーマのパラレルバックプレーンに直接接続するた めのパラレルポートであり、レート変換器(rate converter)回路が双方向性変換 手段と前記パラレルポートとの間に配置され、レート変換器回路は、一定のスル ープット遅延によるレートの適正化に適合した、マイクロプロセッサが制御する タイムスロット変換(time-slot interchange)手段を含むとともに、ＴＤＭチャ ンネル間のスイッチングを行う。 このデバイスは、音声およびデータの双方が、１フレーム内の一定の遅延を伴 って変換されたタイムスロットであることを許容するスイッチとして記載可能で ある。このデバイスは、１６、５１、または１５５Ｍｂ／ｓで動作するシリアル バックプレーンを有する、（ＤＮＩＣ、トランク（Trunk）、ｃｏｄｅｃから） 異なるファイバインターフェースモジュール（Fiber Interface Module）へイン ターフェースをとる、現存の２Ｍｂ／ｓのＳＴＢＵＳインタフェース間のインタ ーフェース装置として動作する。現存の高速フレーマは、ユーザインタフェース として、８ビットのパラレルバックプレーンを提供するので、このデバイスは、 ２．０４８、６．４８、および１９．４４Ｍｂ／ｓで６４Ｋｂ／ｓチャンネルを 送信／受信する８ビットのパラレルバックプレーンを使用して、フレーマとイン ターフェースすることができる。狭帯域の６４Ｋｂ／ｓチャンネルは、アプリケ ーションに関して要求されたバンド幅に適応するため、順応性のある態様でマッ プされることができる。 このデバイスは、４ＭＨｚや８ＭＨｚといった、より高速のＳＴＢＵＳとの直 接インターフェース、チャンネル毎の方向制御、および、プログラム可能な８Ｋ Ｈｚ同期パルス形式（8KHz frame synchronized pulse format）を更に含んでも よい。 このデバイスは、一般的なＯＣ−１およびＯＣ−３マルチプレクサアプリケー ション（OC-1 and OC-3 multiplexer application）で使用できる。このデバイ スの主な機能は、音声を許容するための一定の遅延と、フレームの一体性を失う ことなくシステムとネットワークファイバインターフェース（Network fiber in terface）との間で時間変換（time-interchange）されるべき連結された（conca tinated）データとを伴うタイムスロット指定（Time Slot Assignment）を提供 することである。このデバイスは、６．４８および１９．４４Ｍｂｙｔｅｓ／ｓ のパラレルデータ速度で動作してもよい。 デバイス内のスイッチング機構は、スイッチングが、連結された６４Ｋｂ／ｓ のチャンネルが通常に使用される、狭帯域および広帯域ＩＳＤＮの双方での音声 ／データアプリケーションに関して定義される最小限の要請のためのシステムを 介して実行されるときは、いつでも、連結されたデータチャンネルの一体性を保 証するために、一定の遅延特性を有していなければならない。 このドロップ／アッド（drop/add）スイッチは、要求に応じて（on demand） 生成されるマルチサービスのアプリケーションを許容するワークグループ（work -group）環境での使用に適している。 本発明は、添付図面を参照しながら、実施例を通して、以下により詳細に説明 される。 図１は、本発明に係るデバイスを備えるＭＶＩＰサーバを採用する１５５ｍｂ ／ｓ同期型ＴＤＭバックボーンを有する広域ネットワークの概略図であり、 図２は、高速同期型ＴＤＭリンクとＳＴＢＵＳとの間のインターフェース装置 としての本発明に係るデバイスの使用を示すブロツク図であり、 図３は、本発明に係るインターフェースデバイスのブロック図である。 図１に示すように、分散ネットワークは、最高速度１５５Ｍｂ／ｓで動作する 高速ＴＤＭデータリンク２によって相互接続されるＭＶＩＰ（multi-vendor int egration protocol；マルチベンダ統合プロトコル）サーバ１を備える。サーバ １は、アナログリンクまたはデジタルリンクを介して、電話３、パーソナルコン ピュータ４、およびビデオ会議デバイス５に接続される。ビデオ会議デバイス５ は、Ｅ１リンク６によって、ローカルＭＶＩＰサーバ１に接続される。ファイル サーバ８およびデータベースサーバ９が、イーサネット７に接続されてもよい。 サーバ１ａは広域ネットワーク（wide area network：ＷＡＮ）１１に接続され 、広域ネットワーク１１はルータ／ゲートウェイ１２およびＰＢＸ１３に接続さ れる。ＰＢＸ１３は、Ｅ１リンクを通してＭＶＩＰサーバ１ｂに接続される。図 １に示した配置は任意的であり、顧客の要求に応じて構成できることは明らかで あろう。 図２に示すように、ＰＢＸは、ＴＤＭベースのＳＴＢＵＳ２０を受入れるＭＶ ＩＰ（multi-vender integration protocol）ヘッダを含む。ＳＴ−ｂｕｎｓ２ ０は、本発明に係るＶＭＩＣ（voice/MVIP inta-face；音声／ＭＶＩＰインター フェース）ドロップ／アッドデバイス２１と接続されるとともに、ＩＴＰ（Isoc hronous to Packet Converter）ユニット２２にも接続される。ドロップ／アッ ドデバイス２１は、パラレルの１９．４４Ｍｂｙｔｅｓ／ｓバスを介して１５５ Ｍｂ／ｓフレーマ（ＳＹＮ−１５５）２３に接続される。フレーマ２３は、光フ ァイバＴＤＭネットワーク（fiber optic TDM network）内で、リング状または スター状の構成で接続される。 また、ＩＴＰユニット２２は、外部バッファ２５および２６を介して、ＡＴＭ （asynchronous transmission mode；非同期伝送モード）フォーマットおよびマ ッピングユニット２７にも接続されている。ＩＴＰユニット２２は、引き続くＴ ＰＩユニット２７内のＡＴＭセルの組み立てのために、ＳＴ−ｂｕｓからのデー タからパケットを組み立てる。 信号化および／またはデータ転送は、ＡＴＭネットワーク（２５から２７）を 介して行われ、一方、音声／ビデオ転送は、ＴＤＭネットワークおよび本発明に 係るインターフェースデバイス２１を介して行われる。 図３は、本発明に係るドロップ／アッドデバイスのブロック図である。このデ バイスは、ミテル社製のＳＴＢＵＳのようなテレフォンバスとの接続のための、 シリアル入力ポート３０およびシリアル出力ポート３１を備える。ポート３０、 ３１は、夫々、一方でシリアル−パラレルおよびパラレル−シリアル変換ユニッ ト３４に接続される双方向性のＩ／Ｏドライバ３２、３３に接続される。このド ロップ／アッドデバイスは、高速フレーマ２３に接続されたパラレルの１９．４ ４Ｍｂｙｔｅｓ／ｓとの接続のための、パラレル出力ポート３５およびパラレル 入力ポート３６を有する。 また、インターフェースデバイスは、チャンネル毎に出力信号を生成する制御 出力ポートを有し、パラレルバス上での他のデバイスからのタイムスロットのア クセスを制御する。これにより、他のデバイスが、高速シリアルリンク２９にア クセスするために、同一のパラレルバスを共有することが可能となる。 ユニット３４のシリアル−パラレル変換器は、５１２バイトのデータメモリモ ジュール３８、３９から成る送信経路および出力ドライバ４１を介してパラレル 出力ポート３５に接続される。こうしたメモリモジュールは、例えば、ミテル社 製の８９８０デバイスと同様なものである。マイクロプロセッサによって制御さ れる、２４３０点の送信経路接続メモリ４２は、メモリモジュール３８、３９中 のタイムスロット指定を格納する。 一般に、パラレル入力ポート３６は、ユニット３４のパラレル−シリアル変換 器に接続される。メモリモジュール４４および４５は、受信経路におけるタイム スロットを格納し、メモリモジュール４６はタイムスロット指定パターンデータ を格納する。 ＣＰＵインターフェース４３は、タイミング制御ユニット４７および外部のマ イクロプロセッサ（図示せず）に接続される。図２に示すように、デバイス２１ は、高速フレーマから８Ｋｈｚのタイミング信号を受信する。 インターフェースデバイスは、システム設計者が新たなアプリケーションや最 高１５５Ｍｂ／ｓの速度でのシステムの相互接続を構築することを可能とする。 記載されたデバイスは、ミテル社製のＳＴＢＵＳと互換なシリアルデータポート （Serial Data Port；ＳＤＰ）インターフェースから（高速フレーマに接続され た）パラレルデータポート（Parallel Data Port）へ、および反対方向へ、６４ Ｋｂ／ｓチャンネルまたは広帯域のＮ×６４Ｋｂ／ｓチャンネルをスイッチする ために設計されている。パラレルデータポート波、最高２０Ｍｂｙｔｅｓ／ｓの データ速度を許容するように設計されている。 このデバイスのパラレルポートとシリアルポートとは異なる速度で動作するの で、多重バッファ時間変換部（multiple buffer time interchange block）を有 する内部レート（rate）変換器回路が、２つのポート間でのレート適正化を達成 するために採用されている。内部レート変換器回路は、異なる方向でのＭＶＩＰ インターフェース上の５１２チャンネルのスイッチングが可能である。このアプ リケーションを可能とするため、インターフェースデバイスは、１６のシリアル 経路に関してチャンネルごとの方向制御を提供する。例えば、いくつかのアプリ ケーションでは、ＭＶＩＰインターフェースの５１２チャンネルの全てが、パラ レルポート側に時間変換されることとできる。一方、パラレルポートから来る５ １２チャンネルが、ＭＶＩＰ側へドロップされたり、時間変換されたりすること ができる。 インターフェースモード選択レジスタ（interface Mode Selection register ）を介して、このデバイスのシリアルインターフェースポートのプログラミング によって、このデバイスをＳＴＢＵＳ、ＧＣＩ、および最高８．１９２Ｍｂ／ｓ のデータ速度の一般的なＴＤＭインターフェースで使用することができる。デバ イスのクロック同期およびくロック参照は、インターフェースモード選択レジス タ内の選択された「タイミングモード（timing mode）」に依存する。ＶＭＩＣ デバイスによって提供される「タイミングモード」オプションは、等時性のＴＤ Ｍバックボーンが要求されている場合に、多くのアプリケーションや幾何学的配 置を可能とする。このデバイスは、スターアーキテクチャやリングアーキテクチ ャを利用するＭＶＩＰ装置間接続に応用することができる。 このデバイスがリング型のアプリケーションにおいて動作する場合、このデバ イスは、ローカル装置（local station）（にドロップされる）を目指さないデ ータをリングに戻す出力パラレルポートにバイパスされるべき、受信した入力パ ラレルデータの全体または一部が存在することを可能とする、パラレルデータバ イパス（Parallel Data Bypass）と呼ばれる特殊モードを提供する。ローカル装 置を目指すデータは、ＣＰＵプログラミングを介してドロップされることができ る。このモードでは、ＣＰＵが（ＭＶＩＰから高速リンクへの）出力バンド幅の 管理に関する全ての制御権を有し、バイパスされたデータとの競合はない。ＣＰ Ｕは、何がパラレル入力ポートからパラレル出力ポートへバイパスされないチャ ンネルであるかをチャンネル毎に確立する。 リング構成では、リングにわたってのクロック信号の再生（regenerate）に対 する必要性のために、タイミングジッタの成長が、通常は問題となる。このデバ イスは、リング内で成長した種々の遅延を吸収する、柔軟なバッファリングを行 う。 ＳＴＢＵＳ／ＭＶＩＰシリアルチャンネルにアクセスするため、このデバイス は、高速メモリアクセス時間を有するデータまたはメッセージメモリとして構成 することができる。ミテル社メッセージモードを使用することにより、マイクロ プロセッサは、ＳＴＢＵＳインターフェースを介して、ミテル社のＭＴ８９２７ 、ＭＴ８９３０、およびＴ１／ＣＥＰＴトランクインタフェースのようなデバイ スを制御するため、チャンネル毎に、シリアル入力ＴＤＭデータおよびシリアル 出力ＴＤＭデータをアクセスすることができる。 したがって、記載されたインターフェースデバイスは、一定のスループット遅 延を伴うＮ×６４Ｋｂ／ｓタイムスロット交換を実行するものであることがわか る。これは、最高８．１９２Ｍｂｉｔｓ／ｓの広帯域チャンネルのスイッチング のときの一体性を保証する。タイムスロット変換オプションについても同様に、 このデバイスは、種々のデータ速度で動作するためにプログラムされることが可 能な８ビットのパラレルバスへの、従来の２．０４８、４．０９６、および８． １９２Ｍｂ／ｓの時分割多重シリアル結合の相互間で、速度変換を実行する。こ れらの速度は、低速（２、４、および８Ｍｂ／ｓ）から最高１５５Ｍｂ／ｓで動 作する高速リンクまでの全範囲にわたる速度の適合が可能な、高速パラレル−シ リアルおよびシリアル−パラレル変換器を採用する、現存のパラレルバックプレ ーンと互換性を有している。 ＶＭＩＣデバイスでは、最大２４３０チャンネルが、チャンネル毎に個別に「 ３ステート化（tri-stated）」可能であり、ユーザによる６４Ｋｂ／ｓチャンネ ルの個別制御（a control granuarity）を可能とする。４つの出力信号（ＣＴｏ ０−３）は、パラレルバス上でのタイムスロットへのアクセスを制御するため、 チャンネル毎（６４Ｋｂ／ｓ単位）でＶＭＩＣの内部メモリの１つによって、夫 々独立に生成される。これにより、、高速シリアルリンク２９（最大１５５Ｍｂ ／ｓ）へアクセスするため、他の集積回路が同一のパラレルバスを共有すること が可能となる。 上記の特徴により、ポイント−ポイント（point to point；スター）アーキテ クチャおよびリングアーキテクチャの双方において、最大１５５Ｍｂ／ｓの速度 で、「アッド／ドロップ（ADD/DROP）」機能の実現が可能となる。一例（図３） と同様に、音声やビデオ会議のような遅延に敏感な情報が、同一の高速ＴＤＭリ ンク上で、ビデオ再生データや生データ（例えば、外部バッファからの非同期情 報）のような遅延に敏感で無いデータと組み合わされる（be combined）ことが できる「ハイブリッド多重（Hybrid Mux）」概念の実現を可能とする、高速時分 割多重シルアルリンク中へＡＴＭセルを組み立てたり挿入したりするために、Ｔ ＰＩ１と呼ばれる他のデバイスを同一のパラレルバス（この例では、１９．４４ Ｍｂ／ｓ）に接続することができる。 アイソイーサーネット（１６Ｍｂ／ｓ）およびＦＤＤＩ−２（１００Ｍｂ／ｓ ）によって、「ハイブリッド多重」概念を採用することにより、同様の実現形態 が 提供される。 特許請求の範囲 １． 複数のＴＤＭチャンネルを有するテレフォンベースバスと高速データネッ トワークとの間の橋渡しをして、前記テレフォンバスと前記データネットワーク との間で、混合されたデータ、音声、ビデオの信号の交換を可能とするインター フェースデバイスであって、前記テレフォンバスと接続するためのシリアルポー トと、前記シリアルポートに接続された双方向性のシリアル−パラレル／パラレ ル−シリアル変換手段と、前記高速データネットワークと接続された高速フレー マと接続するためのポートとを備え、前記高速フレーマと接続するための前記ポ ートは、パラレルバスを介して前記高速フレーマのパラレルバックプレーンに直 接接続するためのパラレルポートであり、レート変換器回路が前記双方向性変換 手段と前記パラレルポートとの間に配置され、前記レート変換器回路は、一定の スループット遅延によるレートの適正化に適合した、マイクロプロセッサが制御 するタイムスロット変換手段を含むとともに、ＴＤＭチャンネル間のスイッチン グを行う、ことを特徴とするインターフェースデバイス。 ２． 狭帯域チャンネルを要求される帯域幅に適応させるためにマップする、こ とを特徴とする請求項１記載のインターフェースデバイス。 ３． 前記レート変換器回路は、ＴＤＭフレームをバッファリングする複数のメ モリモジュールと、タイムスロット変換されるべき、音声、データ、およびビデ オ信号を許容するタイムスロットを指定するマイクロプロセッサインターフェー スとを備える、ことを特徴とする請求項１または２記載のインターフェースデバ イス。 ４． 制御出力ポートと、Ｎ×６４の個別性を有する前記パラレルバス上でのタ イムスロットアクセスを制御する制御信号をその上で生成する手段とを更に備え る、ことを特徴とする請求項１から３のいずれかに記載のインターフェースデバ イス。 ５． 前記高速データネットワークに接続するための前記パラレルポート上に現 れる前記チャンネルは、Ｎ×６４の単位で３ステート化が可能である、ことを特 徴とする請求項４記載のインターフェースデバイス。 ６． 前記パラレルバスに接続された他のデバイスのタイムスロットアクセスを 制御するため、チャンネル毎に出力信号を生成し、こうしたデバイスが前記高速 同期型デジタルネットワークを共有することを可能とする手段を更に備える、こ とを特徴とする請求項１から５のいずれかに記載のインターフェースデバイス。 ７． 前記高速フレーマからの参照タイミング信号を受信に適合したタイミング 回路を更に備える、ことを特徴とする請求項１から６のいずれかに記載のインタ ーフェースデバイス。 ８． 高速同期型デジタルネットワークと、パラレルバックプレーンを有し、前 記高速ネットワークに接続された高速フレーマと、前記パラレルポートと接続さ れたパラレルバスと、前記シリアルポートに接続された複数のＴＤＭチャンネル を有するテフォンベースバスとを更に備える、ことを特徴とする請求項１から７ のいずれかに記載のインターフェースデバイス。 ９． 前記出力信号を受信し、前記インターフェースデバイスを有する前記高速 デジタルネットワークへのアクセスを共有する前記パラレルバスに接続された非 同期デバイスを更に備える、ことを特徴とする請求項１から８のいずれかに記載 のインターフェースデバイス。 １０． 信号化および／またはデータ転送は前記非同期デバイスを介して発生す るとともに、音声／ビデオ転送は前記インターフェースデバイスを介して発生す る、ことを特徴とする請求項７から９のいずれかに記載のインターフェースデバ イス。

Claims (1)

1. 【特許請求の範囲】 １． 複数のＴＤＭチャンネルを有するテレフォンベースバスと高速データネッ トワークとの間の橋渡しをして、前記テレフォンバスと前記データネットワーク との間で、混合されたデータ、音声、ビデオの信号の交換を可能とするインター フェースデバイスであって、 前記テレフォンバスと接続するためのシリアルポートと、 前記高速データネットワークと接続するためのパラレルポートと、 前記シリアルポートに接続された、双方向性のシリアル−パラレル／パラレル −シリアル変換手段と、 前記双方向性変換手段と前記パラレルポートとの間に配置されるレート変換器 回路であって、一定のスループット遅延によるレートの適正化を行うタイムスロ ット変換手段を含むとともに、ＴＤＭチャンネル間のスイッチングを行うレート 変換器回路と を備えることを特徴とするインターフェースデバイス。 ２． 前記レート変換器回路は、ＴＤＭフレームをバッファリングする複数のメ モリモジュールと、タイムスロット変換されるべき、音声、データ、およびビデ オ信号を許容するタイムスロットを指定するマイクロプロセッサインターフェー スとを備える、ことを特徴とする請求項１記載のインターフェースデバイス。 ３． 制御出力ポートと、Ｎ×６４の個別性を有する前記パラレルバス上でのタ イムスロットアクセスを制御する制御信号をその上で生成する手段とを更に備え る、ことを特徴とする請求項１記載のインターフェースデバイス。 ４． 前記高速データネットワークに接続するための前記パラレルポート上に現 れる前記チャンネルは、Ｎ×６４の単位で３ステート化が可能である、ことを特 徴とする請求項１記載のインターフェースデバイス。 ５． 複数のＴＤＭチャンネルを有するテレフォンベースバスと高速データネッ トワークとの間を接続する構成体であって、 （ａ）前記テレフォンベースバスを受入れるＭＶＩＰユニットと、 （ｂ）前記高速データネットワーク接続されるフレーマと、 （ｃ）複数のＴＤＭチャンネルを有する前記テレフォンベースバスと前記高速 データネットワークとの間の橋渡しをして、前記テレフォンバスと前記データネ ットワークとの間で、混合されたデータ、音声、ビデオの信号の交換を可能とす るインターフェースデバイスであって、 （i）前記テレフォンベースバスと接続されたシリアルボートと、 （ii）前記フレーマと接続されたパラレルポート；前記シリアルポートに接 続された、双方向性のシリアル−パラレル／パラレル−シリアル変換手段と、 （iii）前記双方向性変換手段と前記パラレルポートとの間に配置されるレ ート変換器回路であって、一定のスループット遅延によるレートの適正化を行う タイムスロット変換手段を含むとともに、ＴＤＭチャンネル間のスイッチングを 行うレート変換器回路と を備えるインターフェースデバイスと を備えることを特徴とする構成体。 ６． 前記インターフェースデバイスをバイパスするとともに、前記ＭＶＩＰユ ニットからＡＴＭセルを組み立てて、前記フレーマを介して前記高速シリアルリ ンク中に前記ＡＴＭセルを挿入するために前記フレーマに接続されたＴＰＩユニ ットを更に備える、ことを特徴とする請求項５記載の構成体。 ７． 信号化および／またはデータ転送は、前記ＴＰＩユニットを介して行われ るとともに、音声／ビデオ転送は前記インターフェースデバイスを介して伝送さ れる、ことを特徴とする請求項５記載の構成体。