JPH09507352A - くりこみインタリーバおよびインタリーブ解除器 - Google Patents

Abstract

(57)【要約】 くりこみインタリーバまたはインタリーブ解除器が、Ｂを希望のインタリーブ深さ、およびＮをデータの流れのＲ−Ｓブロック中のデータバイトの数に等しいか、それより大きい値として、［（Ｂ−１）Ｎ／２］＋１のアドレス信号の列を繰り返し発生するためのアドレス信号発生器を備える。各列はＢ列マトリックスのそれぞれの行に対応し、それの第１の列は［（Ｂ−１）Ｎ／２］＋１の連続して番号をつけられた値を含む。各残りの列は、Ｎ／Ｂの整数倍だけ回転された先行する列を含む。アドレス信号は、アドレス記憶場所に記憶されているデータを読出し、その後で現在のデータバイトを同じ記憶場所に書込むために、［（Ｂ−１）Ｎ／２］＋１の記憶場所を有するメモリに加えられる。

Description

【発明の詳細な説明】 くりこみインタリーバおよびインタリーブ解除器 本発明は全体としてデジタル伝送システムに関するものであり、特に、記号− バイト変換、インタリーブおよびインタリーブ解除ならびに前方誤り訂正などの 動作を容易にするために選択したデータフレーム構造および回路装置を有するデ ジタルデータ伝送システムに関するものである。このシステムは、また、伝送シ ステムの容量を増大させるために伝送環境の信号対ノイズ比（Ｓ／Ｎ比）に関連 させられるデータ伝送速度の使用を容易にする。 米国特許第５，０８７，９７５号は、標準の６ＭＨｚテレビジョン・チャネル によってテレビジョン信号を連続するＭ個のレベルの記号の形で伝送するための 残留側帯波（ＶＳＢ）システムを開示している。テレビジョン信号は、たとえば 、１つまたは２つの圧縮された広帯域ＨＤＴＶ信号またはいくつかの圧縮された ＮＴＳＣ信号を含むことがある。記号を特徴づけるレベルＭの数は状況に応じて 変更できるが、記号の繰り返し率は、６８４Ｈ（約１０．７６Ｍｅｇａｓｙｍｏ ｌｓ／ｓｅｃ）などのように、固定することが好ましい。ここに、ＨはＮＴＳＣ 水平走査周波数である。特定の任意の状況で用いる記号レベルの数は、主として 、伝送媒体を特徴づけるＳ／Ｎ比の関数であり、Ｓ／Ｎ比が低い状況で使用する 記号レベルの数は少ない。２４、１６、８、４、２の記号レベルを取り扱える性 能によって、ほとんどのシステムにおける諸条件を満たす適切な融通性が得られ るものと信じられる。Ｍの値が小さいとＳ／Ｎ比性能が向上するが、その代わり 伝送ビット速度が低下するという犠牲を払うことになる。たとえば、繰り返し率 が１０．７６Ｍ ｓｙｍｏｌ／ｓｅｃであると仮定すると、２レベルのＶＳＢ信 号（記号当り１ビット）は伝送ビット速度が１０．７６Ｍｅｇａｂｉｔｓ／ｓｅ ｃ であり、４レベルのＶＳＢ信号（記号当り２ット）は伝送ビット速度が２１．５ ２Ｍｅｇａｂｉｔｓ／ｓｅｃである、等々、伝送ビット速度が約４８．４３Ｍｅ ｇａｂｉｔｓ／ｓｅｃである２４レベルのＶＳＢ信号に至る。 一般に、ケーブルテレビジョンシステムのＳ／Ｎ比性能は、信号（チャネル） 周波数が高くなるにつれて低下することが知られている。Ｍレベル伝送システム の前記属性、すなわち、Ｍが小さくなるにつれて改善されるＳ／Ｎ比性能、を本 発明の１つの態様で用いて、ＣＡＴＶ配給システムのより高い周波数チャネルに おけるＳ／Ｎ比低下を補償する。すなわち、本発明のこの態様によれば、Ｍのよ り大きい値を用いてより低い周波数のチャネルを伝送するようなＶＳＢ伝送を、 ＣＡＴＶシステムにおいて行う。それによってより高い周波数のチャネルのビッ ト伝送速度が低下するが、受信した信号は低い周波数のチャネルのＳ／Ｎ比に匹 敵するＳ／Ｎ比で再生できる。 更に、本発明の他の態様によれば、システム効率、とくにデータのインタリー ブおよびインタリーブ解除、信号−バイト変換および前方誤り訂正などの受信器 動作に関連するシステム効率を、伝送される信号の可変ＭレベルＶＳＢキャラク タの制約内で、それらの動作を容易にするデータフレーム構造を選択することに よって、非常に高くできる。 したがって、本発明の主な目的は、デジタルデータ伝送のための新規なくりこ みインタリーバとインタリーブ解除器の少なくとも１つを得ることである。 本発明の別の態様は、記号−バイト変換器によって供給された、くりこみイン タリーブされたデータのバイトのインタリーブを解除するための回路を得ること である。 本発明の別の特徴および別の利点は、図面を参照して本発明の好適な実施例に ついての下記の説明を読むと明らかになるであろう。 第１図は本発明の新規なデータフレーム構造を示す。 第２図はデータ配列のサイズと本発明の他のパラメータとの関係を示す図表で ある。 第３図は本発明の送信器の簡略にしたブロック図である。 第３図Ａは第３図の送信器におけるバイト−記号変換器の実現を示す図表であ る。 第３図Ｂはケーブル設備におけるＳ／Ｎ比の周波数による変動と、ケーブル設 備の動作を最適にするためのＶＳＢモードの割当てとを示す図表である。 第４図は本発明に従って構成された受信器の簡略にした線図である。 第５図は第４図の受信器のデータプロセッサ部を示すより詳細な図である。 第６図は第５図のデータプロセッサの記号−バイト変換器を示すより詳細な図 である。 第７図はくりこみインタリーブされているデータ流のインタリーブを解除する ためのアドレス信号のマトリックスの例の線図である。 第８図は第７図に示すようなマトリックスなどのマトリックスを含む、本発明 に従ってメモリアドレス信号をを発生するために動作できる一般化した回路であ る。 第９図は本発明の実際の実施例に使用するために適当なインタリーブ解除アド レス信号マトリックスである。 第１０図は本発明の実施例に使用するために適当な他のインタリーブ解除アド レス信号マトリックスである。 第１１図は第８図の回路のプログラム可能な実施例である。 第１２図は第８図のＲＯＭまたは第１１図のＲＡＭのための変換回路である。 第１３図は本発明のくりこみインタリーブ解除器の別の実施例を示すブロック 図である。 第１４図、第１５図および第１６図は本発明に従って使用するのに適当なそれ ぞれのくりこみインタリーブアドレス信号マトリックスの線図である。 第１７図は本発明のくりこみインタリーブバの別の実施例を示すブロック図で ある。 本発明の新規なデータフレームの構造を第１図に示す。参照番号１０で全体的 に示すデータフレームは、ＤＳＯ〜ＤＳ３１２として示す３１３個のデータセグ メントＤＳを有する。各データセグメントは、データ用に８２８個の記号と、デ ータセグメント同期キャラクタ１１を定める４個の記号とを含む。各データセグ メントの同期キャラクタ１１は４つの２レベル記号を有する。それらの記号は出 願番号８９４，３８８号である係属中の出願に開示されている形式をとることが 好ましい。第１のデータセグメントＤＳＯは２レベル記号だけを有する。それら の２レベル記号は疑似ランダム順序フレーム同期コードと、データフレームの残 りの３１２個のデータセグメントのデータフィールドの記号のレベルＭ（たとえ ば、２４、１６、８、４または２）とを識別する８記号ＶＳＢモード、または制 御、信号とを含む。８ビットＶＳＢモード制御バイトの初めの３ビットはＶＳＢ モードを識別し、残りの５ビットは、誤り検出のために受信器で使用できるパリ ティビットを構成する。前記ＣＡＴＶ配給システムでは、たとえば、ＶＳＢモー ド信号が低周波チャネルに対する比較的大きいＭを識別し、より高い周波数のチ ャネルに対するより小さいＭを識別する。地上波放送環境では、ＶＳＢモードは Ｍ＝２、４または８が最も可能性がある。 第２図の表を参照して、データセグメントＤＳ１〜ＤＳ３１２の各データ記号 が４．５ビット（Ｍ＝２４）、４ビット（Ｍ＝１６）、３ビット（Ｍ＝８）、２ ビット（Ｍ＝４）または１ビット（Ｍ＝２）を表す。フレーム当り固定した数（ ３１２×８２８＝２５８，３３６）のデータ記号が存在するから、フレーム当り のデータバイトの数は図示のように変化する。すなわち、各フレームはＶＳＢモ ードＭ＝２４に対して１４５，３１４データバイトを有し、Ｍ＝１６に対して １２９，１６８データバイトを有し、Ｍ＝８に対して９６，８７６データバイト を有し、Ｍ＝４に対して６４，５８４データバイトを有し、Ｍ＝２に対して３２ ，２９２データバイトを有する。しかし、フレーム当りのデータバイトの数はＶ ＳＢモードＭに応じて変化するものの、Ｍの任意の特定の値（２４、１６、８、 ４または２）に対して、各フレームにおいて整数（integral number）のバイト が与えられることが観察される。フレーム１０の構造のこの特徴が受信機の設計 を大幅に簡単にして、ＶＳＢモード（すなわち、２４、１６、８、４または２レ ベルの記号）とは無関係に、整数のデータバイトに対応するレートでフレーム同 期が行われるようにする。後で更に詳しく説明するように、受信器の前方誤り訂 正回路と、受信器の記号−バイト変換回路と、受信器のインタリーブ解除器とは 伝送される信号とフレーム同期されることが好ましい。各ＶＳＢモードに対して 各データフレーム中に整数のバイトと、前方誤り訂正ブロックと、インタリーブ 群とが存在する限り、それらの目的のためにフレーム同期信号を直接使用できる 。 本発明の受信器ではリード−ソロモン（ＲＳ）前方誤り訂正を使用する。ＭＰ ＥＧ（Ｍｏｔｉｏｎ Ｐｉｃｔｕｒｅ Ｅｘｐｅｒｔｓ Ｇｒｏｕｐ）委員会に よって１８７バイトの標準トランスポートパケット・サイズが制定されている。 そのような各トランスポートパケットに２０個のパリティ・バイトを付加すると 、２０７データバイトのＲＳブロックサイズになって、ＲＳブロックごとに１０ バイトの誤りを訂正できるようにする。第２図からわかるように、２０７バイト のＲＳブロックサイズでは、全ての選択したＶＳＢモードに対してフレーム当り のＲＳブロックが整数になり、それによって受信器のＲＳデコーダがフレーム同 期信号によって同期させられるようにする。本発明に従って、くりこみインタリ ーブ群サイズ（Ｂ）が２６個または５２個のデータバイト（他の値を使用できる ）を有するものとして定義される。その２６個または５２個のデータバイトを有 することの結果としてまた、第２図に示すように、選択したＶＳＢモード（Ｍ＝ ２ ４とＢ＝５２に対するものを除く）とは無関係に、フレーム当りのインタリーブ 群の数が整数個になる。これによって受信器のインタリーブ解除器を定期的に同 期させるためにフレーム同期信号を使用できるようにもし、それによってそれの 設計を簡単にする。ブロック・インタリーブ・アルゴリズム（データを行フォー マットで保存し、列フォーマットで読出す）を採用する場合に受信器のインタリ ーブ解除器を定期的フレーム同期信号を用いてに同期するためにフレーム同期信 号を使用できるようにもする。 第３図は本発明に従って製作した送信器の簡略にしたブロック図である。テレ ビジョン信号源１２がくりこみインタリーバ１３に結合される。そのインタリー バはインタリーブしたデータバイトをバイト−記号変換器及びマッパー１４に供 給する。信号源１２は圧縮されたＨＤＴＶ信号（またはＶＳＢモードに応じて２ つの圧縮されたＨＤＴＶ信号）またはいくつかの圧縮されたＮＴＳＣ信号を構成 できることがわかるであろう。変換器（及びマッパー）１４の記号出力がフレー ム・フォーマッタ１５へ供給される。そのフレーム・フォーマッタはデータ入力 と、データセグメント同期入力と、フレーム同期入力とを有し、ＶＳＢモード制 御入力によって変換器１４とともに制御される。第１図および第２図に関連して 先に説明した構成に合致する、フォーマット化したフレームが、デジタル−アナ ログ変換器１６に供給され、そこから、６ＭＨｚテレビジョン・チャネルを通じ て伝送するためにＶＳＢ送信器１７に供給される。伝送媒体はケーブルテレビジ ョン設備または地上波放送環境を含むことができる。いずれの場合にも、伝送さ れる６ＭＨｚチャネルのおのおのにそのような送信器が１台求められる。 第３図Ａはバイト−記号変換器を実現する方法を示す図表である。この図表は 、各ＶＳＢモードＭ＝１６、Ｍ＝８、Ｍ＝４およびＭ＝２に対して１列ずつ、４ つの列を含む。変換器１４は加えられたＶＳＢモード制御信号に応じて動作し、 入力データバイトを出力データ記号に変換するために第３図Ａの図表の識別され た 列を用いる。たとえば、ＶＳＢモードＭ＝１６に対しては、入力データバイト１ １０１０１０１が＋８８と−４０の相対的な振幅を持つ２つの連続するデータ記 号に変換される。ＶＳＢモードＭ＝８に対しては、入力データバイトは＋８８、 ＋４８および−１６の相対的な振幅（次のデータバイトの最初のビットが１であ ると仮定して）、または＋８８、＋４８および−４８の相対的な振幅（次のデー タバイトの最初のビットが０であると仮定して）を持つ３つの連続するデータ記 号に変換される。ＶＳＢモードＭ＝４に対しては、データバイトが＋９６、−３ ２、−３２および−３２の相対的な振幅を持つ４つの連続するデータ記号に変換 される。最後に、ＶＳＢモードＭ＝２に対しては、データバイトは＋６４、＋６ ４、−６４、＋６４、−６４、＋６４、−６４、および＋６４の相対的な振幅を 持つ８つの連続するデータ記号が供給される。ＶＳＢモードＭ＝２４の場合には 、変換器およびマッパー１４は９つの入力データビットの連続する群を２つの連 続する２４レベル出力記号にマッピングするための適切なメモリおよびルックア ップ・テーブルを含む。このようにして、各記号は４．５ビット（すなわち、９ ビット／２記号）を表すものということができる。 上記に関連して、各ＶＳＢモードの相対的なレベルは等しい間隔にされ、全て のより高いＶＳＢモードの選択された記号の相対的なレベルの間の中間にあるこ とが観察されるであろう。たとえば、ＶＳＢモードＭ＝８の相対的なレベル＋１ １２はＶＳＢモードＭ＝１６の相対的なレベル＋１２０と＋１０４の間の中間に あり、ＶＳＢモードＭ＝４の相対的なレベル＋９６はＶＳＢモードＭ＝８の相対 的なレベル＋１１２と＋８０の間の中間と、ＶＳＢモードＭ＝１６の相対的なレ ベル＋１０４と＋８８の間の中間にあり、ＶＳＢモードＭ＝２の相対的なレベル ＋６４はＶＳＢモードＭ＝４の相対的なレベル＋９６と＋３２の間と、ＶＳＢモ ードＭ＝８の＋８０と＋４８の間と、ＶＳＢモードＭ＝１６の相対的なレベル＋ ７２と＋５６の間の中間にある、等である。受信器における搬送波の獲得を容易 にするための小さいパイロットを得るために、伝送前に記号レベルは図示の値か ら所定量（たとえば、＋２０）だけずらせることが好ましい。また、各ＶＳＢモ ードを特徴づけるデータ伝送速度は、隣の低いＶＳＢモードのデータ伝送速度に 対して記号当り１ビットだけ高くなるが、それのＳ／Ｎ比性能が半分に低下する ことがわかるであろう。 上記は本発明のうち、チップの形で現在実現している例における状況を表すも のであって、その例においては１６のＶＳＢが最高のモードである。しかし、２ ４のＶＳＢモード実現は、本発明による教示とは異なる相対レベルを要すること が当業者には明らかであろう。２４のＶＳＢモード信号を処理するための技術と 装置が下で説明され、上記係属中の出願Ｄ−６７１８で請求されている。 第３図Ｂは周波数が高くなることによるケーブル設備の全体的なＳ／Ｎ比の低 下を示すものである。本発明で明確に述べるように、類似の性能に対してより高 いＶＳＢ伝送（およびより高いデータ伝送速度）を採用するために、より低い周 波数のテレビジョン信号についてのより高いＳ／Ｎ比の伝送特性を使用できるか ら有利である。スペルトラムの「ノイズがより多い」部分（Ｓ／Ｎ比が低い）を より低いＶＳＢモードの信号のために使用できる。この技術はケーブル設備の利 用を最適にすることが明らかであろう。 第４図は本発明に従って製作した受信器の簡略化したブロック図である。第３ 図の送信器から受信したＲＦテレビジョン信号は、第１図のフレームフォーマッ トを持つＭレベルＶＳＢ信号を含む。受信した信号はチューナー２０によってＩ Ｆ周波数に変換されて、ＶＳＢ復調器２２に供給される。ＶＳＢ復調器２２は、 Ｍレベル記号を含むアナログ・ベースバンド出力信号を、約１０．７６Ｍｅｇａ ｓｙｍｂｏｌｓ／ｓｅｃのレートで発生する。このアナログ信号はアナログ−デ ジタル変換器２４によって標本化される。そのアナログ−デジタル変換器は記号 を２進の形に変換して、それらをデータプロセッサ２６に加える。データプロセ ッサ２６は、Ａ／Ｄ２４を制御してアナログ・ベースバンド信号が適切な記号時 間で確実に標本化されるようにする帰還信号を供給する（係属中の出願８９４， ３８８号参照）。データプロセッサ２６は処理した２進データを、第３図のテレ ビジョン源１２の出力に対応するデータバイトの形で、デマルチプレクサ２８に 加える。そのデマルチプレクサは受信したデータをビデオプロセッサ３０とオー ディオプロセッサ３２に分配する。各プロセッサは適切な圧縮解除回路を含む。 データプロセッサ２６を第５図に詳細に示す。Ａ／Ｄからの２進記号はデータ 獲得回路３４に加えられる。このデータ獲得回路は、Ａ／Ｄ２４を制御するため の帰還信号を発生すること、記号クロック信号を発生すること、フレーム同期（ ＦＳＹＮＣ）信号を発生すること、および８倍記号クロック信号を発生すること を含めたいくつかの機能を実行する。記号クロック信号の周波数は、ＶＳＢモー ドＭ＝２４を除く全てのＶＳＢモードに対して約１０．７６ＭＨｚの周波数を有 する。ＶＳＢモードＭ＝２４の場合には、後で説明するように、それの周波数は 約５．３８ＭＨｚと半分に低くされる。好適な実施例で使用するＦＳＹＮＣは約 ４１Ｈｚである。データセグメントＤＳ０のフレーム同期コードによって、各デ ータフレーム１０のデータセグメントＤＳ１の最初のデータ記号に時間的に一致 するＦＳＹＮＣ信号を得ることが可能にされる。 Ａ／Ｄ２４からの２進記号（ＶＳＢ復調器２２からの標本化されたアナログ信 号の振幅を表す）がデータ獲得回路３４によって多レベル・スライサ３６に加え られる。その多レベル・スライサは受けた記号を第３図Ａの図表に従ってビット に変換する。送信器の場合におけるように、ＶＳＢモードＭ＝２４では、スライ サ３６は引き続いて受けた各記号対を、出力データの９ビットにマップするため の適切なメモリおよびルックアップ・テーブルを含む。スライサ３６は、各フレ ームのデータセグメントＤＳ０のＶＳＢモード制御バイト（８つの２レベル記号 ）のスライスした値をＶＳＢモードデコーダ３７に結合する。デコーダ３７はモ ー ド制御バイトの最初の３ビットを検出して、３ビットモード選択信号を発生する 。この信号は受けた記号のＶＳＢモード（Ｍ＝２４、１６、８、４または２）を 識別して、それぞれのフレームの残りの間にデータ獲得回路３４と、スライサ３ ６と、記号−バイト変換器３８とを制御する。モード制御バイトの残りの５ビッ トは誤り検出のためにＶＳＢモードデコーダ３７によって用いられる。９線出力 バスを含むスライサ３６はＶＳＢモード選択信号に応答して、記号の振幅を表す 、２進信号をそれの対応するビット値に変換する。このようにして、各２進記号 振幅信号は、Ｍ＝２ＶＳＢモードにおいては、９本の出力線の１本における対応 する１ビット信号に変換され、Ｍ＝４ＶＳＢモードにおいては、出力線の２本に おける対応する２ビット信号に変換され、Ｍ＝８ＶＳＢモードにおいては、出力 線の３本における対応する３ビット信号に変換され、Ｍ＝１６ＶＳＢモードにお いては、出力線の４本における対応する４ビット信号に変換される。Ｍ＝２４Ｖ ＳＢモードにおいては、２つの連続する記号が記号クロック・レートの半分で対 応する９ビット信号（９本の出力線の全てにおいて）に変換される。 スライサ３６の９線出力は、デコーダ３７からの３ビットＶＳＢモード選択信 号およびデータ獲得回路３４からのタイミング信号と共に、記号−バイト変換器 ３８に結合される。その変換器の出力はインタリーブ解除器４０に供給される。 そのインタリーブ解除器はＲＳデコーダ４２に供給する。記号−バイト変換器３ ８は受けた記号を表す入力ビットを各ＶＳＢモードに対する一連の８ビット・デ ータバイトに変換する。インタリーブ解除器４０は変換器３８によって供給され た、くりこみインタリーブされたデータバイトのインタリーブを解除し、ＲＳデ コーダ４２はインタリーブを解除されたデータバイトに対して誤り訂正を行う。 記号−バイト変換器３８の詳細を第６図に示す。スライサ３６からの９線デー タ記号バスと、データ獲得回路３４からの記号クロック信号とが１×９の並列入 力、直列出力レジスタ４４に加えられる。３ビットＶＳＢモード信号と、記号ク ロック信号と、８倍記号クロック信号とが可変パルス発生器４６の入力端子に加 えられる。発生器４６は、受けた各記号クロックに応答して８倍記号クロックレ ートで一連のパルス（ビットクロック）を発生する。そのパルス列は、ＶＳＢモ ードＭ＝２の場合には１個のパルスを含み、ＶＳＢモードＭ＝４の場合には２個 のパルスを含み、ＶＳＢモードＭ＝８の場合には３個のパルスを含み、ＶＳＢモ ードＭ＝１６の場合には４個のパルスを含む。ＶＳＢモードＭ＝２４の場合には ９個のパルスの列が送られ、記号クロックは半分にされる。 たとえば、ＶＳＢモードＭ＝８であると仮定すると、スライサ３６からの３ビ ット（受信記号を表す）は、記号クロックに応答して、レジスタ４４の上の３つ の場所に同時に書込まれる。同時に、記号クロックがパルス発生器４６を起動さ せる。そのパルス発生器は３ビットクロックを（記号クロックレートの８倍で） 発生する。それらのクロックはレジスタ４４の読出し（ＲＤ）入力端子と、１× ８直列入力、並列出力レジスタ４８の書込み（ＷＲ）入力端子と、８分の１回路 除算器５０の入力端子とに加えられる。各データフレーム１０の初めに、変換器 ３８を受信データに同期させるためのＦＳＹＮＣによって除算器５０はリセット される。その理由は、ＦＳＹＮＣはバイト境界を常に表すからである。レジスタ ４４に以前にロードされていた３ビットが、３ビット・クロックパルスに応答し てレジスタ４４から直列に読出されてレジスタ４８に書込まれる。スライサ３６ からの次の３ビット記号が同様にして処理されて、レジスタ４８に保存される６ ビットになる。次の（すなわち、第３の）３ビット記号の初めの２ビットがレジ スタ４４からレジスタ４８に書込まれた後で、除算器５０が、レジスタ４８に保 存されている累積された８ビットデータバイトを（並列に）読出させる出力（バ イト・クロック）を発生する。第３の記号の残りの１ビットはレジスタ４８に保 存され、引き続く３ビット記号の次の７ビットで次のデータバイトとして読出さ れる。このようにして、変換器３８は入力３ビット記号（Ｍ＝８の場合）を一連 の連続する８ビット出力データバイトに配置する。それらのデータバイトはバイ トクロックのレートでインタリーブ解除器４０に供給される。 ＶＳＢモードＭ＝２、４および１６に対してはほぼ類似の手順が実行される。 ただし、ＶＳＢモードに応じて、データバイトを構成するためにより長い時間期 間またはより短い時間期間がかかることを除く。たとえば、ＶＳＢモードＭ＝２ および４においては、各記号クロックに応答してパルス発生器４６によって発生 されたビットクロックは、それぞれ１個のパルス、２個のパルスを含むから、そ れぞれのデータバイトを発生するためには８記号クロック信号と、４記号クロッ ク信号とが求められる（それらに対して、ＶＳＢモードＭ＝８では２−２／３で ある）。 ＶＳＢモードＭ＝２４では、スライサ３６は２つの４．５ビット記号を記号ク ロックレートの半分で９ビットに組合わせ、それらの信号を変換器３８に加える 。したがって、各記号クロックに応答して、スライサ３６からの９ビットがレジ スタ４４にロードされる。その後で、９ビットはレジスタ４４から直列に読出さ れ、レジスタ４８に書込まれる。しかし、８番目のそのようなビットがレジスタ に書込まれた後で、除算器５０によってバイトクロック出力が発生され、それら の８ビットをデータバイトとしてレジスタ４８から読出す。残りのビットはレジ スタ４８から読出される。この場合、次のデータバイトとしての次の記号の初め の７ビットは２記号時間後である。 変換器３８は除算器５２も含む。この除算器もＦＳＹＮＣによってリセットさ れてそれの動作を各データフレーム１０の初めに同期させる。とくに、除算器５ ２は２０７分の１に分割する分割カウンタであって、除算器５０によって発生さ れたバイトクロックによってクロックされて、２０７データバイトの各クロック の初めを各データフレームの初めのデータバイトと同期して識別する。後で説明 するように、この信号を用いてＲＳデコーダ４２の動作を同期させる。除算器５ ２は、記号およびバイトクロックに応答して１記号幅の入力ＦＳＹＮＣを１バイ ト幅の出力ＦＳＹＮＣに変換する。 先に説明したように、変換器３８の出力はインタリーブ解除器４０に加えられ る。後で詳しく説明するように、インタリーブ解除器４０は、最小のメモリを用 いている変換器３８から受けたくりこみインタリーブされたデータバイトのイン タリーブを解除する。 周知のように、インタリーブは送信器で行われて（第３図のインタリーバ１３ 参照）、隣接するデータバイトを相互に引き離して、伝送されるデータがバース トノイズに感じないようにすることを支援する。受信器においては、前方誤り訂 正の前に、インタリーブされたバイトのインタリーブを解除してそれらのバイト の元の関係を再び設定しなければならない。したがって、ある与えられた持続時 間のバーストノイズはインタリーブを解除されたデータのＲＳブロック内の限ら れた数のバイトのみを乱す。その乱されたバイトはＲＳデコーダによって訂正で きる。使用するインタリーブ・アルゴリズムは、最も速いバイト・クロックレー ト（すなわち、ＶＳＢモードＭ＝２４に対応する）における最長予測バーストノ イズ持続時間を予測して選択し、乱されたインタリーブされたデータバイトの誤 りをＲＳデコーダが確実に訂正できるようにする。したがって、最長予測バース トノイズ持続時間が長くなるにつれて、インタリーブ・アルゴリズムは隣接する データバイトを一層広げなければならない。あるいは、より強力なＲＳコードを 使用できるが、この手法はより多くのオーバヘッドを使用すること、すなわち、 誤り訂正のためにより多くのバイトを求めること、が欠点である。また、システ ムを最高バイト・クロックレート（２４ＶＳＢに対応する）に関係づけることに よって、ＶＳＢモードと対応するバイト伝送速度が低下すると、バースト誤り保 護が行われる。その理由は、インタリーブ・パターンがＶＳＢモードとは無関係 に与えられた数のバイトにわたって影響を受けるからである。 くりこみインタリーブ・アルゴリズムは、伝送されるデータがバーストノイズ によって影響を受けないようにするために一般に用いられる。そのようなアルゴ リズムは、引き続くバイト群の個々のバイトを、インタリーブ深さと呼ばれるこ とがある、種々の量だけ遅延させて、データフレームの一部または全てにわたっ てバイトを実効的に分散させる。受けたバイトを反対の量だけ遅延させることに よってインタリーブの解除が行われる。そのようなシステムの実現に際しては、 ３つのパラメータ、すなわち、最長予測バースト長ＢＬと、ＲＳデコーダが訂正 できるバイト誤り数Ｔと、ＲＳブロックサイズと、がとくに重要である。前述し たように、ＲＳデコーダをフレーム同期信号ＦＳＹＮＣによって同期できるよう に、データフレーム中に整数のデータフレームが存在することが好ましい。パラ メータＢ＝ＢＬ／Ｔおよび種々の遅延に等しいインタリーブ群サイズ（それのう ち各フレームに整数個が存在することが好ましい）を、ＲＳブロックサイズに等 しいか、それより大きいパラメータＮの整数倍として選択することによって、Ｒ ＳデコーダはＢＬバイトクロックの最長予測持続時間までのバーストノイズに対 して、インタリーブを解除されたデータを訂正できる。 最長予測バースト長が４データバイト・クロックで、ＲＳデコーダが８データ バイトＲＳブロックのおのおのにおける１つのデータバイト誤りを訂正できるよ うなシステムの簡単にした例について考える（すなわち、ＢＬ＝４、Ｔ＝１、Ｎ ＝８）。インタリーブ群サイズＢ＝ＢＬ／Ｔ＝４／１＝４である。Ｂ＝４データ バイトの各群について、最初のデータバイトが遅延０を受け、第２のデータバイ トが１Ｎ＝８データバイト・クロックの遅延を受け、第３のデータバイトが２Ｎ ＝１６データバイト・クロックの遅延を受け、第４のデータバイトが３Ｎ＝２４ データバイト・クロックの遅延を受けるように、それらのパラメータを用いてく りこみインタリーブを行う。Ｂ＝４のインタリーブされた受信データバイトの各 群に対して、最初のデータバイトが３Ｎ＝２４データバイト・クロックだけ遅延 され、第２のデータバイトが２Ｎ＝１６データバイト・クロックだけ遅延され、 第３のデータバイトが１Ｎ＝８データバイト・クロックだけ遅延され、第４のデ ータバイトが０だけ遅延されるように、遅延を逆にすることによってインタリー ブが解除される。 上記アルゴリズムを実現する従来のくりこみインタリーブ解除器は、（Ｂ−１ ）Ｎ／２個のメモリ場所を有するメモリを含む。上記の簡単にした例で用いる値 より通常ははるかに大きい、ＢとＮの現実的な値に対しては、多数のシフトレジ スタを必要とするために、それは非常に複雑なアーキテクチャになる。採用でき る別のアーキテクチャは、多数のｆｉｆｏヘッドとテールポインタをハードウェ ア中に維持せねばならないような標準的な直線メモリアレイを使用する。これは 非常に複雑なタスクであるから極めて望ましくない。 それらの問題は本発明に従って、受けたデータを正確にインタリーブ解除する ことになる読出し−書込みアドレスの繰り返し列を発生するためのアドレス発生 器を有する、直線メモリアレイを用いることによって解決される。そのメモリア レイは比較的小さいサイズのものであって、各群のそれぞれのデータバイトを種 々の大きさで遅延させるために求められる数を超えるただ１つのメモリアレイを 用いる。以下に、上記の簡単にした例に関連して本発明を説明する。本発明はよ り現実的なパラメータを用いる実現に拡張する。 更に詳しくいえば、［（（Ｂ−１）Ｎ／２）＋１］個のメモリ場所を有する直 線メモリアレイを特定の読出し−書込みアドレス列によってアドレスして、くり こみインタリーブされているデータ流のインタリーブを正確に解除できることが 見出されている。０から始まる［（（Ｂ−１）Ｎ／２）＋１］個の連続する整数 の列を最初に書込むことによってアドレス列は発生される。これは第７図のアド レッシング・マトリックスの第１の列によって表されている。それはＢ＝４およ びＮ＝８である簡単にした例についてのものである。次に、（Ｂ−１）Ｎ／Ｂ＝ （３×２）＝６行だけ下に回転させられることを除き、最初の列と同じである第 ２の列を書込む。これは第７図のマトリックスにおける第２の列である。第３の 列は、第２の列を（Ｂ−２）Ｎ／Ｂ＝（２×２）＝４行だけ下に回転させること によって発生され、最後に、第４の最後の列は、第３の列を（Ｂ−３）Ｎ／Ｂ＝ （１×２）＝２行だけ下に回転させることによって発生される。このマトリック スのサイズはＢ＝４列および［（（Ｂ−１）Ｎ／２）＋１］＝１３行である。行 の数はインタリーブ解除直線メモリアレイの求められているサイズである。マト リックス中の数が１度に１行ずつ読出されるとすると、インタリーブ解除メモリ に加えるための読出し−書込みアドレスとしてそれらの数を使用して、受けたデ ータを連続してインタリーブ解除できる、すなわち、アドレスしたメモリ場所に おける古いデータを読出し、新しいデータを同じ場所に書込むことができる。 第７図のアドレス・マトリックスを発生する回路を第８図に示す。ＦＳＹＮＣ によってリセットされるＢ分の１に分割するアップカウンタ６０が変換器３８か らのバイトクロックに応答して、最小数から最大数まで、たとえば、０から（Ｂ −１）まで、のカウントの繰り返し列を加えてＢ語ＲＯＭ６２をバイト・クロッ クレートでアドレスする。ＲＯＭ６２はアドレス・マトリックスの最初の行を含 むＢ語を記憶する。除算器６０のけた上げ出力（ｃａｒｒｙ ｏｕｔｐｕｔ）を 用いて第２の除算器６４を、より低いｂｙｔｅ ｃｌｏｃｋ／Ｂでクロックする 。除算器６４の分割比は［（Ｂ−１）Ｎ／２］＋１である。除算器６４の出力と ＲＯＭ６２の出力は加算器６６で加え合わされて、モジュロ［（Ｂ−１）Ｎ／２ ＋１］変換器６８を介して加えられて、［（Ｂ−１）Ｎ／２］＋１個のメモリ場 所を有する直線インタリーブ解除メモリアレイ７０をアドレスする。変換器６８ は、それの入力信号をそれの出力端子に結合し、または入力が［（Ｂ−１）Ｎ／ ２］＋１より大きければ、それをその出力端子に結合する前に、この値を入力信 号から差し引く回路を有することが好ましい。 上記の簡単にした例、すなわち、Ｂ＝４およびＮ＝８、に対しては、除算器６ ０（÷４）は、ＲＯＭ６２に記憶されている４つの語０、７、３、１をアドレッ シングおよび読出するために、出力カウント列０、１、２、３をバイト・クロッ クレートで繰り返し発生する。除算器６４（÷１３）は、出力カウント列０、１ 、２．．．１２をバイト・クロックレートの１／４で繰り返し発生する。したが って、連続する４つのバイトクロックの各群に対して、ＲＯＭ６２から読出され た４つの語０、７、３、１が加算器６６で除算器６４の出力におのおの加え合わ されて、モジュロ１３変換器６８によって処理した後で、第７図のアドレス・マ トリックスの行を発生する。たとえば、マトリックスの最初の行０、７、３、１ は最初の４バイトクロック中に発生される。ここに、０（除算器６４からの）は ＲＯＭ６２の出力０、７、３、１に加え合わされる。次の４バイトクロック中に 、値１（除算器６４からの）がＲＯＭ６２によって発生された語０、７、３、１ に加え合わされて、アドレス・マトリックスの第２の行１、８、４、２を発生し 、このようにして、最後に、１２を４つの語０、７、３、１のおのおのに加える ことによって最後の行が発生されて最後の行１２、６（＝１９モジュロ１３）、 ２（＝１５モジュロ１３）、０（＝０モジュロ１３）を発生するまでこの操作を 続ける。 モジュロ１３変換器６８の出力端子に発生された各アドレス信号はＲＡＭ７０ の読出し−書込み動作を開始させる。すなわち、各アドレスは、アドレスされた メモリ場所に記憶されているデータバイトをバス７２に最初に読出させ、その後 で新しくインタリーブされたデータバイトを同じメモリ場所に書込ませる。ここ で開示しているアドレッシング手法に従うことによって、ＲＡＭ７０から読出さ れたデータバイトはインタリーブを正しく解除されたフォーマットになっている 。入力データバイトが正しくインタリーブを解除される事実は、第７図のマトリ ックスを詳しく調べることから分かることができる。とくに、最初のデータバイ ト を０だけ遅延させ、第２のデータバイトを８バイトクロックだけ遅延させ、第３ のデータバイトを１６バイトクロックだけ遅延させ、第４のデータバイトを２４ バイトクロックだけ遅延させることによって、くりこみインタリーブが４データ バイトの各群に対して行われることを思い出されるであろう。理論的には、その 後で、最初に受けたデータバイトを２４バイトクロックだけ遅延させ、２番目に 受けたデータバイトを１６バイトクロックだけ遅延させ、３番目に受けたデータ バイトを８バイトクロックだけ遅延させ、４番目に受けたデータバイトを０バイ トクロックだけ遅延させることによって、インタリーブの解除が行われる。受け た各データバイトに１バイトクロック遅延を加えてもインタリーブ解除プロセス は影響を受けないから、２５、１７、９、１データバイトの遅延は２４、１６、 ８、０データバイトのインタリーブ解除遅延を用いることに等しい。第７図のマ トリックスを参照して、最初に受けたデータバイトがＲＡＭ７０のメモリ場所０ に書込まれ、２５バイトクロックの後で列２、行７に読出され（すなわち、２５ バイトクロックの遅延の後で）、２つ目はメモリ場所７に書込まれ、１７バイト クロックの後で列３、行５に読出され、（すなわち、１７バイトクロックの遅延 の後で）、３つ目はメモリ場所３に書込まれ、９バイトクロックの後で列４、行 ３に読出され（すなわち、９バイトクロックの遅延の後で）、４つ目はメモリ場 所１に書込まれ、１バイトクロックの後でそこから列１、行２に読出される（す なわち、１バイトクロックの遅延の後で）。この解析から、インタリーブ解除ア ルゴリズムが正しく実行されたことが明らかであろう。 ケーブルテレビジョン・システムに使用するために実際に製作された本発明の 実施例では、次のパラメータ、すなわち、ＢＬ＝２６０バイト、Ｔ＝１０および Ｎ＝２０８を選択した。したがって、Ｂ＝ＢＬ／Ｔ＝２６バイトである。これは 全てのＶＳＢモードに対するフレームサイズに全体的に関連させられる。このケ ースに対しては、第８図の回路の除算器６０は、２６分の１に分割する除算器で あって（ＦＳＹＮＣによって定期的にリセットされる）、第９図に示すアドレス ・マトリックスの最初の行（０、２４０１、．．．１）を構成するＲＯＭ６２の ２６語を順次アドレスする。除算器６４は２６０１分の１に分割する除算器であ り、変換器６８はモジュロ２６０１変換器である。回路のこの実施例の動作は簡 単にした例について説明した動作と同じである。 前記したように、システム・パラメータは上で与えた値以外の値を持つことが できる。たとえば、地上の応用では、より大きい最大バーストノイズが予測され るから、インタリーブ深さＢを深くすることが望ましい。そうすると、地上応用 では、下記のパラメータを使用できる。すなわち、ＢＬ＝５２０バイト、Ｔ＝１ ０およびＮ＝２０８。したがって、Ｂ＝ＢＬ／Ｔ＝５２である。それらのパラメ ータ（Ｂ＝５２およびＮ＝２０８）を第１０図に示す。種々の回路素子における ＢとＮの適切な値を置換することによって、第１０図のアドレス・マトリックス を発生するために第８図の回路を使用することができる。 第９図のアドレス・マトリックスまたは第１０図のアドレス・マトリックスを 選択的に発生するために、第８図の回路をプログラム可能な態様で得ることが望 ましいこともある。そのような回路を第１１図に示す。その回路で、カウンタ６ ０、６４とモジュロ変換器６８をＢおよびＮの適切な値でプログラムするために 、マイクロプロセッサ７４を初期化の際に用いる。また、マイクロプロセッサ７ ４は、第９図または第１０図のマトリックスのいずれかからのアドレスの最初の 行をロードすることによって、メモリ６２を初期化する。そうすると、値２６を カウンタ６０にロードし、値２６０１をカウンタ６４とモジュロ変換器６８にロ ードし、第９図のマトリックスからのアドレスの最初の行をメモリ６２に書込む ことによって、この回路を第１のモード（Ｂ＝２６、Ｎ＝２０８）で選択的に動 作させることができる。値５２をカウンタ６０にロードし、値５３０５をカウン タ６４とモジュロ変換器６８にロードし、第１０図のマトリックスからのアドレ ス の最初の行をメモリ６２に書込むことによって、この回路を第２のモードで選択 的に動作させ、より深いインタリーブ深さ（Ｂ＝５２、Ｎ＝２０８）を得ること ができる。ひとたびプログラムされると、この回路は第８図を参照して先に説明 したようにして動作することが分かるであろう。 第８図の回路と第１１図の回路は、種々の受けたＶＳＢモードに自動的に適合 することに気がつくであろう。それらの回路は、ＶＳＢモードが変化するにつれ てバイトクロックに応答して高くされたレートまたは低くされたレートで単に動 作する。バス７２におけるインタリーブを解除されたデータは、変換器からのＦ ＳＹＮＣ信号およびＲＳブロック開始信号とともにＲＳデコーダ４２に加えられ る。そのデコーダはインタリーブを解除されたデータバイトの誤りを訂正する。 ＲＳデコーダ４２の動作は、各データフレームの初めにＦＳＹＮＣによる同期に よって、および前記したようにＶＳＢモードとは無関係にフレームごとに整数の ＲＳブロックを提供することによって容易にされる。 第１２図は、第８図または第１１図のメモリ６２の代わりに使用してマトリッ クス・アドレスの最初の行を発生できる回路を示す。この回路はアドレスＣ（Ｘ ）の最初の行を発生するために下記の等式を実現する。 Ｃ（０）＝０ Ｃ（Ｘ）＝［Ｃ（Ｘ−１）−（Ｂ−Ｘ）Ｎ／Ｂ］ｍｏｄ［（Ｂ−１）Ｎ／２＋１ ］ここに、Ｘ＝１，．．．（Ｂ−１）である。 簡単にした例（すなわち、Ｂ＝４およびＮ＝８）では、項Ｃ（Ｘ）は、Ｃ（Ｘ ）＝［Ｃ（Ｘ−１）−（４−Ｘ）２］ｍｏｄ１３になる。したがって、たとえば 、Ｘ＝１であるとすると、Ｃ（Ｘ）＝（０−６）ｍｏｄ１３＝−６ｍｏｄ１３＝ ７である。同様に、Ｘ＝２であれば、Ｃ（Ｘ）＝（７−４）ｍｏｄ１３＝３であ る。および最後に、Ｘ＝３であれば、Ｃ（Ｘ）＝（３−２）ｍｏｄ１３＝１であ る。より大きいマトリックスに対する最初の行はそれらの関係を用いて同様に得 るこ とができる。第１２図を参照して、この回路は入力をＢで割るカウントダウン除 算器８０を有する。この除算器はＦＳＹＮＣによってリセットされ、バイトクロ ックによってクロックされる。リセットされたことに応答して、除算器８０の出 力がラッチ８２をクリヤする。除算器８０の出力が逆の順序（Ｂ−１，Ｂ−２， ．．．０）で供給されて、加算器８４でそれが（１）だけ増加させられた時に、 結果が（Ｂ−Ｘ）であるようにする。乗算器８６で変数（Ｂ−Ｘ）にＮ／Ｂを乗 じて式（Ｂ−Ｘ）Ｎ／Ｂを得る。乗算器８６は比較的簡単なビット桁送り回路を 含むことができる。その理由は、両方の実施例で、係数Ｎ／Ｂが２の累乗（ａ ｐｏｗｅｒ ｏｆ ｔｗｏ）だからである（すなわち、２０８／５２＝４及び２ ０８／２６＝８）。その後で、式（Ｂ−Ｘ）Ｎ／Ｂが減算器８８でラッチ８２の 出力Ｃ（Ｘ−１）から差し引かれて、Ｃ（Ｘ−１）−（Ｂ−Ｘ）Ｎ／Ｂとなる。 最後に、バイトクロックに応答してラッチ８２に一時的に記憶するために、減算 器の出力がモジュロ［（Ｂ−１）Ｎ／２＋１］によって結合される。前の場合の ように、初期化された時に、適切な除数を除算器８０にロードし、値Ｎ／Ｂを乗 算器８６にロードし、値［（Ｂ−１）Ｎ／２］＋１をモジュロ変換器９０にロー ドするために、マイクロプロセッサ７６または他の適当な回路を設けることによ って、この回路をプログラム可能にできる。 第１３図は第８図および第１１図のインタリーブ解除器回路の他の実施例を示 す。この実施例ではＢ分の１分割ダウンカウンタ１００がＦＳＹＮＣによってリ セットされ、バイトクロックによってクロックされる。カウンタ１００の出力は 乗算器１０２の１つの入力を供給する。乗算器１０２の他の入力端子には値Ｎ／ Ｂが供給される。第１２図の乗算器８６の場合のように、乗算器１０２はビット 桁送り器を含むことが好ましい。その理由は、両方のモードＢ＝２６およびＢ＝ ５２に対して、値Ｎ／Ｂが２の累乗を含むからである。乗算器１０２の出力は減 算回路１０４の負入力端子に加えられ、それの出力はラッチ１０６によってモジ ュロ［（Ｂ−１）Ｎ／２］＋１変換器１０８の入力端子に加えられる。メモリ７ ０（第８図参照）に加えられるアドレス信号列を表す変換器１０８の出力が、減 算器１０４の正入力端子に戻って結合される。以前の実施例におけるように、Ｂ ＝２６またはＢ＝５２モード制御信号をカウンタ１００と、乗算器１０２と、変 換器１０８とに加えて、それぞれのモードのいずれかで動作させることができる 。 Ｂ＝４、Ｎ＝８の簡単な例について考えて、カウンタ１００が零リセットされ たばかりで、変換器１０８の現在の出力が零であると仮定する。したがって、乗 算器１０２の出力端子と減算器１０４の出力端子に零の値が発生されて、ラッチ １０６によって変換器１０８に加えられてそれの出力端子に現れるようにする。 カウンタ１００の出力は次に値３まで増大して、乗算器１０２の出力が６になり 、減算器１０４の出力が−６になるようにする。値−６はラッチ１０６によって 変換器１０８に結合され、そこで値７に変換される。次にカウンタ１００の出力 は値２に増加して、変換器１０８の出力に［−７−（２×２）］モジュロ１３＝ ３の値を取らせる。次のバイトクロックは、カウンタ１００の出力を値１に増加 して、変換器１０８の出力に［３−（２×１）］ｍｏｄ１３＝１の値をとらせる 。第７図を参照して、それら４つの連続する出力はアドレス信号マトリックスの 第１の行を構成することがわかるであろう。アドレス信号マトリックスの以後の 行は同様にして発生され、前記したように直線メモリ７０をアドレスするために 用いられると、くりこみインタリーブされた受信データバイトを正しくインタリ ーブ解除することを理解されるであろう。 以上の説明は本発明に従ってくりこみインタリーブ解除器を実現することに大 きく的をしぼっているが、くりこみインタリーバの設計と製作に同じ技術を適用 できることを理解されるであろう。とくに、本発明に従ってくりこみインタリー バを得るためには、第７図、第９図および第１０図のマトリックスによって表さ れるアドレス信号列の順序を逆にし、かついくつかの比較的小さい回路変更を行 うことが必要なだけである。Ｂ＝４およびＮ＝８の簡単にした場合についての順 序を逆にしたアドレシング・マトリックスを第１４図に示す。このマトリックス の第１の行は、１２で始まって、０で終わる［（Ｂ−１）Ｎ／２］＋１個の連続 する整数の列を書込むことによって発生される。第２の列は（Ｂ−３）Ｎ／Ｂ＝ （１×２）＝２行だけ下に回した第１の列を含み、第３の列は（Ｂ−２）Ｎ／Ｂ ＝（２×２）＝４行だけ下に回した第２の列を含み、第４の列は（Ｂ−１）Ｎ／ Ｂ＝（３×２）＝６行だけ下に回した第２の列を含む。同様なインタリーブ・ア ドレス信号マトリックスをＢ＝２６、Ｎ＝２０８およびＢ＝５２、Ｎ＝２０８の 場合について発生でき、それらを第１５図および第１６図にそれぞれ示す。 第８図および第１１図の回路は、カウンタ６０をダウンカウンタとして構成し 、第１４図、第１５図または第１６図のそれぞれアドレス信号マトリックスの最 後の行をメモリ６２に記憶することによって、インタリーブモードで動作させる ようにできる。それらの変更によって、メモリ７０の出力７２はくりこみインタ リーブされた希望のデータ列を構成する。 第１３図のインタリーバの実施例に類似する、インタリーバの別の実施例を第 １７図に示す。この実施例では、Ｂ分の１分割アップカウンタ１１０がＦＳＹＮ Ｃによって零リセットされ、かつバイトクロックによってクロックされる。カウ ンタ１１０の出力は乗算器１１２の１つの入力を供給し、それの他の入力端子に は値Ｎ／Ｂが供給される。以前の実施例におけるように、乗算器１１２はビット 桁送り器を含むことが好ましい。その理由は、両方のモードＢ＝２６およびＢ＝ ５２に対して、値Ｎ／Ｂが２の累乗（すなわち、２０８／２６＝８および２０８ ／５２＝４）を含むからである。乗算器１１２の出力は加算器１１４の１つの入 力端子に加えられ、それの出力はラッチ１１６によってモジュロ［（Ｂ−１）Ｎ ／２］＋１変換器１１８の入力端子に加えられる。メモリ７０に加えられるアド レス信号列を表す、変換器１１８の出力が、加算器１１４の第２の入力端子に戻 って結合される。Ｂ＝２６またはＢ＝５２モード制御信号をカウンタ１１０と、 乗算器１１２と、変換器１１８とに加えて、それぞれのモードのいずれかで動作 させることができる。 Ｂ＝４、Ｎ＝８の簡単な例について再び考える。変換器１１８の現在の出力が 零であると仮定すると、第１４図のアドレス信号マトリックスが第１７図の回路 によって次のようにして発生される。カウンタ１１０はバイトクロックに応答し て０、１、２、３、０、１、２、３．．．の連続出力を発生する。したがって、 乗算器１１２は対応する出力０、２、４、６、０、２、４、６．．．を発生する 。したがって、加算器１１４とラッチ１１６の出力は０（０＋０）、２（２＋０ ）、６（４＋２）、１２（６＋６）、１２（０＋１２）、１４（２＋１２）、５ （４＋１）、１１（６＋５）．．．であり、変換器１１８の出力は０、２、６、 １２、１２、１（１４モジュロ１３）、５、１１．．．である。後者の出力は第 １４図のアドレス信号マトリックスの最初の行と最後の行をそれぞれ構成するこ と、および残りの行が同様にして発生されることがわかるであろう。変換器１１ ８の出力は、直線メモリ７０などのメモリをアドレスするために使用されると、 したがって、伝送前にデータバイトを適切にインタリーブする。 本発明は請求の範囲において定められているようにのみ限定すべきであること がわかるであろう。

【手続補正書】特許法第１８４条の８ 【提出日】１９９５年１０月９日 【補正内容】 請求の範囲 ８． 請求の範囲７記載の受信器であって、Ｎ＝２８およびＢ＝２６または５ ２である装置。 ９． Ｒ−Ｓ符号化されたデータバイトの連続する等しい長さのブロックを含 むデータ列を繰り込みインタリーブまたはインタリーブ解除するための回路であ って、前記回路は、Ｂを選択されたインタリーブ深さとして、バイトクロック信 号に応答して出力カウントを発生するＢ分の１分割カウンタと、Ｎを前記Ｒ−Ｓ ブロックを構成するデータバイトの数に等しい又はそれより大きい値として、前 記出力カウントに係数Ｎ／Ｂを乗ずるための手段と、モジュロ（［（Ｂ−１）Ｎ ／２］＋１）変換器と、前記乗ずるための手段の出力と前記モジュロ変換器の出 力を組合わせて、その組合わされた信号を前記モジュロ変換器の入力端子に加え る組合わせ回路とを備えたＲ−Ｓ符号化されたデータバイトの連続する等しい長 さのブロックを含むデータ列を繰り込みインタリーブまたはインタリーブ解除す るための回路。 １０． 第１の所定数列を繰り返し発生する過程と、第１の数から第２の数ま で延びる第２の数列を、より低いレートで、発生する過程と、前記第２の数列の 各数を前記第１の列の各数に組合わせて、記憶場所をアドレスするためのアドレ ス列を発生する過程と、アドレスされた各記憶場所に記憶されているデータバイ トを読出す過程と、新しいデータバイトを同じアドレスされた記憶場所に書込む 過程とを含む、データバイト例をくりこみインタリーブ又はインタリーブ解除の ための方法。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，ＬＵ，Ｍ Ｃ，ＮＬ，ＰＴ，ＳＥ)，ＣＡ，ＣＮ，ＪＰ，ＫＲ (72)発明者 ハウジー，レイモンド シー. アメリカ合衆国イリノイ州、フォックス、 リバー、グローブ、ガードナーズ、ロー ド、9011

Claims (1)

1. 【特許請求の範囲】 １． アドレス信号の［（Ｂ−１）Ｎ／２］＋１の順番列を発生する手段と、 （Ｂ−１）Ｎ／２］＋１の記憶場所を有するメモリ手段と、各前記アドレス信号 を前記メモリに供給してアドレスされたメモリ場所に記憶されているデータを最 初に読出し、前記データ信号からの現在のデータをアドレスされた記憶場所に続 いて書込むための手段とを備え、ここで、ＢとＮは選択された所定の値であり、 各前記順番列はＢ列マトリックスのそれぞれの行に対応し、前記マトリックスの 第１の列は［（Ｂ−１）Ｎ／２］＋１個の連続して番号をつけられた値を含み、 残りの各列は選択された量だけ回転された先行する列を構成したデータ信号をく りこみインタリーブし又はインタリーブ解除のための装置。 ２． 請求の範囲１記載の装置であって、前記データ信号は複数の連続するデ ータフレームを含み、各前記データフレームは、所定数のデータバイトを特徴づ ける整数個のＲ−Ｓブロックを含み、前記値Ｎは前記所定数に等しい又はそれよ り大きい値を持つように選択される装置。 ３． 請求の範囲２記載の装置であって、前記発生手段は、前記データフレー ムと同期して前記アドレス信号列の発生を開始させる手段を備える装置。 ４． 請求の範囲１、２または３記載の装置であって、前記マトリックスの第 １の列は零値で始まり、または零値で終わる装置。 ５． 請求の範囲２または３記載の装置前記所定数は２０７に等しく、Ｎは２ ０８に等しい装置。 ６． 請求の範囲５記載の装置であって、Ｂは２６または５２に等しい装置。 ７． 請求の範囲１、２または３記載の装置であって、前記発生手段は、前記 マトリックスの各前記残りの列が係数（Ｂ−Ｉ）Ｎ／Ｂだけ回転された先行する 列を含むようにアドレス信号の前記順番列を発生する手段を備え、ここにＩは、 前記残りの列の各連続する１つに対して、値１から値（Ｂ−１）まで、または値 （Ｂ−１）から値１まで、１だけ増加するインデックス値である装置。 ８． 請求の範囲７記載の受信器であって、Ｎ＝２８およびＢ＝２６または５ ２である装置。 ９． Ｒ−Ｓ符号化されたデータバイトの連続する等しい長さのブロックを含 むデータ列をくりこみインタリーブまたはインタリーブ解除するための回路であ って、前記回路は、Ｂを選択されたインタリーブ深さとして、バイトクロック信 号に応答して出力カウントを発生するＢ分の１分割カウンタと、Ｎを前記Ｒ−Ｓ ブロックを構成するデータバイトの数に等しい又はそれより大きい値として、前 記出力カウントに係数Ｎ／Ｂを乗ずるための手段と、モジュロ［（Ｂ−１）Ｎ／ ２］＋変換器と、前記乗ずるための手段の出力と前記モジュロ変換器の出力を組 合わせて、その組合わされた信号を前記モジュロ変換器の入力端子に加える組合 わせ回路とを備えたＲ−Ｓ符号化されたデータバイトの連続する等しい長さのブ ロックを含むデータ列をくりこみインタリーブ又はインタリーブ解除のための回 路。 １０． 第１の所定数列を繰り返し発生する過程と、第１の数から第２の数ま で延びる第２の数列を、より低いレートで、発生する過程と、前記第２の数列の 各数を前記第１の列の各数に組合わせて、記憶場所をアドレスするためのアドレ ス列を発生する過程と、アドレスされた各記憶場所に記憶されているデータバイ トを読出す過程と、新しいデータバイトを同じアドレスされた記憶場所に書込む 過程とを含む、データバイト例をくりこみインタリーブ又はインタリーブ解除の ための方法。