JPH09507736A - 接続装置 - Google Patents

Abstract

(57)【要約】 この発明は、多数のＮＭＯＳトランジスタを備える接続装置（５０，６０）に関する。前記トランジスタは、トランジスタ（ＮＴ５４，ＮＴ５５）のゲート端子に接続され、制御信号として働く制御電圧（６７）により活動化または非活動化することができ、また２本の導体（Ｌ１，０）の間に接続された、抵抗特性を示す回路を形成することができる。回路（５０）は受信装置（４０）を備え、アナログ制御電圧（６７）により調節される。制御電圧は多数の利用可能な制御接続（５１）の１つまたはいくつかに（６１を通して）接続できる。各制御接続（５１）は或るグループのトランジスタ（ＮＴ５４，ＮＴ５５）のゲート端子に接続し、ドレンおよびソース端子は前記導体（Ｌ１，０）に接続する。制御電圧（５１）は、トランジスタの動作点が、トランジスタが抵抗特性を示す領域内または少なくとも近くにあるように選択される。

Description

【発明の詳細な説明】 接続装置 技術分野 この発明は一般に接続装置に関し、より特定すると、多数のトランジスタを備 える接続装置に関する。前記トランジスタはトランジスタの制御端子に接続され た制御信号により活動化または非活動化することができ、この制御信号により、 抵抗特性と抵抗値を持つ回路を２本の導体の間に形成する。 より特定すると、この回路は制御信号の値たとえば電圧値に対応する抵抗値を 示す。これにより、電圧値が増加するとこれに対応して抵抗値が増加するという ように、他の電圧値を選択するに従って所定の抵抗値を変えることができる。 以下の説明とクレームにおいて用いる「抵抗特性」という語は、純粋な抵抗特 性だけでなく実質的な抵抗特性も指す。 また「トランジスタ」という語は、単一のトランジスタだけでなく、並列また は直列に接続した、またはその他の任意の構成の、単一のトランジスタと同様な 機能および／または特性を示す、１個または数個のトランジスタを指す。 さらに特定すると、この発明は終端インピーダンスとして用いられるもので、 抵抗特性を持ち、受信回路に属し、信号を伝送する１本または２本の導体に現れ る電圧パルスを受信する。電圧パルスのビットレイトは１５０Ｍｂ／ｓを超えて よい。従来の技術の説明 ＣＭＯＳ技術で製造したトランジスタ、たとえばＮＭＯＳトランジスタの特性 として、ゲート・ソース電圧（Ｖ_GS）の種々の値に対するドレン・ソース電圧（ Ｖ_DS）の初期の電圧範囲内では、トランジスタのドレン・ソース部は抵抗特性ま たは実質的な抵抗特性を持つことが知られており、したがってこの特性は種々の 回路接続に用いられている。 したがって従来知られているように、１個または数個のトランジスタを用いて 、２本の導体の間に接続された、抵抗特性および抵抗値を示す回路を形成すると 、 トランジスタのゲート端子に接続する制御信号の選択された電圧値に従って電流 抵抗値が決まる。 これも知られていることであるが、受信回路は抵抗特性の整合インピーダンス を持ち、送信導体に与えられる信号に適応する。整合インピーダンスの抵抗値は 調整可能であって、信号伝送の瞬時のインピーダンス条件に対応して瞬時の抵抗 を示す。 この発明に関連する測度と特性を考慮すれば、専用の制御回路を用いて送信装 置の整合インピーダンスをディジタル的に制御できることは、すでに米国特許第 ５，１９４，７６５号により、知られている。 ナイト(Knight)他の論文、「自己終端低電圧スイングＣＭＯＳ出力ドライバ(A self-Terminating Low-Voltage - Swing CMOS Output Driver)」、IEEE Journal of Solid State Circuites ，vol．23，pp．457-464（１９８８年４月）は、特 定の制御された出力インピーダンスを持つ出力端子にディジタル信号を生成する ＣＭＯＳ回路について説明している。 ここで説明する回路装置は、このようにディジタル的であり、送信装置に関係 するものである。発明の開示 技術上の問題 上述のような既知の技術で技術的問題と考えなければならないのは、アナログ 制御電圧で調節できる受信装置を備える回路を作り、１つまたはいくつかのアナ ログ制御信号を１個または数個のトランジスタの１個または数個の制御端子に接 続することにより、回路の抵抗特性をある限度内で変えられるようにすることで ある。 技術的な問題は、これらのどの制御信号も或るグループのトランジスタのゲー ト端子に接続し（ただしトランジスタのドレン端子とソース端子は２本の受信装 置関係の送信導体に接続されている）、同時に制御電圧の形の制御信号を選択し て、トランジスタの動作点が、トランジスタが抵抗特性を示す領域内または少な くともその近くにあるようにすることの重要性を理解することである。 また別の技術的な問題は、第１制御信号用の第１制御接続を第１グループのト ランジスタと共に動作させ、第２制御信号用の第２接続を第２グループのトラン ジスタと共に動作させるなどして、種々の組み合わせを作って抵抗値の利用可能 な領域を拡大することの重要性を理解することである。 また別の技術的な問題は、第１グループ内のトランジスタの数を第２グループ 内のトランジスタの数と異なるように選択し、抵抗値の利用可能な領域をさらに 拡大することの重要性を理解することである。 また技術的な問題と考えなければならないのは、受信装置関係の終端抵抗とし て上に述べたような抵抗特性を示す接続装置が、システム内でディジタル電圧パ ルスと高周波の情報搬送信号を、選択されたトランジスタ（好ましくはＮＭＯＳ トランジスタ）で伝送することの重要性を理解することである。 また技術的な問題は、２本の導体の間に接続された回路が、送信導体と基準ポ テンシャル（ＶＴ）の間または導体間に接続された、実質的な抵抗特性を持つ終 端インピーダンスとして動作するとき、上に述べたような接続装置から得られる 利点を理解することである。 その他の技術的な問題は、ゲートマトリクスと、ゲートマトリクスのベースバ ーから終端回路へのエッジ関係のマクロ回路を用いることにより得られる利点を 理解することである。 また別の技術的な問題は、２本の導体の内の第２の導体を、電圧基準を示す導 体たとえば接地ポテンシャルに接続する導体にすることにより得られる利点を理 解することである。 また技術的な問題と考えなければならないのは、金属層をかぶせたベースバー から、抵抗特性を持つ受信装置関係の終端インピーダンスとして接続できかつ「 単一端(single-ended)」送信で用いることができる回路を受信装置内に作り、ま た「差動」送信に適した活動的な並列終端インピーダンスを受信装置内に作るこ とである。 また技術的な問題と考えなければならないのは、制御信号を特定の接続手段に より制御することの重要性を理解することである。 またさらに技術的な問題と考えなければならないのは、接続手段を制御して、 所定の抵抗値用のディジタル信号を、および／または利用可能な抵抗範囲内の任 意の抵抗値を選択するアナログ信号を、生成することができる条件を作ることで ある。 またさらに技術的な問題と考えなければならないのは、接続手段は多数のアナ ログ伝送ゲートであって、それぞれ活動状態または非活動状態に制御できるよう にすることの重要性を理解することである。 また別の技術的問題は、アナログ伝送ゲートを信号反転回路により活動化また は非活動化することの重要性を理解することである。 またさらに技術的な問題と考えなければならないのは、アナログ伝送ゲートは 或るグループのトランジスタたとえばＮＭＯＳトランジスタの制御接続と協調し なければならないことの重要性と必要性を理解することである。 また別の技術的な問題は、各アナログ伝送ゲートを通る制御電圧に所定のディ ジタル化された電圧値またはアナログ電圧値を与えることにより得られる利点と 利用可能な抵抗値を理解することである。 またさらに別の技術的な問題は、あるグループに関するトランジスタたとえば ＮＭＯＳトランジスタをディジタル化された電圧値用に選択し、またある別のグ ループに関するトランジスタをアナログ電圧値用に選択して、選択されたインピ ーダンス値または抵抗値を作ることの重要性を理解することである。 別の技術的な問題は、選択された終端基準に対応する電圧値を制御接続に与え 、また特別に作られた調節回路でこれを調節することの重要性を理解することで ある。 さらに技術的な問題は、選択されたトランジスタおよび／またはトランジスタ 接続が抵抗特性を持つ大きな領域になり、これにより大きな調節領域になるよう な条件を作ることである。 このための技術的な問題は、ドレン端子とソース端子の間の電圧を選択して最 大１．５Ｖまたはそれよりやや低くできるという条件を作ることである。 またさらに技術的な問題と考えなければならないのは、抵抗の変化をすべてデ ィジタルシリーズに従って重み付けした、種々の選択された抵抗値の接続を、ト ランジスタの１つまたはいくつかの選択されたグループの接続により行うという 条件を作ることである。 別の技術的な問題は、以上の他に、アナログ制御電圧を選択して、抵抗の変化 が選択された値になるように連続的に制御できることを理解することである。解決 １つまたは複数の上述の要求を満たすために、この発明は多数のトランジスタ を備える接続装置を与える。ただし前記トランジスタはトランジスタの制御端子 に接続された、制御信号として働く制御電圧により活動化または非活動化するこ とができる。この場合、２本の導体の間に接続する回路を形成する。前記回路は 抵抗特性と抵抗値を示し、抵抗特性を持つ終端インピーダンスとして用いられ、 好ましくは受信装置でも送信装置でもアナログ制御電圧で調整することができる 。 このような接続装置を備えるこの発明の一態様では、用いるアナログ制御信号 は制御電圧の形であって、多数の利用可能な制御接続の１つまたはいくつかに接 続することができる。各制御接続は或るグループのトランジスタの制御端子に接 続し、トランジスタの他の端子は導体に接続し、また制御電圧を選択して、トラ ンジスタの動作点が、トランジスタが抵抗特性を示す領域内または少なくともそ の近くにあるようにする。 この発明の一実施態様では、制御端子はＣＭＯＳトランジスタのゲート端子で あり、他の端子はドレン端子およびソース端子である。 制御電圧はトランジスタの活動的な領域内で通常は高く選択され、ドレン端子 とソース端子にかかる電圧はトランジスタの活動的な領域内で低く選択される。 第１制御接続は第１グループのトランジスタと共に動作し、第２制御接続は第 ２グループのトランジスタと共に動作する、など。 第１グループ内のトランジスタの数は他のグループ内のトランジスタの数と異 なる。 利用可能なグループ内のトランジスタたとえばＮＭＯＳトランジスタの数と大 きさはグループ間で選択するので、１つまたはいくつかの選択されたグループを 接続すると、好ましくは抵抗の変化にすべてディジタルシリーズに従って重みを 付けて種々の抵抗値を作ることができ、これとアナログ制御電圧を組み合わせる と、連続的に変わる抵抗から抵抗値を選択できる。 一方の導体はディジタルの情報搬送電圧パルスを伝送する送信導体でよく、２ 本の導体の内の他方は電圧基準たとえば接地基準を示す導体でよい。 回路は、「単一端」送信に適した受信装置の、抵抗特性または実質的な抵抗特 性を持つ終端インピーダンスとして、または「差動」送信に適した受信装置の終 端インピーダンスとして接続することができる。 １つまたはいくつかの制御接続に現れる制御信号は、回路に予め接続された接 続手段を通して制御する。 このような接続手段は好ましくは多数のアナログ伝送ゲートであって、制御回 路たとえば信号反転回路により活動化または非活動化できることが好ましい。 １個のアナログ伝送ゲートが、１グループのトランジスタの各制御接続と共に 動作する。 多数の選択されたアナログ伝送ゲートの制御電圧の値は、ディジタル化された 電圧値か、またはアナログ電圧値である。 制御接続に調節回路からアナログ電圧値を与えて、終端基準に対応する調節さ れた制御電圧を生成することができる。 トランジスタの大きさの選択は、抵抗特性を持つ領域が大きくなるように、ド レン端子とソース端子の間の電圧は最大１．５Ｖまたはそれ以下になるようにす る。利点 この発明の抵抗特性および抵抗値を示す接続装置と回路が持つ主な利点は、受 信および／または送信装置内の整合インピーダンスとして、回路の瞬時的な抵抗 値を、好ましくは制御電圧の形のアナログ制御信号に従って選択できることであ る。 さらに分かったことは、この種の回路を受信装置の、抵抗特性を持つ終端イン ピーダンスとして接続することができ（この回路はゲートマトリクス内に統合し てよい）、またベースバーの上に金属層を形成することによりこの回路を設計し 製作して、エッジ関係のマクロ表面を構成することができることである。 制御信号を１つまたはいくつかの制御接続に接続するには、多数のアナログ伝 送ゲートを備える接続手段を用いる。この伝送ゲートも、ベースバー上に金属層 を形成して作る。 この発明の接続装置の主な特徴は、クレーム１の特徴を述べた部分に規定され ている。図面の簡単な説明 抵抗特性と抵抗値を示す回路を備える接続装置の例示の実施態様と、情報搬送 信号用の受信回路への応用を、添付の図面を参照して詳細に説明する。 第１図は、この接続装置を組み込むことのできるゲートマトリクスの平面図で ある。 第２図は第１図のゲートマトリクスの断面で、ベースバーとその上の金属層を 備えるこの種のゲートマトリクスの主な構造を示す。 第３図は、制御電圧を生成する回路の主な配線図である。 第４図は、この発明に従って回路の終端負荷または整合インピーダンスを調節 し適応させる、いくつかの利用可能な受信回路の１つの簡単な配線図である。 第５図は、第４図の永久終端負荷または整合インピーダンスの代わりになる、 抵抗特性を示す回路の詳細な配線図である。 第６図は、１つまたはいくつかのアナログおよびディジタル制御信号を伝送す る接続手段の例示の実施態様である。 第７図は、ＮＭＯＳトランジスタに関する特性図である。 第８図は、第５図と第６図のトランジスタ接続により得られる種々の抵抗値で の電圧対時間の図である。好ましい実施態様の説明 第１図に、ゲートマトリクス１すなわち集積回路の平面図を示す。この回路は ベースバー２０と、これにかぶせた金属層を備える。金属層は、ベースバー内に 形成されたＮＭＯＳおよびＰＭＯＳトランジスタや抵抗の間の必要な接続導体を 形成する。ベースバー２０には、製造中に中央部にゲート海１０を形成する。 他の機能装置１１・１２・１３・１４、たとえば記憶装置、計算回路、プロセ ッサなどもゲート海１０の中または周囲に設けることができるが、これらはこの 発明の必須部分ではないので説明を省く。 第１図に示す実施態様では、ゲートマトリクス１は多数のエッジ関係の接続表 面すなわちパッド（ボンドパッド）を備え、その中の最も左上のエッジにあるも のの番号を１５とする。 このボンドパッド１５はエッジ関係の回路１６の一部である。 回路１６はＮＭＯＳトランジスタおよび／または同等のもので作った制御電圧 生成回路で、これを第３図に示す。 回路１６は外部接続用の１つの接続表面すなわちボンドパッド１５を備える。 これは選択された基準抵抗に接続する。基準抵抗の一方の接続はボンドパッド１ ５に接続し、他方の接続は回路外の接地ポテンシャルまたは同等のもの（図示せ ず）に接続する。 回路１６の次には１つまたはいくつかの入出力回路があり、その最初の回路の 番号を１７とする。 入出力回路１７はどれも受信回路用および送信回路用の１個または２個のボン ドパッド１７ａ，１７ｂを備え、外部導体（Ｌ１，Ｌ２）に接続する。 入出力回路１７は２個の外部ボンドパッド１７ａ，１７ｂを備え、それぞれ、 情報搬送信号および「差動」信号伝送用の導体（Ｌ１，Ｌ２）と共に動作する。 どの入出力回路も、入力する情報搬送信号用に必要なボンドパッド（１７ａ， １７ｂ）と、出力する情報搬送信号用に必要なボンドパッドを備えてよい。 これらのボンドパッドの数および位置とボンドパッドの分布はこの発明の一部 ではないので、これらのボンドパッドについてはこれ以上説明しない。 この発明の基本は、受信回路である入力回路に、終端インピーダンスとしての 種々の選択された抵抗値を与えることである。 回路１７に属するエッジ関係の表面領域と入力回路は隣接の表面領域１８にア クセスする必要がある。表面領域１８に、第５図の終端インピーダンスと回路６ ０を形成する。これについては以下に詳細に説明する。 第２図はベースバー２０を備えるゲートマトリクス１の断面を示す。ベースバ ー２０には既知のように、多数のＮＭＯＳトランジスタや、ＰＭＯＳトランジス タや、「標準的化された」または特注設計のゲートマトリクスに必要なその他の 接続要素を形成する。 ベースバー２０の上には、第１金属層２１および第１絶縁層２２と、第２金属 層２３および第２絶縁層２４と、さらに第３金属層２５がある。 金属層２１は主として、ベースバー内のＰＭＯＳおよび／またはＮＭＯＳトラ ンジスタの間の必要な接続導体を形成して、これらのトランジスタの所定の接続 を行う。 絶縁層２２はこれらの導体を第２金属層２３から分離する。第２金属層２３は 主として、金属層２１の選択された部分に電力を供給する。 回路１６に用いるＮＭＯＳおよびＰＭＯＳトランジスタおよび必要な接続導体 は主として、使用する差動演算増幅器に用いられるものであって、ゲートマトリ クス１のベースバー２０により供給され、その機械的および電気的接続は主とし て金属層２１により行うが、金属層２３によっても行う。 以上をふまえて、この発明について説明する。 第３図に示す回路１６は、ボンドパッド１６と接地ポテンシャルの間に接続さ れている外部の基準抵抗３５と、内部の調整可能な抵抗３７との、並列接続によ って得られる基準の抵抗値を与え、また調節可能な制御電圧すなわち変化が非常 に小さい制御電圧を与える。この制御電圧は、入出力回路１７の中の受信装置内 の受信回路４０に属する入力インピーダンスすなわち入力抵抗の瞬時抵抗値を制 御する。 このように制御電圧は調節可能であって、信号の整合に適した値の、入力イン ピーダンスの抵抗要素を与える。ここで制御電圧は短期間では一定で長期間では 可変と考えてよく、温度変化などのゆっくりした傾向を補償することができる。 この回路の機能の基本は、制御電圧が少々変化しても、抵抗特性を示しかつ受 信回路に属する整合回路の抵抗値は余り変化しないということである。 導体３０に制御電圧を生成させる回路３１は、第３図に示すように、２入力端 子３２ａ，３２ｂと１出力端子３２ｃを持つ差動演算増幅器３２を備える。 また回路３１は、電流生成器として動作する２つの電流回路３３，３４（抵抗 でよい）を備える。一方の回路３３は抵抗３５を通して電流を流し、またこの回 路は接地ポテンシャル３６に接続して基準の役目をすることが好ましい。 抵抗３５の両端の電圧「Ｕ１」は、演算増幅器３２の２入力端子の一方の入力 ３２ａに接続する。 ２つの電流回路の他方の回路３４はＮＭＯＳトランジスタ３７を通して接地ポ テンシャルに電流を流し、ＮＭＯＳトランジスタのドレン端子とソース端子の間 の電圧「Ｕ２」は他方の入力端子３２ｂに接続する。 制御電圧は演算増幅器３２の出力端子３２Ｃに出て、導体３７ａを通ってＮＭ ＯＳトランジスタ３７のゲート端子３７ｇに接続する。 第４図は、入出力回路１７に属して受信回路（図示せず）を備える受信装置４ ０を示す。これに、ボンドパッド１７ａ，１７ｂをそれぞれ持つ導体Ｌ１，Ｌ２ が接続する。ディジタル情報搬送信号を表す電圧変化は導体に現れ、両導体はＮ ＭＯＳトランジスタ４２，４３の形の終端負荷４１にそれぞれ接続する。 注目すべきことは、第４図に示す実施態様では、受信する情報搬送電圧パルス すなわち電圧変化が非常に低周波数であれば、受信および信号処理の質は良好で あることである。 周波数が増加してもキロヘルツ（ｋＨｚ）範囲であれば、必要な受信および信 号処理にはなんら問題は起こらない。 しかしこの発明の回路の実際の応用においてこの発明を「差動」または「単一 端」送信システムに応用した場合、導体Ｌ１，Ｌ２に現れる電圧パルスはメガヘ ルツ（ＭＨｚ）範囲からギガヘルツ（ＧＨｚ）範囲になる。 「単一端」送信システムを用いた場合は、一方の導体たとえばＬ２を基準電圧 に接続し、または単に切り離してＮＭＯＳトランジスタ４３を省く。 第４図は、制御電圧３０’を入出力回路１７の終端負荷４１だけでなく、隣接 する入出力回路の終端負荷４１ａなどの別の終端負荷に接続する可能性があるこ とを示す。この別の終端負荷は図示せず、あることだけを示している。 これらの並列に接続された終端負荷は、図示のゲートマトリクス１に含まれる 残りの入出力回路に属する。 導体３０に生成し調整された制御電圧は導体３０’にも現れ、また基準抵抗３ ５と並列の、ＮＭＯＳトランジスタ３７の調整された抵抗値は、制御電圧３０で 制御されるＮＭＯＳトランジスタ４２，４３の抵抗値に対応する。 したがって、ＮＭＯＳトランジスタ４２，４３の抵抗値は、回路１６内の調整 された抵抗値の複製と考えることができる。 制御電圧が生成され基準抵抗３５の値が選択されたときに、ＮＭＯＳトランジ スタ４２，４３の抵抗値と伝送媒体（導体Ｌ１，Ｌ２）が整合しない場合は、基 準抵抗３５の値を変えることにより整合させることができる。 接地ポテンシャルまたはゼロポテンシャルまたは回路３１の選択された終端電 圧３６（ＶＴ）は、回路４１の対応するポテンシャルと同じである。 この発明の接続装置は、第３図では図示のトランジスタ３７の代わりに用いて よく、または以下に説明し第４図に示す例ではトランジスタ４２および／または トランジスタ４３の代わりに用いてよい。またこの発明の接続装置は、第４図に 示す抵抗「Ｒ１」を用いることができる。 第５図の接続装置は、「Ｎ」行にした多数のＮＭＯＳトランジスタを備え、こ れらのトランジスタのすべてのゲート端子は左向きであり、トランジスタのドレ ン端子とソース端子は右向きである。 第５図に示すパターンでは、後者は、電圧基準（ＶＴ）を示す導体「０」（通 常は接地基準の形）や、信号導体「Ｌ１」や、信号導体「Ｌ２」に接続する。 図示のように、電圧基準（ＶＴ）すなわち終端電圧はゼロポテンシャルおよび ／または接地ポテンシャルでもよいが、その他の負または正のポテンシャルでも よい。 以下の説明を簡単にするために、基準ポテンシャルはゼロポテンシャルと仮定 する。 第５図のＮＭＯＳトランジスタの番号は、各トランジスタのゲート端子の横に 示すようにＮＴ５０からＮＴ７４である。 動作する際はこの発明は、番号５１，５２，５３，５４で示す１つまたはいく つかの制御接続に接続する少なくとも１つのアナログ制御信号を用いる。 各制御接続は或るグループのＮＭＯＳトランジスタのゲート端子に接続し、ト ランジスタのドレン端子とソース端子は導体Ｌ１，Ｌ２，「０」にそれぞれ接続 する。制御電圧の形の制御信号と、用いるトランジスタの残りのパラメータは、 トランジスタのドレン・ソース部分の抵抗領域内または少なくともその近くにあ るように選択する。 第５図に示すように、第１制御接続５１は第１グループのトランジスタと共に 動作する。ここでグループＮＴ５４，ＮＴ５５は電圧基準導体「０」と導体Ｌ１ の間に接続し、グループＮＴ５１，ＮＴ５８は導体「０」と導体Ｌ２の間に接続 する。 第２制御接続５２は、第２グループのトランジスタ、すなわち１つずつグルー プ化したＮＴ５０，ＮＴ５２と共に動作する。 第３制御接続５３は第３グループのトランジスタと共に動作する。第３グルー プはトランジスタＮＴ５６，ＮＴ５７；ＮＴ６０，ＮＴ６１；ＮＴ６４，ＮＴ６ ５；ＮＴ６８，ＮＴ６９の直列接続で、対になったトランジスタＮＴ６４，ＮＴ ６５とＮＴ６０，ＮＴ６１（およびＮＴ５３）は、ドレン端子とソース端子が導 体「０」に接続しているので非活動状態である。 最後に第５図に示す第４制御接続５４は、第４グループのトランジスタ、すな わちＮＴ６２，ＮＴ６３，ＮＴ６６，ＮＴ６７：およびＮＴ７０，ＮＴ７１，Ｎ Ｔ７２，ＮＴ７３と共に動作する。 図で、トランジスタＮＴ７４は切り離されている。 第１グループすなわち接続５１に関係するグループ内のトランジスタの数は、 第２グループすなわち接続５２に関係するグループ内のトランジスタの数と異な る。接続５３および５４に関係するトランジスタの場合も同様である。 第５図に示す実施態様では、ＮＭＯＳトランジスタの数は１／２個と４個の間 で選ぶことができる。 １／２個のトランジスタとは２個のトランジスタの直列接続のことであり、２ ，３，４個のトランジスタとは２，３，４個のトランジスタの並列接続のことで ある。 グループ化して用いたトランジスタの数と構成により、接続５１，５２，５３ ，５４の選択された電圧値に従って特定の抵抗値が得られる。 導体は送信導体であって、電圧パルスの形のディジタル情報を伝送する。 受信回路が高速の、たとえば２００Ｍｂ／ｓを超える電圧パルスを評価できる 条件を作るには、いわゆる終端抵抗のパラメータ変化に従う、良く整合されたイ ンピーダンスが必要である。 この発明の第５図および第６図の回路は、受信装置内の終端インピーダンスと して接続するのに適している。 回路５０は、「単一端」送信の場合でも、導体（Ｌ１またはＬ２）の一方を固 定基準電圧に接続しまたは単に切り離した場合でも、第５図の配線図に示すよう な「差動」送信の場合でも用いることができる。 接続５１，５２，５３，５４に電圧値として現れる必要な制御信号は、第６図 に示す接続手段６０が調整する。 接続手段６０は多数のアナログ伝送ゲート６１，６２，６３，６４を備え、各 アナログ伝送ゲートは互いに並列に接続された１個のＮＭＯＳトランジスタと１ 個のＰＭＯＳトランジスタで構成する。 各アナログ伝送ゲート６１−６４は、互いに直列に接続された１個のＮＭＯＳ トランジスタと１個のＰＭＯＳトランジスタを備える信号反転回路６５により、 活動化または非活動化される。 反転回路６５への導体６６に高信号が来るとアナログ伝送ゲート６１−６４は すべて切り離され、導体６６に低信号が来るとアナログ伝送ゲート６１−６４は 接続される。 伝送ゲートが切り離されると、信号接続５１−５４のポテンシャルはトランジ スタ６１ａ，６２ａ，６３ａ，６４ａを通して「０」導体のポテンシャルに接続 する。 アナログ伝送ゲート６１は、第１グループのトランジスタに関係する第１制御 接続５１と共に動作する。第２アナログ伝送ゲート６２は、第２グループのトラ ンジスタに関係する第２制御接続５２と共に動作する、など。 アナログ伝送ゲート６１用として導体６７に入る制御電圧はディジタル電圧値 で与えてよい。この場合は、トランジスタＮＴ５４，ＮＴ５５；ＮＴ５１，ＮＴ ５８は所定の抵抗値を示す。 アナログ伝送ゲート６１に入る制御電圧をアナログ電圧値で与えた場合は、ト ランジスタＮＴ５４，ＮＴ５５；ＮＴ５１，ＮＴ５８は導体６７の電圧値に対応 する抵抗値を示す。 これらの条件は、導体６８を備えるアナログ伝送ゲート６２、導体６９を備え るアナログ伝送ゲート６３、導体７０を備えるアナログ伝送ゲート６４にも当て はまる。 この例示の実施態様は、導体３０’に現れる電圧値は第３図に示す回路１６が 生成する選択された終端基準に対応することを示す。 所定の要件と与えられた可能性に従って、ディジタルまたはアナログ制御電圧 を任意の伝送ゲートに接続できることは明らかである。 したがって導体３０’の電圧変化を、１つまたはいくつかの導体６７−７０に 接続することができる。 優れている点は、用いる供給電圧またはその他のパラメータに従って、導体３ ０’の電圧変化を１つまたはいくつかの導体６７−７０に接続し、現在の条件、 たとえば温度やプロセスパラメータや供給電圧などに対して調整できる終端抵抗 を作るということである。 回路５０は、好ましくは受信装置のマクロ領域または回路１６のマクロ領域の すぐ隣に、自分のマクロ領域を必要とする。 トランジスタの数すなわちゲート幅を選択して、制御電圧を増幅器の現在の供 給電圧および出力電圧内でできるだけ高くするようにすることができる。 電圧Ｖ_DSが高すぎてトランジスタのドレン・ソース部分が抵抗特性を示さない 場合は、トランジスタは電流発生器として動作する。 第８図は、第５図のトランジスタ接続により得られる種々の選択された抵抗で の、電圧対時間の図を示す。 時間間隔Ａ−Ｐの間に用いた抵抗値は次の通りである。 このディジタル接続のシーケンス（ディジタル値「１」は、いろいろの利用可 能な値の１つを表す）は、利用可能なグループ内のトランジスタの数と大きさを グループの間から選択して、ここに示したグループを上述のように一連の接続を 行うことにより０．５オーム間隔で一連の抵抗値を与える方法を示す。 これは、抵抗の変化をすべてディジタルシリーズに従って重み付けすることに より行う。 アナログ制御電圧を選択して１つまたはいくつかの接続５１−５４に与え、こ れにより得られる連続的に変わる抵抗から抵抗値を選択することができる。 ０．２５Ｖの電圧が欲しい場合は、時間間隔ＥまたはＦの抵抗値を選択するか 、またはこれらの２つの間の調整された抵抗値を選択すればよい。 この発明の装置は、受信装置だけでなく送信装置や整合インピーダンスを必要 とするその他の装置に関係する終端インピーダンスとして用いるのに適している 。ただしこの説明の例示の実施態様では受信装置に関する装置について説明した 。 この発明は上述および図示の例示の実施態様に限定されるものではなく、また 以下のクレームの範囲内で変更できるものである。

【手続補正書】 【提出日】１９９７年１月２２日 【補正内容】 請求の範囲 １．２本の導体の間（Ｌ１とＬ２、Ｌ１と０、および／またはＬ２と０）にあ って抵抗特性と抵抗値を与える接続装置であって、 前記２本の導体の間に接続された複数のトランジスタ（ＮＴ５０−ＮＴ７４） 、 複数のグループに関係するトランジスタ（ＮＴ５４，ＮＴ５５；ＮＴ５１，Ｎ Ｔ５８）のそれぞれに接続し、前記複数のトランジスタの中の前記グループのト ランジスタを数個の利用可能な導体の１つに接続する少なくとも１つの制御接続 （５１）、ただし前記グループに関係するトランジスタは前記制御接続（５１） のアナログまたはディジタル制御電圧に応じて活動化しまたは非活動化するもの 、を備え、 前記制御電圧は、各グループに関係するトランジスタの動作点が前記各トラン ジスタが抵抗特性を示す領域の少なくとも近くにあるように選択する 、 接続装置。 ２．前記各トランジスタはドレン端子とソース端子とゲート端子を備えるＣＭ ＯＳトランジスタであり、各グループに関係するトランジスタの前記制御接続（ ５１）に接続する制御端子は前記ゲート端子から成る 、請求項１記載の接続装置 。 ３．前記制御電圧は前記各トランジスタの活動化領域内で高くなるように選択 する、 請求項１記載の接続装置。 ４．電圧は前記ドレン端子とソース端子の間および前記各トランジスタの活動 化領域内で低くなるように選択する 、請求項２記載の接続装置。 ５．多数の制御接続（５１−５４）の中の第１制御接続（５１）は前記複数の トランジスタの中の第１グループのトランジスタ（ＮＴ５４，ＮＴ５５：ＮＴ５ １，ＮＴ５８）と共に動作し、前記制御接続（５１−５４）の中の第２制御接続 （５２）は前記複数のトランジスタの中の第２グループのトランジスタと共に動 作する 、請求項１記載の接続装置。 ６．第１グループ内の予め選択された数のトランジスタは第２グループ内の予 め選択された数のトランジスタとは異なるものを選択する 、請求項５記載の接続 装置。 ７．前記複数のトランジスタはＮＭＯＳトランジスタであり、前記グループの トランジスタは直列に配置して抵抗を変化させる 、請求項１記載の接続装置。 ８．前記導体の一方はディジタル情報搬送電圧パルスを搬送する、請求項１記 載の接続装置。 ９．前記導体の他方は電圧基準を与える、請求項８記載の接続装置。 10．前記接続装置は、受信装置に関係する終端インピーダンスとして接続する 、請求項１記載の接続装置。 11．前記制御電圧は接続手段（６０）により制御される、請求項１記載の接続 装置。 12．前記接続手段は複数のアナログ伝送ゲート（６１−６４）を備える、請求 項１１記載の接続装置。 13．各伝送ゲートの第１部分は制御信号（６６）により直接活動化または非活 動化され、各伝送ゲートの第２部分は制御回路（６５）により活動化または非活 動化される 、請求項１２記載の接続装置。 14．前記制御回路は信号反転回路（６５）を備える、請求項１３記載の接続装 置。 15．制御接続（５１）はアナログ伝送ゲート（６１）に接続する、請求項１２ 記載の接続装置。 16．前記複数のアナログ伝送ゲートの中の多数の選択されたアナログ伝送ゲー トの制御電圧（６７−７０）はディジタル化された電圧値を持つ 、請求項１５記 載の接続装置。 17．前記複数のアナログ伝送ゲートの中の多数の選択されたアナログ伝送ゲー トの制御電圧（６７−７０）はアナログ電圧値を持つ 、請求項１５記載の接続装 置。 18．制御接続（５１）は調節回路から電圧値を与えられ、選択された終端基準 に対応する調節された制御電圧を生成する、請求項１記載の接続装置。 19．前記各トランジスタの大きさは、前記各トランジスタが抵抗特性を持つ大 きな領域になるように選択する、請求項１記載の接続装置。 20．前記各トランジスタのドレン端子とソース端子の間の電圧は１．５Ｖより 小さい 、請求項１記載の接続装置。 21．所定数の選択されたアナログ伝送ゲートはディジタル化された電圧値を持 ち、その他はアナログ電圧値を持つ、請求項１６または１７記載の接続装置。

───────────────────────────────────────────────────── 【要約の続き】

Claims (1)

1. 【特許請求の範囲】 １．抵抗特性と抵抗値を持ち２本の導体の間に接続された回路を形成する複数 のトランジスタ、ただし前記トランジスタは複数のトランジスタのそれぞれの制 御端子に接続された、制御信号として働く制御電圧に応答して活動化および非活 動化することができるもの、を備える接続装置（５０）であって、前記回路はア ナログ制御電圧（６７）により調節することができ、前記制御電圧（６７）は多 数の利用可能な制御接続（５１）の１つまたはいくつかに（６１を通して）接続 することができ、各制御接続（５１）はあるグループのトランジスタ（ＮＴ５４ ，ＮＴ５５）の制御端子に接続し、前記トランジスタの他の端子は前記導体に接 続し、また前記制御電圧を選択して、前記複数のトランジスタの各トランジスタ の動作点が、前記各トランジスタが抵抗特性を示す領域内または少なくとも近く にあるようにする、ことを特徴とする接続装置。 ２．前記各トランジスタはドレン端子とソース端子とゲート端子を備えるＣＭ ＯＳトランジスタであり、また前記各トランジスタの制御端子は前記ゲート端子 から成ることを特徴とする、請求項１記載の接続装置。 ３．前記制御電圧（Ｖ_GS）は各前記トランジスタの活動化領域内で高く選択す ることを特徴とする、請求項１または２記載の接続装置。 ４．前記ドレン端子とソース端子の間に現れる前記電圧（Ｖ_GS）は各前記トラ ンジスタの活動化領域内で低く選択することを特徴とする、請求項２記載の接続 装置。 ５．第１制御接続は第１グループのトランジスタと共に動作し、第２制御接続 は第２グループのトランジスタと共に動作する、など、を特徴とする、請求項１ 記載の接続装置。 ６．前記第１グループ内のトランジスタの数は別のグループ内のトランジスタ の数と異なることを特徴とする、請求項１または５記載の接続装置。 ７．利用可能なグループ内のＮＭＯＳトランジスタの数は直列抵抗の変化を形 成できるように選択することを特徴とする、請求項１または２記載の接続装置。 ８．前記導体の一方はディジタル情報搬送電圧パルスを搬送することを特徴と する、請求項１記載の接続装置。 ９．前記導体の他方は電圧基準を示すことを特徴とする、請求項１記載の接続 装置。 10．前記接続装置は、受信装置および／または送信装置の終端インピーダンス として接続することを特徴とする、請求項１または８記載の接続装置。 11．１つまたはいくつかの制御接続に現れる前記制御信号は、前記回路に予め 接続された接続手段により制御されることを特徴とする、請求項１記載の接続装 置。 12．前記接続手段は複数のアナログ伝送ゲートを備えることを特徴とする、請 求項１１記載の接続装置。 13．前記アナログ伝送ゲートは制御回路により活動化および非活動化されるこ とを特徴とする、請求項１２記載の接続装置。 14．前記制御回路は信号反転回路を備えることを特徴とする、請求項１３記載 の接続装置。 15．各制御接続に１個のアナログ伝送ゲートを接続することを特徴とする、請 求項１または１２記載の接続装置。 16．多数の選択されたアナログ伝送ゲートの制御電圧はディジタル化された電 圧値を持つことができることを特徴とする、請求項１または１５記載の接続装置 。 17．多数の選択されたアナログ伝送ゲートの制御電圧はアナログ電圧値を持つ ことができることを特徴とする、請求項１または１５記載の接続装置。 18．各前記制御接続は調節回路から電圧値を与えられ、選択された終端基準に 対応する調節された制御電圧を生成することを特徴とする、請求項１または１５ 記載の接続装置。 19．前記各トランジスタの大きさは、前記各トランジスタが抵抗特性の大きな 領域を持つように選択されることを特徴とする、請求項１記載の接続装置。 20．前記各トランジスタのドレン端子とソース端子の間の電圧（Ｖ_DS）は１． ５Ｖより低く選択されることを特徴とする、請求項１，７または１９記載の接続 装置。