JPH0220171B2 - - Google Patents
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- JPH0220171B2 JPH0220171B2 JP59158208A JP15820884A JPH0220171B2 JP H0220171 B2 JPH0220171 B2 JP H0220171B2 JP 59158208 A JP59158208 A JP 59158208A JP 15820884 A JP15820884 A JP 15820884A JP H0220171 B2 JPH0220171 B2 JP H0220171B2
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
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- H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
- H03K2005/00176—Layout of the delay element using bipolar transistors using differential stages
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- H03K2005/0015—Layout of the delay element
- H03K2005/00163—Layout of the delay element using bipolar transistors
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
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- Power Engineering (AREA)
- Pulse Circuits (AREA)
- Networks Using Active Elements (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
(イ) 産業上の利用分野
本発明は、ECL回路を含む論理回路における
位相可変回路に関する。
位相可変回路に関する。
(ロ) 従来の技術
クロツク同期型の情報処理装置においては、装
置内のラツチに所望の位相を持つたクロツク信号
を分配する必要がある。そのため一般には、クロ
ツク分配回路に、タツプで遅延（Delay）値を調
整できる遅延線（Delay line）や長さを変えて遅
延値を調整できるデイスクリート線（ペア線、細
線、同軸ケーブル等）を用いて所望のクロツクの
位相を得ていた。
置内のラツチに所望の位相を持つたクロツク信号
を分配する必要がある。そのため一般には、クロ
ツク分配回路に、タツプで遅延（Delay）値を調
整できる遅延線（Delay line）や長さを変えて遅
延値を調整できるデイスクリート線（ペア線、細
線、同軸ケーブル等）を用いて所望のクロツクの
位相を得ていた。
(ハ) 発明が解決しようとする問題点
しかしながら、情報処理装置が高密度に実装さ
れたLSIで構成されてくると、そのような遅延線
やデイスクリート線等を実装するスペースがなく
なり、LSI内のゲートによつて位相を調整（可変
に）できる回路が望まれている。
れたLSIで構成されてくると、そのような遅延線
やデイスクリート線等を実装するスペースがなく
なり、LSI内のゲートによつて位相を調整（可変
に）できる回路が望まれている。
(ニ) 問題点を解決するための手段
上記の点を解決するために本発明は複数のエミ
ツタ出力回路部を有するECL回路を含む論理回
路において、上記ECL回路の複数のエミツタ出
力回路部のうち１つのエミツタ出力回路部を通常
の出力回路部として使用するとともに、上記通常
の出力回路部以外のエミツタ出力回路部のうちの
少なくとも１つのエミツタ出力回路部に容量を付
加し、さらに上記ECL回路とは別にもうけられ
る制御用ECL回路のエミツタ出力回路部を上記
容量を付加されたエミツタ出力回路部にエミツ
タ・ドツト形式にて接続し、上記制御用ECL回
路の入力レベルを変化させることにより当該制御
用ECL回路のエミツタ出力回路部の電位を変化
させ、これにより上記複数のエミツタ出力回路部
を有するECL回路に関して、その入力部から上
記通常の出力回路部までの信号伝搬遅延時間を可
変に制御するよう構成したことを特徴とする。
ツタ出力回路部を有するECL回路を含む論理回
路において、上記ECL回路の複数のエミツタ出
力回路部のうち１つのエミツタ出力回路部を通常
の出力回路部として使用するとともに、上記通常
の出力回路部以外のエミツタ出力回路部のうちの
少なくとも１つのエミツタ出力回路部に容量を付
加し、さらに上記ECL回路とは別にもうけられ
る制御用ECL回路のエミツタ出力回路部を上記
容量を付加されたエミツタ出力回路部にエミツ
タ・ドツト形式にて接続し、上記制御用ECL回
路の入力レベルを変化させることにより当該制御
用ECL回路のエミツタ出力回路部の電位を変化
させ、これにより上記複数のエミツタ出力回路部
を有するECL回路に関して、その入力部から上
記通常の出力回路部までの信号伝搬遅延時間を可
変に制御するよう構成したことを特徴とする。
(ホ) 作用
本発明は、２つ以上のマルチ出力をもつECL
回路において、着目出力以外の出力に付加容量を
つけ、さらに着目出力以外の出力と制御用ECL
回路の制御出力とのエミツタ・ドツト出力回路を
構成させてその出力をタイアツプさせたり、させ
なかつたりできるようにし、その操作により入力
から着目出力までの信号伝搬遅延時間を可変にで
きるようにしたものである。
回路において、着目出力以外の出力に付加容量を
つけ、さらに着目出力以外の出力と制御用ECL
回路の制御出力とのエミツタ・ドツト出力回路を
構成させてその出力をタイアツプさせたり、させ
なかつたりできるようにし、その操作により入力
から着目出力までの信号伝搬遅延時間を可変にで
きるようにしたものである。
(ヘ) 実施例
第２図は、１入力−２−OR出力のECLゲート
のシンボル図であり、第３図は第２図図示ゲート
の内部構成例である。第３図において、１〜４は
トランジスタ、５は電流源、６〜９は抵抗、１０
はトランジスタ４のベース・エミツタ間の容量
（CBE）、VCC、VEEは電源、VREFは基準電源であ
る。
のシンボル図であり、第３図は第２図図示ゲート
の内部構成例である。第３図において、１〜４は
トランジスタ、５は電流源、６〜９は抵抗、１０
はトランジスタ４のベース・エミツタ間の容量
（CBE）、VCC、VEEは電源、VREFは基準電源であ
る。
第１図は、第２図、第３図図示のECLゲート
を用いて構成した本発明による１実施例の位相可
変回路である。
を用いて構成した本発明による１実施例の位相可
変回路である。
第１図において、１１は第２図、第３図図示の
１入力、２−OR出力のECLゲート、１２は１入
力、１−OR出力のコントロールゲート、１３は
付加容量(C)、１４は入力部、１５は出力（着目出
力）部、１６はコントロール入力部である。
１入力、２−OR出力のECLゲート、１２は１入
力、１−OR出力のコントロールゲート、１３は
付加容量(C)、１４は入力部、１５は出力（着目出
力）部、１６はコントロール入力部である。
第１図の回路構成をとることにより、入力から
着目出力までの信号伝搬遅延時間を変化させるこ
とができる。
着目出力までの信号伝搬遅延時間を変化させるこ
とができる。
これは、ECLゲート１１のトランジスタ４の
ベース、エミツタ間の容量CBEが当該トランジス
タ４を流れる電流にほぼ比例して増減することに
よる。すなわち、コントロール入力部１６のレベ
ルが“High”のときは、ECLゲート１１の出力
２のレベルがエミツタ・ドツト結合されているコ
ントロールゲート１２のエミツタ出力によつて
“High”レベルにタイアツプされているため、ト
ランジスタ４には電流が流れず、トランジスタ４
のCBEの値は小さなものとなつている。
ベース、エミツタ間の容量CBEが当該トランジス
タ４を流れる電流にほぼ比例して増減することに
よる。すなわち、コントロール入力部１６のレベ
ルが“High”のときは、ECLゲート１１の出力
２のレベルがエミツタ・ドツト結合されているコ
ントロールゲート１２のエミツタ出力によつて
“High”レベルにタイアツプされているため、ト
ランジスタ４には電流が流れず、トランジスタ４
のCBEの値は小さなものとなつている。
一方、コントロール入力部１６のレベルが
“Low”のときは、トランジスタ４に電流が流
れ、当該トランジスタ４のCBEが大きくなり、着
目出力部１５を有するトランジスタ３のベース端
子には、該CBEを介して付加容量(C)１３が接続さ
れた形となり、着目出力部１５における電圧変化
がゆるやかになり、結果として信号伝播遅延時間
が大となる。この時間の増分（ΔTpd）は付加容
量(C)１３の値を変えることによつてコントロール
することができる。なお、この付加容量は、LSI
内において配線パターンの長さを変えることによ
りコントロールできる。第４図は、第１図図示実
施例におけるタイムチヤート例である。
“Low”のときは、トランジスタ４に電流が流
れ、当該トランジスタ４のCBEが大きくなり、着
目出力部１５を有するトランジスタ３のベース端
子には、該CBEを介して付加容量(C)１３が接続さ
れた形となり、着目出力部１５における電圧変化
がゆるやかになり、結果として信号伝播遅延時間
が大となる。この時間の増分（ΔTpd）は付加容
量(C)１３の値を変えることによつてコントロール
することができる。なお、この付加容量は、LSI
内において配線パターンの長さを変えることによ
りコントロールできる。第４図は、第１図図示実
施例におけるタイムチヤート例である。
上記した第１図図示実施例では、着目ゲートと
して２本のOR出力を有するものを用いたが、第
５図に示すように３本のOR出力を有するものを
用いてもよい。第５図において、２０は１入力、
３−OR出力のECLゲート、２１，２２はそれぞ
れ１入力、１−OR出力のコントロールゲート、
２３，２４は付加容量（C1、C2）である。
して２本のOR出力を有するものを用いたが、第
５図に示すように３本のOR出力を有するものを
用いてもよい。第５図において、２０は１入力、
３−OR出力のECLゲート、２１，２２はそれぞ
れ１入力、１−OR出力のコントロールゲート、
２３，２４は付加容量（C1、C2）である。
第５図の実施例においては、C1、C2の値を変
えておけば、コントロール信号１、２によつて遅
延時間幅を変化させることができる。
えておけば、コントロール信号１、２によつて遅
延時間幅を変化させることができる。
さらにまた、第６図に示すように、着目ゲート
としてNOR出力を有するものを用いても、同様
な効果を得られる。
としてNOR出力を有するものを用いても、同様
な効果を得られる。
第６図において２５は１入力、２−NOR出力
のECLゲート、２６は１入力、１−OR出力のコ
ントロールゲート、２７は付加容量である。
のECLゲート、２６は１入力、１−OR出力のコ
ントロールゲート、２７は付加容量である。
第７図は、第６図図示実施例におけるタイムチ
ヤート例である。
ヤート例である。
(ト) 発明の効果
本発明によれば、LSI等の内部回路で容易に信
号の位相を可変にすることが可能となり、装置の
小型化等の利点が得られる。
号の位相を可変にすることが可能となり、装置の
小型化等の利点が得られる。
第１図は本発明による１実施例の位相可変回
路、第２図は１入力、２−OR出力のECLゲート
のシンボル図、第３図は第２図図示ゲートの内部
構成例、第４図は第１図図示実施例におけるタイ
ムチヤート例、第５図は本発明による他の実施例
を示す図、第６図は本発明によるさらに他の実施
例を示す図、第７図は第６図図示実施例における
タイムチヤート例である。
路、第２図は１入力、２−OR出力のECLゲート
のシンボル図、第３図は第２図図示ゲートの内部
構成例、第４図は第１図図示実施例におけるタイ
ムチヤート例、第５図は本発明による他の実施例
を示す図、第６図は本発明によるさらに他の実施
例を示す図、第７図は第６図図示実施例における
タイムチヤート例である。
Claims (1)
- １ 複数のエミツタ出力回路を有するECL回路
を含む論理回路において、上記ECL回路の複数
のエミツタ出力回路部のうちの１つのエミツタ出
力回路部を通常の出力回路部として使用するとと
もに、上記通常の出力回路部以外のエミツタ出力
回路部のうち少なくとも１つのエミツタ出力回路
部に容量を付加し、さらに上記ECL回路とは別
にもうけられる制御用ECL回路のエミツタ出力
回路部を上記容量を付加されたエミツタ出力回路
部にエミツタ・ドツト形式にて接続し、上記制御
用ECL回路の入力レベルを変化させることによ
り当該制御用ECL回路のエミツタ出力回路部の
電位を変化させ、これにより上記複数のエミツタ
出力回路部を有するECL回路に関して、その入
力部から上記通常の出力回路部までの信号伝搬遅
延時間を可変に制御するよう構成したことを特徴
とする位相可変回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820884A JPS6135609A (ja) | 1984-07-28 | 1984-07-28 | 位相可変回路 |
| CA000487051A CA1250349A (en) | 1984-07-28 | 1985-07-18 | Phase changing circuit |
| AU45310/85A AU560278B2 (en) | 1984-07-28 | 1985-07-24 | Phase shift circuit |
| KR1019850005294A KR890005233B1 (ko) | 1984-07-28 | 1985-07-24 | 위상 변경 회로 |
| US06/758,391 US4717843A (en) | 1984-07-28 | 1985-07-24 | Phase changing circuit |
| EP85305296A EP0176184B1 (en) | 1984-07-28 | 1985-07-25 | A phase changing circuit |
| DE8585305296T DE3570025D1 (en) | 1984-07-28 | 1985-07-25 | A phase changing circuit |
| ES545591A ES8609848A1 (es) | 1984-07-28 | 1985-07-26 | Un circuito de variacion de fase en un circuito logico |
| BR8503564A BR8503564A (pt) | 1984-07-28 | 1985-07-26 | Circuito variador de fase |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15820884A JPS6135609A (ja) | 1984-07-28 | 1984-07-28 | 位相可変回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6135609A JPS6135609A (ja) | 1986-02-20 |
| JPH0220171B2 true JPH0220171B2 (ja) | 1990-05-08 |
Family
ID=15666641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15820884A Granted JPS6135609A (ja) | 1984-07-28 | 1984-07-28 | 位相可変回路 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4717843A (ja) |
| EP (1) | EP0176184B1 (ja) |
| JP (1) | JPS6135609A (ja) |
| KR (1) | KR890005233B1 (ja) |
| AU (1) | AU560278B2 (ja) |
| BR (1) | BR8503564A (ja) |
| CA (1) | CA1250349A (ja) |
| DE (1) | DE3570025D1 (ja) |
| ES (1) | ES8609848A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62250713A (ja) * | 1986-04-23 | 1987-10-31 | Fujitsu Ltd | 可変遅延回路 |
| IT1218193B (it) * | 1986-12-12 | 1990-04-12 | Grass Valley Group | Circuito di compensazione del ritardo di commutazione in interdizione ad esempio di diodi led |
| US5548236A (en) * | 1987-02-20 | 1996-08-20 | Pixel Instruments | Phase shifting apparatus and method with frequency multiplication |
| JPS63238713A (ja) * | 1987-03-26 | 1988-10-04 | Oki Electric Ind Co Ltd | 遅延回路 |
| US4812687A (en) * | 1988-07-13 | 1989-03-14 | International Business Machines Corporation | Dual direction integrating delay circuit |
| US5343348A (en) * | 1991-04-03 | 1994-08-30 | Victor Company Of Japan, Ltd. | Actuator for displacing a magnetic head |
| JP2594062Y2 (ja) * | 1991-12-05 | 1999-04-19 | 株式会社アドバンテスト | 微小可変遅延回路 |
| US5376849A (en) * | 1992-12-04 | 1994-12-27 | International Business Machines Corporation | High resolution programmable pulse generator employing controllable delay |
| US7132868B2 (en) * | 2001-06-27 | 2006-11-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5382142A (en) * | 1976-12-27 | 1978-07-20 | Fujitsu Ltd | Clock distributing system |
| JPS5391443A (en) * | 1977-01-20 | 1978-08-11 | Kubota Ltd | Hot-water controlling apparatus for hot-water tank |
| JPS56156026A (en) * | 1980-05-02 | 1981-12-02 | Hitachi Ltd | Composite logical circuit |
| JPS58108824A (ja) * | 1981-12-23 | 1983-06-29 | Fujitsu Ltd | Ｅｃｌ型遅延回路 |
| JPS594231A (ja) * | 1982-06-30 | 1984-01-11 | Hitachi Ltd | 高速論理回路 |
-
1984
- 1984-07-28 JP JP15820884A patent/JPS6135609A/ja active Granted
-
1985
- 1985-07-18 CA CA000487051A patent/CA1250349A/en not_active Expired
- 1985-07-24 KR KR1019850005294A patent/KR890005233B1/ko not_active Expired
- 1985-07-24 AU AU45310/85A patent/AU560278B2/en not_active Ceased
- 1985-07-24 US US06/758,391 patent/US4717843A/en not_active Expired - Fee Related
- 1985-07-25 DE DE8585305296T patent/DE3570025D1/de not_active Expired
- 1985-07-25 EP EP85305296A patent/EP0176184B1/en not_active Expired
- 1985-07-26 ES ES545591A patent/ES8609848A1/es not_active Expired
- 1985-07-26 BR BR8503564A patent/BR8503564A/pt not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0176184A1 (en) | 1986-04-02 |
| ES545591A0 (es) | 1986-09-01 |
| ES8609848A1 (es) | 1986-09-01 |
| BR8503564A (pt) | 1986-04-22 |
| DE3570025D1 (en) | 1989-06-08 |
| US4717843A (en) | 1988-01-05 |
| AU560278B2 (en) | 1987-04-02 |
| JPS6135609A (ja) | 1986-02-20 |
| CA1250349A (en) | 1989-02-21 |
| AU4531085A (en) | 1986-02-06 |
| KR890005233B1 (ko) | 1989-12-18 |
| KR860001643A (ko) | 1986-03-20 |
| EP0176184B1 (en) | 1989-05-03 |
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